KR20110129254A - 3차원 반도체 메모리 장치 - Google Patents
3차원 반도체 메모리 장치 Download PDFInfo
- Publication number
- KR20110129254A KR20110129254A KR1020100048793A KR20100048793A KR20110129254A KR 20110129254 A KR20110129254 A KR 20110129254A KR 1020100048793 A KR1020100048793 A KR 1020100048793A KR 20100048793 A KR20100048793 A KR 20100048793A KR 20110129254 A KR20110129254 A KR 20110129254A
- Authority
- KR
- South Korea
- Prior art keywords
- memory
- word line
- region
- substrate
- disposed
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 149
- 239000000758 substrate Substances 0.000 claims abstract description 56
- 238000000034 method Methods 0.000 claims description 17
- 230000002093 peripheral effect Effects 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 3
- 238000013500 data storage Methods 0.000 claims description 2
- 238000001514 detection method Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 109
- 239000010408 film Substances 0.000 description 48
- 238000010586 diagram Methods 0.000 description 14
- 239000011229 interlayer Substances 0.000 description 9
- 239000012535 impurity Substances 0.000 description 7
- 230000010365 information processing Effects 0.000 description 7
- 230000000903 blocking effect Effects 0.000 description 6
- 101150005884 ctp1 gene Proteins 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 102100031577 High affinity copper uptake protein 1 Human genes 0.000 description 4
- 101710196315 High affinity copper uptake protein 1 Proteins 0.000 description 4
- 102100031145 Probable low affinity copper uptake protein 2 Human genes 0.000 description 4
- 101710095010 Probable low affinity copper uptake protein 2 Proteins 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000000872 buffer Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 101100028951 Homo sapiens PDIA2 gene Proteins 0.000 description 1
- 102100036351 Protein disulfide-isomerase A2 Human genes 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- KOPBYBDAPCDYFK-UHFFFAOYSA-N caesium oxide Chemical compound [O-2].[Cs+].[Cs+] KOPBYBDAPCDYFK-UHFFFAOYSA-N 0.000 description 1
- 229910001942 caesium oxide Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 1
- 229910000457 iridium oxide Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910000484 niobium oxide Inorganic materials 0.000 description 1
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 기판 상에 차례로 적층된 제어 구조체 및 적어도 하나의 메모리 구조체를 포함하되, 메모리 구조체는 차례로 적층된 복수의 워드라인들 및 워드라인들을 가로지르면서 워드라인들의 측벽들에 대향하는 적어도 하나의 반도체 패턴을 포함하고, 제어 구조체는 반도체 패턴의 양단에 각각 접속하는 스트링 및 접지 선택 트랜지스터들을 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 3차원 구조의 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 고집적화가 용이한 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치는 기판 상에 차례로 적층된 제어 구조체 및 적어도 하나의 메모리 구조체를 포함하되, 메모리 구조체는 차례로 적층된 복수의 워드라인들 및 워드라인들을 가로지르면서 워드라인들의 측벽들에 대향하는 적어도 하나의 반도체 패턴을 포함하고, 제어 구조체는 반도체 패턴의 양단에 각각 접속하는 스트링 및 접지 선택 트랜지스터들을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치는 복수 개의 셀 스트링들을 포함하되, 셀 스트링들 각각은, 차례로 적층된 복수의 워드라인들을 게이트 전극으로 사용하는 복수의 모오스-전계 효과 트랜지스터들을 포함하는 메모리 구조체, 메모리 구조체의 일측 끝단에 직렬 연결된 접지 선택 트랜지스터 및 메모리 구조체의 타측 끝단에 직렬 연결된 스트링 선택 트랜지스터를 포함하되, 메모리 구조체는 메모리 영역에 배치되고, 접지 및 스트링 선택 트랜지스터들은 메모리 영역과 다른 높이의 비메모리 영역에 배치된다.
본 발명의 3차원 반도체 메모리 장치에 따르면, 3차원으로 적층된 메모리 셀들과 선택 트랜지스터들을 포함하는 셀 스트링에서, 메모리 셀들과 선택 트랜지스터들을 서로 다른 레벨에 배치함으로써 3차원 반도체 메모리 장치를 보다 고집적화할 수 있다.
또한, 센스 앰프 및 워드라인 드라이버와 같은 비메모리 회로들을 메모리 셀들 하부에 배치하여 3차원 반도체 메모리 장치를 보다 더 고집적화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 사시도이다.
도 4는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 3의 x-z 단면을 나타낸다.
도 5는 본 발명의 변형례를 설명하기 위한 3차원 반도체 메모리 장치의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 셀 어레이의 일부를 나타내는 사시도이다.
도 7은 본 발명의 일 실시예에 따른 정보 저장 패턴을 설명하기 위한 단면도이다.
도 8 내지 도 12는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치에서 비메모리 회로들의 배치 구조를 설명하기 위한 도면들이다.
도 13은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 사시도이다.
도 14 및 도 15는 본 발명의 다른 실시예에서 워드 라인과 워드라인 드라이버를 연결하는 배선 구조체의 배치 구조를 설명하기 위한 도면이다.
도 16 및 도 17은 본 발명의 다른 실시예에 따른 워드 라인들의 콘택부들의 구조를 설명하기 위한 사시도들이다.
도 18 내지 도 23은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치에서 비메모리 회로들의 배치 구조를 설명하기 위한 도면들이다.
도 24는 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 단면도이다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 27은 본 발명에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 사시도이다.
도 4는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 3의 x-z 단면을 나타낸다.
도 5는 본 발명의 변형례를 설명하기 위한 3차원 반도체 메모리 장치의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 셀 어레이의 일부를 나타내는 사시도이다.
도 7은 본 발명의 일 실시예에 따른 정보 저장 패턴을 설명하기 위한 단면도이다.
도 8 내지 도 12는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치에서 비메모리 회로들의 배치 구조를 설명하기 위한 도면들이다.
도 13은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 사시도이다.
도 14 및 도 15는 본 발명의 다른 실시예에서 워드 라인과 워드라인 드라이버를 연결하는 배선 구조체의 배치 구조를 설명하기 위한 도면이다.
도 16 및 도 17은 본 발명의 다른 실시예에 따른 워드 라인들의 콘택부들의 구조를 설명하기 위한 사시도들이다.
도 18 내지 도 23은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치에서 비메모리 회로들의 배치 구조를 설명하기 위한 도면들이다.
도 24는 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 단면도이다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 27은 본 발명에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 메모리 셀 어레이(10), 로우 디코더(row decoder; 20), 페이지 버퍼(page buffer; 30) 및 컬럼 디코더(column decoder; 40)를 포함한다.
메모리 셀 어레이(10)는 복수 개의 워드 라인들, 비트 라인들 및 메모리 셀들을 포함하여 데이터들을 저장할 수 있다. 또한, 소정 개수의 메모리 셀들은 데이터 소거 단위인 메모리 블록(BLK0~BLKn)을 구성할 수 있다. 메모리 셀 어레이(10)에 대해서는 도 2를 참조하여 상세히 설명된다.
로우 디코더(20)는 어드레스 정보에 따라, 메모리 셀 어레이의 메모리 블록(BLK0~BLKn)을 선택하고, 선택된 메모리 블록의 워드 라인을 선택한다.
워드 라인 드라이버(30)는 로우 디코더(20)에 의해 선택된 워드 라인들을 프로그램 전압 또는 패스 전압으로 구동시킨다. 예를 들어, 워드 라인 드라이버(30)는 선택된 메모리 셀과 연결된 워드 라인을 프로그램 전압으로 구동하고, 비선택된 메모리 셀과 연결된 워드 라인들을 패스 전압으로 구동한다.
센스 앰프(40)는 읽기 동작 모드시 선택된 비트 라인에서의 전류량을 감지하여 증폭시킨다. 도면에는 도시되지 않았으나, 센스 앰프(40)는 비트 라인들에 각각 연결된 또는 비트 라인 쌍들에 각각 연결된 페이지 버퍼들을 포함할 수 잇다.
컬럼 디코더(50)는 페이지 버퍼들과 외부(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이의 회로도이다.
도 2를 참조하여, 본 발명의 실시예들에 따른 셀 어레이의 구조에 대해 간략히 설명하면, 셀 어레이는 복수 개의 셀 스트링들(STR)을 포함하며, 각각의 셀 스트링(STR)은 비트 라인(BL), 공통 소오스 전극(CSL) 및 이들 사이에서 직렬로 연결되는 복수 개의 단위 메모리 셀들(UC)들로 구성된다. 또한, 셀 스트링(STR)은 비트라인(BL)과 단위 메모리 셀(UC) 사이의 스트링 선택 트랜지스터(SST)와, 공통 소오스 전극(CSL)과 단위 메모리 셀(UC) 사이의 접지 선택 트랜지스터(GST)를 포함한다.
도 3 내지 도 7을 참조하여 본 발명의 실시예들에 따른 셀 어레이의 구조에 대해 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 사시도이다. 도 4는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 3의 x-z 단면을 나타낸다.
도 3 및 도 4를 참조하면, 3차원 반도체 메모리 장치는 수직적으로 적층된 비메모리 층(non-memory layer; L1) 및 메모리층(memory layer; L2)을 포함하며, 메모리층(L2)은 비메모리층(L1) 상부에 배치될 수 있다.
비메모리층(L1)은 반도체 기판(100), 셀 스트링(STR)을 구성하는 스트링 및 접지 선택 트랜지스터들(SST, GST) 및 비메모리 회로들(non-memory circuits)을 포함한다. 메모리층(L2)은 셀 어레이 영역(CAR) 및 워드라인 콘택 영역(미도시)을 포함하며, 셀 어레이 영역(CAR)은 스트링 및 접지 선택 트랜지스터들(SST, GST)과 직렬 연결되는 단위 메모리 셀들(도 2의 UC)을 포함한다. 단위 메모리 셀들(도 2의 UC)은 절연층(200) 상에 3차원적으로 배치된다. 그리고, 단위 메모리 셀들(도 2의 UC)은 그것의 아래에 배치된 선택 트랜지스터들(SST, GST)과 전기적으로 연결되어 셀 스트링(도 2의 STR)을 구성한다. 워드라인 콘택 영역에 대해서는 도 13 내지 도 17을 참조하여 보다 상세히 설명된다.
비메모리층(L1)에 대해 보다 상세히 설명하면, 반도체 기판(100)은 제 1 도전형을 갖는 단결정 구조의 반도체(예를 들면, p형 실리콘 웨이퍼)일 수 있다. 반도체 기판(100)은 다른 도전형의 불순물 영역들에 의해 전기적으로 분리된 영역(즉, 웰 영역)을 구비할 수 있다. 하나의 반도체 기판(100)에는 복수개의 웰 영역들이 형성될 수 있으며, 웰 영역들은 포켓 웰 구조(pocket well structure) 또는 삼중 웰 구조(triple well structure)로 형성될 수도 있다. 이에 더하여, 반도체 기판(100)에는 소자분리막(105)이 형성되어, 전기 소자들을 한정할 수 있다.
스트링 선택 라인(SSL)을 게이트 전극으로 사용하는 스트링 선택 트랜지스터(SST)와 접지 선택 라인(GSL)을 게이트 전극으로 사용하는 접지 선택 트랜지스터(GST)은, 반도체 기판(100) 상에서 서로 이격되어 배치된다. 그리고, 접지 선택 트랜지스터들(GST) 및 스트링 선택 트랜지스터들(SST)은 반도체 기판(100)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET; Metal-Oxide-Semiconductor Field-Effect-Transistor)일 수 있다. 이에 따라, 접지 선택 라인(GSL) 양측의 반도체 기판(100) 내에 그리고 스트링 선택 트랜지스터(SST) 양측의 반도체 기판(100) 내에는, 선택 트랜지스터들(SST, GST)의 소오스 및 드레인 전극들로 사용되는 불순물 영역들(110)이 형성될 수 있다. 일 실시예에 따르면, 불순물 영역들(110)은 반도체 기판(100)과 다른 도전형을 갖도록 형성될 수 있다. 이에 더하여, 접지 선택 트랜지스터들(GST)의 소오스 전극들은 워드라인(WL)에 평행한 공통 소오스 라인(CSL)에 공통으로 연결될 수 있고, 접지 선택 트랜지스터들(GST)의 드레인 전극들 각각은 메모리층(L2)의 반도체 패턴들(265) 각각의 일단에 접속할 수 있다. 또한, 스트링 선택 트랜지스터들(SST)의 드레인 전극들은 워드라인(WL)을 가로지르는 방향의 장축들을 갖는 비트라인들(BL)에 접속하고, 스트링 선택 트랜지스터들(SST)의 소오스 전극은 반도체 패턴(265)의 타단에 접속할 수 있다.
일 실시예에 따르면, 접지 선택 트랜지스터들(SST, GST)은 반도체 패턴(265) 및 워드 라인 구조체들(300) 하부에 배치될 수 있다. 또한, 비트 라인(BL) 및 공통 소오스 라인(CSL)은 반도체 패턴(265) 및 워드 라인 구조체들(300) 하부에 배치될 수 있다. 즉, 셀 어레이 영역(CAR)의 아래에 선택 트랜지스터들(SST, GST)이 배치되므로, 선택 트랜지스터들(SST, GST)이 차지하는 수평적 면적을 줄일 수 있다. 그러므로, 3차원 반도체 메모리 장치를 보다 고집적화할 수 있다.
또한, 비메모리층(L1)에서 비메모리 회로들이 반도체 기판(100) 상에 집적될 수 있다. 비메모리 회로는 도 1에서 설명된 로우 및 컬럼 디코더들(20, 50), 워드 라인 드라이버(30) 및 센스 앰프(40)를 포함할 수 있다. 또한, 비메모리 회로는 고전압 발생 회로, 레벨 시프터(level shifter), 읽기 검증 회로 및 입출력 인터페이스 회로 등을 포함할 수 있다.
일 실시예에 따르면, 비메모리 회로는 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이의 반도체 기판(100) 상에 집적될 수 있다. 예를 들어, 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이의 반도체 기판(100) 상에는 비트 라인(BL)과 연결되는 센스 앰프들(40)이 배치될 수 있다. 센스 앰프(40)는 반도체 기판(100)을 채널 영역으로 사용하는 n형 및 p형 모오스펫(MOSFET)들을 포함할 수 있다. 또한, 센서 앰프(40)는 반도체 패턴(265) 및 워드 라인 구조체들(300) 하부에 배치될 수 있다. 즉, 셀 어레이 영역(CAR)이 차지하는 수평적 면적 내에 센스 앰프(40)가 배치된다. 비메모리층(L1)에서 비메모리 회로들의 배치 구조에 대해서는 도 8 내지 도 12를 참조하여 보다 상세히 설명된다.
일 실시예에 따르면, 비메모리층(L1)에 배치된 비메모리 회로들은 절연층(200)에 의해 커버될 수 있다. 절연층(200)은 갭 필(gap fill) 특성이 우수한 BPSG(boron-phosphor silicate glass)막, HDP(High Density Plasma) 산화막, TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Glass) 또는 TOSZ(Tonen SilaZene) 물질로 형성될 수 있다. 다른 실시예에 따르면, 절연층(200) 상에 반도체층 또는 반도체 기판이 배치될 수도 있다. 또한, 도면에는 하나의 절연층(200)을 도시하였으나, 반도체 기판(100)과 절연층(200) 사이에 다층 구조의 배선들이 형성될 수 있으며, 이에 따라 복수 개의 층간 절연막들이 적층될 수 있다.
메모리층(L2)의 절연층(200) 상에는 복수의 단위 메모리 셀들(도 2의 UC)이 형성될 수 있다. 구체적으로, 절연층(200) 상에는 적어도 하나의 워드라인 구조체(300) 및 적어도 하나의 반도체 패턴(265)이 배치된다. 워드 라인 구조체(300)와 반도체 패턴(265) 사이에는 정보 저장 패턴(255)이 배치된다. 워드 라인 구조체(300)는 도 6 및 도 7을 참조하여 설명될 것처럼, 적층된 복수의 워드 라인들(WL1~WL6)을 포함한다. 절연층(200) 상에 3차원적으로 배열된 메모리 셀들은 워드 라인들(WL1~WL6)을 게이트 전극으로 사용하고, 반도체 패턴(265)을 채널로 이용하는 모스(MOS) 전계 효과 트랜지스터들일 수 있다.
일 실시예에 따르면, 반도체 패턴(265)은 복수의 워드 라인 구조체들(300)을 가로질러 배치될 수 있다. 즉, 반도체 패턴(265)은 도시된 것처럼, 워드 라인 구조체(300)의 일 측면으로부터 연장되어 워드 라인 구조체(300)의 타 측면에 배치된 다른 반도체 패턴(265)에 연결될 수 있다. 이 경우, 반도체 패턴(265)은 워드 라인 구조체(300)의 상부면 상에도 배치될 수 있다. 그리고, 워드 라인 구조체들(300) 사이의 절연층(200) 상면에서 서로 연결될 수 있다. 즉, 도시된 것처럼, 반도체 패턴들(265)은 복수 개의 워드 라인 구조체들(300)을 가로지르면서 워드 라인 구조체들(300)의 측면 및 상면을 덮는 라인 모양으로 형성될 수 있다.
또한, 복수개의 워드라인 구조체들(300)을 가로지르는 반도체 패턴(265)의 양 끝단(end portions)에는 선택 트랜지스터들(SST, GST)과의 전기적 연결을 위해 불순물 영역이 형성될 수 있다. 또한, 불순물 영역은 워드 라인 구조체들(300) 사이의 반도체 패턴(265) 내에도 형성되어, 메모리 장치의 프로그램 및 읽기 동작시 워드라인 구조체들(300)을 가로지르는 전기 경로가 형성될 수 있다. 또한, 반도체 패턴(265)의 일측 끝단은 스트링 선택 트랜지스터(SST)의 소오스 전극 상부에 배치되고, 타측 끝단은 접지 선택 트랜지스터(GST)의 드레인 전극 상부에 배치될 수 있다.
일 실시예에 따르면, 반도체 패턴(265)은 비메모리층(L1)에 배치된 선택 트랜지스터들(SST, GST)과 절연층(200)을 관통하는 스트링 연결 구조체(150)를 통해 전기적으로 연결될 수 있다. 스트링 연결 구조체(150)는 불순물이 도핑된 반도체 패턴(265)의 일측 끝단과 스트링 선택 트랜지스터(SST)의 소오스 전극에 직접 접속될 수 있다. 스트링 연결 구조체(150)는 불순물이 도핑된 반도체 패턴(265)의 타측 끝단과 접지 선택 트랜지스터(GST)의 드레인 전극에 직접 접속될 수 있다. 스트링 연결 구조체(150)는 도핑된 반도체, 금속들, 금속 질화물들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 스트링 연결 구조체(150) 및 복수의 워드 라인 구조체들(300)을 가로지르는 반도체 패턴(265)에 의해 비트 라인(BL)과 공통 소오스 라인(CSL) 사이에 전류 경로가 형성될 수 있다. 이와 같은 스트링 연결 구조체(150)는 워드 라인 구조체들(300)을 형성하기 전에 형성될 수 있다. 이러한 경우, 스트링 연결 구조체(150)는 반도체 패턴(265)의 바닥면과 직접 접촉될 수 있다. 다른 실시예에 따르면, 스트링 연결 구조체(150)는 워드 라인 구조체들(300) 및 반도체 패턴들(265)을 형성한 후에 형성될 수도 있다. 이 경우, 스트링 연결 구조체(150)는 반도체 패턴들(265)을 관통할 수 있다.
도 5는 본 발명의 변형례에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 5를 참조하면, 셀 어레이 영역(CAR)의 면적은 워드라인 구조체들(300)의 수 및 반도체 패턴(265)의 길이 등에 따라 달라질 수 있다. 셀 스트링(도 2의 STR)을 구성하는 워드 라인 구조체들(300)의 수가 적을 경우 셀 어레이 영역(CAR)의 면적이 줄어들 수 있다. 이에 따라, 평면적으로 셀 어레이 영역(CAR)이 스트링 및 접지 선택 트랜지스터들(SST, GST) 사이에 배치될 수 있다. 즉, 공통 소오스 라인(CSL) 및 비트 라인(BL)이 워드라인 구조체들(300) 아래에 배치되지 않을 수 있다.
도 6 및 도 7을 참조하여, 절연층(200) 상에 3차원적으로 배치되는 단위 메모리 셀들(도 2의 UC)의 구조에 대해 보다 상세히 설명한다. 도 6은 본 발명의 일 실시예에 따른 셀 어레이의 일부를 나타내는 사시도이다. 도 7은 본 발명의 일 실시예에 따른 정보 저장 패턴을 설명하기 위한 단면도이다.
도 6을 참조하면, 절연층(200) 상에 워드 라인 구조체(300)가 배치된다. 워드 라인 구조체(300)는 차례로 그리고 반복적으로 적층된 절연막 패턴들(231, 232, 233, 234, 235, 236, 237) 및 워드 라인들(WL1, WL2, WL3, WL4, WL5, WL6)을 포함할 수 있다. 워드라인 구조체(300)는 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)에 평행한 장축을 갖도록 형성될 수 있다. 워드 라인들(WL1~WL6)은 도전성 물질들 중의 적어도 하나일 수 있다. 예를 들면, 워드 라인들(WL1~WL6)은 도핑된 반도체, 금속들, 금속 질화물들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다.
워드 라인 구조체(300)의 측벽에는 적어도 하나의 반도체 패턴(265)이 배치되고, 반도체 패턴(265)과 워드 라인 구조체(300) 사이에는 정보 저장 패턴(255)이 배치될 수 있다. 반도체 패턴(265)은 단결정 반도체 또는 다결정 반도체일 수 있다. 일 실시예에 따르면, 반도체 패턴(265)은 도핑되지 않은 상태의 반도체(intrinsic semiconductor)일 수도 있다.
본 발명의 일 측면에 따르면, 워드 라인들(WL1~WL6)은 반도체 패턴(265)의 전위를 제어함으로써, 단위 메모리 셀들의 전기적 연결을 제어할 수 있다. 보다 구체적으로, 반도체 패턴(265)은 워드 라인(WL1~WL6)과 용량적으로 결합(capacitively coupled)함으로써, 모오스 커패시터를 구성할 수 있다. 이 경우, 워드 라인(WL1~WL6)에 인가되는 전압은 이에 인접하는 반도체 패턴(265)의 전위를 가변적으로 제어할 수 있으며, 반도체 패턴(265)의 에너지 밴드는 워드 라인(WL1~WL6)에 인가되는 전압에 따라 반전(inversion)될 수 있다. 따라서, 단위 메모리 셀들의 전기적 연결은 워드 라인 구조체(300)를 구성하는 워드 라인들(WL1~WL6)에 인가되는 전압에 의해 제어될 수 있다.
한편, 이러한 전기적 연결은 워드 라인들(WL1~WL6) 각각의 측면에서 반전되는 영역들이 서로 중첩될 때 가능하다. 이러한 반전 영역들의 중첩이 가능하도록, 워드 라인들(WL1~WL6) 사이의 층간 절연막(231~237)은 반전되는 영역의 최대폭의 두배보다 작은 두께로 형성될 수 있다. 층간 절연막(231~237)은 절연성 물질들 중의 적어도 하나일 수 있으며, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지를 포함할 수 있다. 하지만, 최상부의 층간 절연막(237)은 후속 패터닝 공정에서 식각 마스크로 사용될 수 있기 때문에, 다른 층간 절연막들(231~237)보다 두꺼운 두께로 형성될 수 있다.
본 발명의 일 측면에 따르면, 정보 저장 패턴(255)은, 반도체 패턴(265) 및 워드 라인(WL1~WL6)과 더불어, 모오스 커패시터를 구성하는 커패시터 유전막으로 사용될 수 있다. 이를 위해, 정보 저장 패턴(255)은 절연성 물질들 중의 적어도 하나를 포함한다.
본 발명의 다른 측면에 따르면, 정보 저장 패턴(255)은, 반도체 패턴(265) 및 워드 라인(WL1~WL6)과 더불어, 모오스 트랜지스터를 구성할 수 있다. 이 경우, 반도체 패턴(265)은 채널 영역으로 사용되고, 워드 라인(WL1~WL6)은 게이트 전극으로 사용되고, 정보 저장 패턴(255)은 게이트 절연막으로 사용된다. 이때, 정보 저장패턴(255) 측면의 반도체 패턴(265)의 일부 영역은 워드 라인(WL1~WL6)에 인가되는 전압에 의한 반전됨으로써, 모오스 트랜지스터의 소오스/드레인 전극들로 사용될 수 있다. 또한, 반도체 패턴(265)이 워드 라인들(WL1~WL6)의 측벽에 배치되기 때문에, 이를 채널 영역으로 사용하는 모오스 트랜지스터의 전류 방향은 절연층의 상부면에 수직하다.
정보 저장 패턴(255)은 절연성 물질을 포함하며, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있다. 이때, 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막 및 PZT막을 포함할 수 있다. 정보 저장 패턴(255)에 대해 도 7을 참조하여 보다 상세히 설명한다.
도 7을 참조하면, 정보 저장 패턴(255)은 반도체 패턴(265)에 인접하는 터널 절연막(255a), 워드라인 구조체(300)에 인접하는 블록킹 절연막(255c) 및 터널 절연막(255a) 및 블록킹 절연막(255c) 사이에 개재되는 전하 저장막(255b)을 포함할 수 있다. 이때, 블록킹 절연막(255c)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있으며, 일 실시예에 따르면, 고유전막을 포함하는 다층 박막일 수 있다. 터널 절연막(255a)은 블록킹 절연막(255c)보다 낮은 유전 상수를 갖는 물질로 형성될 수 있으며, 전하 저장막(255b)은 전하 트랩 사이트들이 풍부한 절연성 박막(예를 들면, 실리콘 질화막)이거나, 도전성 입자들을 포함하는 절연성 박막일 수 있다. 일 실시예에 따르면, 터널 절연막(255a)은 실리콘 산화막이고, 전하 저장막(255b)은 실리콘 질화막이고, 블록킹 절연막(255c)은 알루미늄 산화막을 포함하는 절연막일 수 있다. 이 경우, 워드 라인(WL1~WL6)은 탄탈륨 질화막을 포함할 수 있다.
도 8 내지 도 12는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치에서 비메모리 회로들의 배치 구조를 설명하기 위한 도면들이다.
도 8 내지 도 12를 참조하면,
반도체 기판(100)은 적어도 하나의 메모리 영역(MR) 및 메모리 영역(MR)을 둘러싸는 주변 영역(PR)을 포함한다. 스트링 및 접지 선택 트랜지스터들(SST, GST)은 메모리 영역(MR)의 반도체 기판(100)에 집적될 수 있으며, 비메모리 회로들(non-memory circuits)은 주변 영역(PR)의 반도체 기판(100)에 집적될 수 있다. 비메모리층(L1)비메모리 회로들은 앞에서 설명한 것처럼, 로우 및 컬럼 디코더들(20, 50), 워드 라인 드라이버(30), 센스 앰프(40) 및 제어 회로(60)등을 포함할 수 있다. 도 8 내지 도 12를 참조하면, 셀 어레이 영역(CAR)의 메모리 셀들과 연결되는 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)는, 반도체 기판(100) 상에서 서로 이격되어 배치될 수 있다.
도 8에 도시된 실시예에 따르면, 비트 라인(BL)과 접속되는 센스 앰프들(40) 및 칼럼 디코더(50)가 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 배치될 수 있다. 또한, 선택 트랜지스터들(SST, GST), 센스 앰프들(40) 및 칼럼 디코더(50)는 셀 어레이 영역(CAR) 하부의 메모리 영역(MR)에 배치될 수 있다. 셀 어레이 영역(CAR)은 도 3을 참조하여 설명한 것처럼, 3차원적으로 배열된 단위 메모리 셀들을 포함한다. 다른 실시예에 따르면, 셀 어레이 영역(CAR)의 하부에 로우 디코더(20), 워드라인 드라이버(30) 및 제어 회로(60)가 배치될 수도 있다.
도 9에 도시된 실시예에 따르면, 셀 어레이 영역(CAR)은 평면적으로 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 배치될 수 있다. 또한, 비메모리 회로들(20, 30, 40, 50, 60)이 셀 어레이 영역(CAR) 둘레에 배치될 수 있다. 다른 실시예에 따르면, 셀 어레이 영역(CAR)이 평면적으로 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 배치되고, 셀 어레이 영역(CAR) 하부에 센스 앰프들(40) 및 칼럼 디코더(50)가 배치될 수도 있다. 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)는 메모리 영역(MR)과 주변 영역(PR)에 걸쳐서 배치될 수 있다.
또한, 도 10 및 도 11에 도시된 실시예에 따르면, 반도체 기판(100)은 적어도 둘 이상의 메모리 영역들(MR)이 x축 방향으로 배열될 수 있다. 이와 동일하게, 적어도 둘 이상의 셀 어레이 영역들(CAR)이 x축 방향으로 배열될 수 있다. 그리고, 각각의 셀 어레이 영역들(CAR)은 메모리 영역(MR) 상부에 배치될 수 있다. 또한, 도 10 및 도 11에 도시된 바와 같이, 인접하는 셀 어레이 영역들(CAR)은 센스 앰프들(40) 및 컬럼 디코더(50)를 공유할 수 있다. 즉, 센스 앰프들(40) 및 컬럼 디코더(50)는 인접하는 메모리 영역들(MR) 사이, 즉, 인접하는 스트링 선택 트랜지스터들(SST) 사이의 반도체 기판(100)에 배치될 수 있다. 또한, 도 10을 참조하면, 각각의 셀 어레이 영역(CAR)은 평면적으로 스트링 및 접지 선택 트랜지스터들(SST, GST) 사이에 배치될 수 있다. 그리고, 스트링 및 접지 선택 트랜지스터들(SST, GST)은 메모리 영역(MR)에서 주변 영역(PR)으로 연장될 수 있다. 그리고, 도 11에 도시된 바와 같이, 각각의 메모리 영역(MR)에는 서로 이격된 스트링 및 접지 선택 트랜지스터들(SST, GST)이 배치될 수 있다.
또한, 도 12에 도시된 실시예에 따르면, 반도체 기판(100)은 적어도 둘 이상의 메모리 영역들(MR)이 x축 및 y축 방향으로 배열될 수 있으며, 각각의 메모리 영역들(MR) 상부에 셀 어레이 영역들(CAR)이 배치될 수 있다. 즉, 적어도 두 개 이상의 메모리 영역들(MR)이 x축 및 y축 방향으로 배열될 수 있다. 그리고, 각각의 셀 어레이 영역들(CAR)은 평면적으로 스트링 및 접지 선택 트랜지스터들(SST, GST) 사이에 배치될 수 있다. 또한, 도 9 및 도 10을 참조하여 설명한 것처럼, 각각의 셀 어레이 영역들(CAR) 하부에 스트링 및 접지 선택 트랜지스터들(SST, GST)이 배치될 수도 있다. 이 실시예에 따르면, x축 방향으로 인접하는 셀 어레이 영역들(CAR)은 센스 앰프(40) 및 칼럼 디코더(50)를 공유할 수 있다. 또한, y축 방향으로 인접하는 셀 어레이 영역들(CAR)은 로우 디코더(20) 및 워드 라인 드라이버(30)를 공유할 수 있다. 즉, 로우 디코더(20) 및 워드 라인 드라이버(30)는 y축 방향으로 인접하는 셀 어레이 영역들(CAR) 사이에 배치될 수 있다.
비메모리층(L1)에서 비메모리 회로들의 배치 구조는 도 8 내지 도 12에 도시된 실시예들에 제한되지 않으며, 다양하게 변형될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 사시도이다. 도 14 및 도 15는 본 발명의 다른 실시예에서 워드 라인과 워드라인 드라이버를 연결하는 배선 구조체의 배치 구조를 설명하기 위한 도면이다.
도 13을 참조하면, 일 실시예에서 설명한 것처럼, 3차원 반도체 메모리 장치는 수직적으로 적층된 비메모리 영역(non-memory region; L1) 및 메모리 영역(memory region; L2)을 포함하며, 메모리층(L2)은 비메모리층(L1) 상부에 배치될 수 있다. 그리고, 비메모리층(L1)은 반도체 기판(100), 셀 스트링(STR)을 구성하는 스트링 및 접지 선택 트랜지스터들(SST, GST) 및 비메모리 회로들(non-memory circuits)을 포함한다. 메모리층(L2)은 절연층(200), 스트링 및 접지 선택 트랜지스터들(SST, GST)과 직렬 연결되는 단위 메모리 셀들(도 2의 UC)을 포함한다. 단위 메모리 셀들(도 2의 UC)은 절연층(200) 상에 3차원적으로 배치된다. 그리고, 메모리층(L2)의 단위 메모리 셀들(도 2의 UC)은 비메모리층(L2)의 선택 트랜지스터들(SST, GST)과 전기적으로 연결되어 셀 스트링(도 2의 STR)을 구성한다.
이 실시예에 따르면, 도 13 내지 도 15에 도시된 바와 같이, 메모리층(L2)은 제 1 및 제 2 워드라인 콘택 영역들(WCTR1, WCTR2)과 이들 사이의 셀 어레이 영역(CAR)을 포함한다.
도 13 내지 도 15를 참조하면, 셀 어레이 영역(CAR)에서 절연층(200)의 상부면은 제 1 및 제 2 워드라인 콘택 영역들(WCTR1, WCTR2)의 상부면 보다 낮게 형성된다. 일 실시예에 따르면, 이러한 구조는 셀 어레이 영역(CAR)에서 절연층(200)을 리세스시키는 패터닝 단계를 통해 형성될 수 있다. 이와 같이 형성되는 절연층(200)은 셀 어레이 영역(CAR)에 리세스부(210)를 가지며, 제 1 및 제 2 워드라인 콘택 영역들(WCTR1, WCTR2)에 돌출부(220)를 가질 수 있다. 패터닝 단계를 통해 형성되는 돌출부(220)의 측벽은 반도체 기판(100)에 대해 소정의 기울기(약 90도 내지 130도의 각도)를 가질 수 있다. 다른 실시예에 따르면, 이러한 구조는 절연층(200) 상기 두 영역들 사이에 단차에 상응하는 두께를 갖는 소정의 박막을 형성한 후, 셀 어레이 영역(CAR)에서 상기 박막을 식각하는 단계를 통해 형성될 수도 있다.
절연층(200)의 리세스부(210)에는 층간 절연막들(231~237)과 복수 개의 워드 라인들(WL1~WL6)이 번갈아 적층된 워드 라인 구조체(300)가 배치된다. 워드 라인 구조체(300)는 절연층(200)의 리세스부(210) 내에 컨포말하게 형성될 수 있다. 셀 어레이 영역(CAR)에서 워드 라인 구조체(300)의 총 두께는 리세스부(210)와 돌출부(220) 사이의 단차보다 작을 수 있다.
보다 상세하게, 워드 라인들(WL1~WL6) 각각은, 반도체 기판(100)과 평행하게 셀 어레이 영역(CAR)에 배치되는 배선부와, 제 1 및 제 2 워드라인 콘택 영역들(WCTR1, WCTR2)에 배치되며 반도체 기판(100)에 대해 경사진 콘택부를 포함할 수 있다.
워드 라인들(WL1~WL6)의 배선부들은 절연층(200)의 표면으로부터 거리가 멀어질수록, 그 길이가 짧아질 수 있다. 워드 라인들(WL1~WL6)의 배선부들의 간격은 층간 절연막들(231~237)의 두께에 의해 결정된다. 층간 절연막들(231~237)의 두께는 도 5에서 설명된 반전영역들의 중첩(overlap of inversion regions)을 위한 기술적 특징을 충족시키는 범위에서 선택될 수 있다. 하지만, 최상부의 절연막(237)은 후속 패터닝 공정에서 식각 마스크로 사용될 수 있기 때문에, 다른 절연막들(231~236)보다 두꺼운 두께로 형성될 수 있다.
또한, 워드 라인들(WL1~WL6)의 배선부들이 절연층(200)의 표면으로부터 거리가 멀어질수록, 워드 라인들(WL1~WL6)의 콘택부들은 절연층(200)의 돌출부(220)로부터 멀어질 수 있다. 그리고, 워드 라인들(WL1~WL6)의 콘택부들은 절연층(200)의 돌출부(220)의 측벽으로부터 멀어질수록, 그 길이가 짧아질 수 있다.
이 실시예에 따르면, 도 3을 참조하여 설명한 것처럼, 메모리층(L2)에 배치된 반도체 패턴(265)은 스트링 연결 구조체(150)를 통해 비메모리층(L1)의 선택 트랜지스터들(SST, GST)과 전기적으로 연결된다. 또한, 도 7 내지 도 9를 참조하여 설명한 것처럼, 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)는, 비메모리층(L1)에서 서로 이격되어 배치될 수 있다. 그리고, 비메모리층(L1)에서 선택 트랜지스터들(SST, GST) 사이의 반도체 기판(100)에는 센스 앰프(40) 및 컬럼 디코더(50)가 배치될 수 있다.
이 실시예에 따르면, 제 1 및 제 2 워드라인 콘택 영역들(WCTR1, WCTR2) 하부에는 비메모리 회로인 워드 라인 드라이버(30)가 배치될 수 있다. 비메모리층(L1)에서 비메모리 회로들의 배치 구조에 대해서는 도 18 내지 도 23을 참조하여 보다 상세히 설명된다.
또한, 도 13 내지 도 15를 참조하면, 비메모리층(L1)의 워드 라인 드라이버(30)는 워드라인 연결 구조체(350)를 통해 메모리층(L2)의 워드 라인들(WL1~WL6)의 콘택부와 접속될 수 있다. 워드라인 연결 구조체(350)는 제 1 및 제 2 콘택 플러그들(CTP1, CTP2) 과 배선들(ICL)을 포함한다. 제 1 콘택 플러그(CTP1)는 워드 라인의 콘택부에 직접 접속될 수 있으며, 제 2 콘택 플러그(CTP2)는 비메모리층(L2)의 워드 라인 드라이버(30)에 접속될 수 있다. 그리고, 제 1 및 제 2 콘택 플러그들(CTP1, CTP2)은 배선(ICL)을 통해 전기적으로 연결될 수 있다. 워드라인 드라이버(30)와 접속되는 제 2 콘택 플러그들(CTP2)은 절연층(200)을 관통할 수 있다. 또한, 제 2 콘택 플러그들(CTP2)은 도 14 및 도 15에 도시된 것처럼, 워드 라인 구조체(300)들 사이에 형성될 수 있다. 다른 실시예에 따르면, 제 2 콘택 플러그들(CTP2)은 절연층(200)의 돌출부(220)를 관통하여 워드라인 드라이버(30)와 접속될 수 있다.
한편, 제 1 및 제 2 워드라인 콘택 영역들(WCTR1, WCTR2)에서, 워드 라인들(WL1~WL6)의 콘택부들 간의 간격은 배선부들 간의 간격에 의해 결정되므로, 콘택부들이 서로 인접하게 배치될 수 있다. 이에 따라, 각각의 워드 라인들(WL1~WL6)과 연결되는 콘택 플러그들(CTP1, CTP2)를 형성하는데 있어서 공정 마진이 감소될 수 있다. 이에 따라, 도 14 및 도 15에 도시된 것처럼, 제 1 워드라인 콘택 영역(WCTR1)에는 홀수층에 배치된 워드 라인들(WL1, WL3, WL5)과 연결되는 제 1 콘택 플러그들(CTP1)이 배치된다. 그리고, 제 2 워드라인 콘택 영역(WCTR2)에는 짝수층에 배치된 워드 라인들(WL2, WL4, WL6)과 연결되는 제 1 콘택 플러그들(CTP1)이 배치될 수 있다.
도 16 및 도 17은 본 발명의 다른 실시예에 따른 워드 라인들의 콘택부들의 구조를 설명하기 위한 사시도들이다.
도 16 및 도 17을 참조하면, 제 1 워드 라인 콘택 영역(CTR1)에서는 짝수층에 배치된 워드 라인들(WL2, WL4, WL6)의 콘택부들의 상면들이 더미 절연 패턴에 의해 매립된 구조를 가질 수 있다. 이에 대응하여, 제 2 워드 라인 콘택 영역(CTR2)에서는 홀수층에 배치된 워드 라인들(WL1, WL3, WL5)의 콘택부들의 상면들이 더미 절연 패턴에 의해 매립된 구조를 가질 수 있다. 다시 말해, 제 1 워드 라인 콘택 영역(CTR1)에서 짝수층에 배치된 워드 라인들(WL2, WL4, WL6)의 콘택부들의 상면이 홀수층에 배치된 워드 라인들(WL1, WL3, WL5)의 콘택부들의 상면보다 아래에 배치될 수 있다. 이에 대응하여, 제 2 워드 라인 콘택 영역(CTR2)에서 홀수층에 배치된 워드 라인들(WL1, WL3, WL5)의 콘택부들의 상면들이 짝수층에 배치된 워드 라인들(WL2, WL4, WL6)의 콘택부들의 상면보다 아래에 배치될 수 있다. 즉, 워드 라인의 콘택부는 제 1 및 제 2 워드 라인 콘택 영역들(CTR1, CTR2)에 배치되되, 워드 라인의 배선부로부터 연장되는 길이가 제 1 및 제 2 워드 라인 콘택 영역들(CTR1, CTR2)에서 서로 다를 수 있다.
또한, 워드 라인들(WL1~WL6)의 콘택부와 배선부 사이의 각도는 셀 어레이 영역(CAR)과 워드 라인 콘택 영역(WCTR1, WCTR2)의 경계면이 기판(100)의 상부면과 이루는 각도와 실질적으로 동일할 수 있다. 예를 들면, 도 11에 도시된 것처럼, 셀 어레이 영역(CAR)과 워드 라인 콘택 영역(WCTR1, WCTR2)의 경계면이 반도체 기판(100)의 상부면에 수직할 경우, 워드 라인들(WL1~WL6)의 콘택부들 역시 반도체 기판(100)의 상부면에 수직하게 형성된다.
또한, 다른 실시예에 따르면, 도 17에 도시된 것처럼, 절연층(200)의 돌출부(220)에서 셀 어레이 영역(CAR)과 인접한 측벽은 반도체 기판(100)의 상부면에 대해 90도보다 작은 각도를 이룰 수 있다. 이 경우, 상술한 평탄화 식각에 의해 노출되는 워드 라인들(WL1~WL6)의 상부면의 면적은 앞선 실시예에 비해 증가된다. 구체적으로, 반도체 기판(100)의 상부면에 대한 측벽의 각도가 θ이고, 워드 라인의 두께 및 폭이 각각 a 및 b라면, 이러한 워드 라인의 노출 면적은 앞선 실시예들의 경우 ab이고, 이 실시예의 경우 ab/sinθ이다. 따라서, 각도가 감소할수록 워드 라인들(WL1~WL6)의 노출 면적은 증가된다. 일 실시예에 따르면, 각도는 30도 내지 90도 사이일 수 있다.
도 18 내지 도 23은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치에서 비메모리 회로들의 배치 구조를 설명하기 위한 도면들이다.
도 18 내지 도 23을 참조하면, 반도체 기판(100)은 적어도 하나의 메모리 영역(MR) 및 메모리 영역(MR)을 둘러싸는 주변 영역(PR)을 포함한다. 스트링 및 접지 선택 트랜지스터들(SST, GST)은 메모리 영역(MR)의 반도체 기판(100)에 집적될 수 있으며, 비메모리 회로들은 주변 영역(PR)의 반도체 기판(100)에 집적될 수 있다. 비메모리층(L1)에는 도 8 내지 도 12를 참조하여 설명한 것처럼, 셀 어레이 영역(CAR)의 메모리 셀들과 연결되는 스트링 및 접지 선택 트랜지스터들(SST, GST)과 비메모리 회로들(20, 30, 40. 50. 60)이 배치될 수 있다. 또한, 비메모리층(L1) 상부의 메모리층(L2)는 도 13 내지 도 15를 참조하여 설명한 것처럼, 제 1 및 제 2 워드라인 콘택 영역들(WCTR1, WCTR2)과 이들 사이의 셀 어레이 영역(CAR)을 포함한다.
도 18 및 도 19에 도시된 실시예에 따르면, 도 8을 참조하여 설명한 것처럼, 반도체 기판(100)의 메모리 영역(MR)에는 서로 이격된 스트링 및 접지 선택 트랜지스터들(SST, GST)이 배치될 수 있다. 일 실시예에 따르면, 도 18에 도시된 바와 같이, 스트링 및 접지 선택 트랜지스터들(SST, GST) 사이에 센스 앰프(40) 및 칼럼 디코더(50)가 배치될 수 있다. 다른 실시예에 따르면, 도 19에 도시된 바와 같이, 셀 어레이 영역(CAR)이 평면적으로 스트링 및 접지 선택 트랜지스터들(SST, GST) 사이에 배치될 수도 있다. 또한, 일 실시예에 따르면, 제 1 워드라인 콘택 영역(WCTR1) 아래에는 워드 라인 드라이버(30)가 배치될 수 있다. 다른 실시예에 따르면, 제 1 워드라인 콘택 영역(WCTR1) 아래에는 워드라인 드라이버(30) 및 로우 디코더(20)가 배치될 수도 있다.
또한, 도 20에 도시된 실시예에 따르면, 도 10을 참조하여 설명한 것처럼, 적어도 둘 이상의 메모리 영역들(MR)이 x축 방향으로 배열될 수 있다. 그리고, 각각의 메모리 영역들(MR)에는 서로 이격된 스트링 및 접지 선택 트랜지스터들(SST, GST)이 배치되거나, 각각의 메모리 영역들(MR)이 평면적으로 스트링 및 접지 선택 트랜지스터들(SST, GST)이 배치될 수 있다. 또한, 인접하는 셀 어레이 영역들(CAR)은 센스 앰프들(40) 및 컬럼 디코더(50)를 공유할 수 있다. 또한, 워드라인 드라이버(30)가 각각의 셀 어레이 영역들(CAR)에 인접한 제 1 워드라인 콘택 영역(WCTR1) 아래에 배치될 수 있다.
도 21에 도시된 실시예에 따르면, 도 12를 참조하여 설명한 것처럼, 적어도 두 개 이상의 메모리 영역들(MR)이 x축 및 y축 방향으로 배열될 수 있다. 그리고, 각각의 메모리 영역들(MR)에는 서로 이격된 스트링 및 접지 선택 트랜지스터들(SST, GST)이 배치되거나, 각각의 셀 어레이 영역들(CAR)이 평면적으로 스트링 및 접지 선택 트랜지스터들(SST, GST) 사이에 배치될 수 있다. 또한, 이 실시예에 따르면, x축 방향으로 인접하는 셀 어레이 영역들(CAR)은 센스 앰프(40) 및 칼럼 디코더(50)를 공유할 수 있다. 그리고, y축 방향으로 인접하는 셀 어레이 영역들(CAR)은 로우 디코더(20) 및 워드 라인 드라이버(30)를 공유할 수 있다. 또한, 일 실시예에 따르면, 워드 라인 드라이버(30)는 제 1 워드라인 콘택 영역(WCTR1) 아래에 배치되고, 로우 디코더(20)는 제 2 워드라인 콘택 영역(WCTR2) 아래에 배치될 수 있다. 다른 실시예에 따르면, 로우 디코더(20) 및 워드 라인 드라이버(30)는 제 1 워드라인 콘택 영역(WCTR1) 아래에 배치될 수 있다.
또한, 도 22에 도시된 실시예에 따르면, 도 14 및 도 15를 참조하여 설명한 것처럼, 제 1 워드라인 콘택 영역(WCTR1)에는 홀수층에 배치된 워드 라인들(WL1, WL3, WL5)과 접속하는 워드 라인 연결 구조체들(350)이 배치될 수 있다. 그리고, 제 2 워드라인 콘택 영역(WCTR2)에는 짝수층에 배치된 워드 라인들(WL2, WL4, WL6)과 접속하는 워드라인 연결 구조체들(350)이 배치될 수 있다. 이에 따라, 비메모리층(L1)은 홀수층에 배치된 워드 라인들(WL1, WL3, WL5)을 구동시키는 홀수 워드라인 드라이버(odd word line driver; 30a)와, 짝수층에 배치된 워드 라인들(WL2, WL4, WL6)을 구동시키는 짝수 워드라인 드라이버(even word line driver; 30b)를 포함할 수 있다. 홀수 및 짝수 워드라인 드라이버들(30a, 30b) 반도체 기판(100)의 메모리 영역(MR) 또는 주변 영역에 배치될 수 있다. 그리고, 홀수 워드라인 드라이버(30a)와 짝수 워드라인 드라이버(30b)는, 선택 트랜지스터들(SST, GST)의 배열 방향인 x축에 수직하는 y축 방향으로 이격되어 배치될 수 있다. 그리고, 홀수 워드 라인 드라이버(30a)는 제 1 워드라인 콘택 영역(WCTR1) 아래에 배치되고, 짝수 워드라인 드라이버(30b)는 제 2 워드라인 콘택 영역(WCTR2) 아래에 배치될 수 있다.
도 23에 도시된 실시예에 따르면, 적어도 둘 이상의 셀 어레이 영역들(CAR)이 x축 방향으로 배열될 수 있다. 그리고, 각각의 셀 어레이 영역들(CAR) 양측에 제 1 워드라인 콘택 영역(WCTR1)과 제 2 워드라인 콘택 영역(WCTR2) 각각이 배치될 수 있다. 또한, 인접하는 홀수 워드라인 드라이버(30a)와 짝수 워드라인 드라이버(30b) 사이에 로우 디코더(20)가 배치될 수 있다. 이 경우, 인접하는 셀 어레이 영역들(CAR)이 로우 디코더(20)를 공유할 수 있다.
비메모리층(L1)에서 비메모리 회로들의 배치 구조는 이에 제한되지 않으며, 다양하게 변형될 수 있다.
도 24는 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치의 단면도이다.
도 24를 참조하면, 비메모리 회로들 중 일부가 메모리 셀들보다 위에 배치될 수 있다. 이 실시예에 따르면, 3차원 반도체 장치는 차례로 적층된 제 1 비메모리층(L1), 메모리층(L2) 및 제 2 비메모리층(L3)을 포함할 수 있다. 즉, 수직적으로 배치된 비메모리 회로들 사이에 3차원적으로 배열된 메모리 셀들이 배치될 수 있다.
상세히 설명하면, 도 13을 참조하여 설명한 것처럼, 메모리층(L2)에서 셀 어레이 영역(CAR)에 배치된 반도체 패턴(265)은 스트링 연결 구조체(150)를 통해 제 1 비메모리층(L1)의 선택 트랜지스터들(SST, GST)과 전기적으로 연결된다. 또한, 선택 트랜지스터들(SST, GST) 사이의 반도체 기판(100)에는 센스 앰프(도 1의 40)가 배치될 수 있다. 즉, 센스 앰프(도 1의 40)는 절연층(200)의 리세스부(210) 아래에 배치될 수 있다.
또한, 이 실시예에 따르면, 워드 라인들(WL1~WL6)과 연결되는 워드 라인 드라이버(30)는 절연층(200)의 돌출부(220) 상에 형성될 수 있다. 워드 라인 드라이버(30)는 절연층(200)의 돌출부(220) 상에 형성된 게이트 전극과 돌출부(220) 내에 형성된 소오스/드레인 전극들로 이루어진 모오스-펫을 포함할 수 있다. 이를 위해, 돌출부(220)는 반도체 물질로 형성되거나, 돌출부(220) 상부에 반도체층을 포함할 수 있다. 돌출부(220) 상의 워드 라인 드라이버(30)는 절연층(200) 상부에 형성되는 워드라인 연결 구조체(350)를 통해 워드 라인들(WL1~WL6)과 연결될 수 있다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 25를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 26을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 27은 본 발명에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 27을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판 상에 적층된 제어 구조체 및 적어도 하나의 메모리 구조체를 포함하되,
상기 메모리 구조체는 차례로 적층된 복수의 워드라인들 및 상기 워드라인들을 가로지르면서 상기 워드라인들의 측벽들에 대향하는 적어도 하나의 반도체 패턴을 포함하고,
상기 제어 구조체는 상기 반도체 패턴의 양단에 각각 접속하는 스트링 및 접지 선택 트랜지스터들을 포함하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 기판은 적어도 하나의 메모리 영역 및 상기 메모리 영역을 둘러싸는 주변 영역을 포함하고,
상기 제어 구조체는 적어도 상기 메모리 영역 내의 상기 기판 상에 집적되는 3차원 반도체 메모리 장치. - 제 2 항에 있어서,
상기 기판 상에 집적되어 상기 기판과 상기 메모리 구조체 사이에 형성되는 감지 증폭기를 더 포함하되,
상기 감지 증폭기는 상기 메모리 영역 및 이에 인접한 상기 주변 영역의 기판에 집적된 3차원 반도체 메모리 장치. - 제 2 항에 있어서,
상기 기판 상에 집적되어 상기 기판과 상기 메모리 구조체 사이에 형성되는 감지 증폭기를 더 포함하되,
상기 감지 증폭기는 상기 메모리 영역 내에 국소적으로 배치된 3차원 반도체 메모리 장치. - 제 2 항에 있어서,
상기 메모리 구조체는, 상기 메모리 영역의 상부에 배치되는 셀 어레이 영역 및 상기 셀 어레이 영역에 인접하는 워드라인 콘택 영역을 포함하되,
상기 반도체 패턴은 상기 셀 어레이 영역에 국소적으로 배치되고,
상기 워드라인들은 상기 셀 어레이 영역으로부터 상기 워드라인 콘택 영역으로 연장되는 3차원 반도체 메모리 장치. - 제 2 항에 있어서,
상기 제어 구조체는 상기 워드라인에 접속하는 워드라인 드라이버를 더 포함하되,
상기 워드라인 드라이버는 상기 워드라인 콘택 영역 아래의 상기 메모리 영역의 기판 상에 국소적으로 집적되거나, 상기 주변 영역의 기판 상에 집적되는 3차원 반도체 메모리 장치. - 제 6 항에 있어서,
상기 워드라인들을 상기 워드라인 드라이버에 직접 연결하는 워드라인 연결 구조체 더 포함하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 접지 선택 트랜지스터 및 상기 스트링 선택 트랜지스터를 상기 반도체 패턴에 직접 접속시키는 스트링 연결 구조체를 더 포함하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 메모리 구조체는 상기 반도체 패턴을 채널로 이용하는 모스(MOS) 전계 효과 트랜지스터들이 차례로 적층된 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 반도체 패턴과 상기 워드라인들 사이에 개재되는 정보저장막 패턴을 더 포함하는 3차원 반도체 메모리 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100048793A KR101688598B1 (ko) | 2010-05-25 | 2010-05-25 | 3차원 반도체 메모리 장치 |
| US13/114,790 US8654584B2 (en) | 2010-05-25 | 2011-05-24 | Three-dimensional non-volatile memory devices having highly integrated string selection and sense amplifier circuits therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100048793A KR101688598B1 (ko) | 2010-05-25 | 2010-05-25 | 3차원 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110129254A true KR20110129254A (ko) | 2011-12-01 |
| KR101688598B1 KR101688598B1 (ko) | 2017-01-02 |
Family
ID=45022029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100048793A KR101688598B1 (ko) | 2010-05-25 | 2010-05-25 | 3차원 반도체 메모리 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8654584B2 (ko) |
| KR (1) | KR101688598B1 (ko) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102012106756A1 (de) | 2011-12-05 | 2013-06-06 | Hyundai Motor Company | Verfahren zum Detektieren eines Bruchs eines Diesel- Partikelfilters |
| KR20140071792A (ko) * | 2012-12-04 | 2014-06-12 | 삼성전자주식회사 | 3차원 구조의 메모리 셀 어레이를 포함하는 불휘발성 메모리 |
| KR101415925B1 (ko) * | 2012-10-25 | 2014-07-16 | 서울대학교산학협력단 | 적층 다이내믹 램 |
| KR20140117062A (ko) * | 2013-03-26 | 2014-10-07 | 매크로닉스 인터내셔널 컴퍼니 리미티드 | 3차원 플래시 메모리 |
| KR20150027408A (ko) * | 2013-09-02 | 2015-03-12 | 삼성전자주식회사 | 반도체 장치 |
| KR20150042358A (ko) * | 2013-10-10 | 2015-04-21 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| KR20150060335A (ko) * | 2013-11-26 | 2015-06-03 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| KR20150099140A (ko) * | 2014-02-21 | 2015-08-31 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 제조방법 |
| KR20150129360A (ko) * | 2014-05-12 | 2015-11-20 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| KR20150129940A (ko) * | 2014-05-12 | 2015-11-23 | 삼성전자주식회사 | 불 휘발성 메모리 장치 및 그것의 소거 방법 |
| KR20160034519A (ko) * | 2014-09-19 | 2016-03-30 | 삼성전자주식회사 | 불 휘발성 메모리 장치 |
| KR20160123081A (ko) * | 2015-04-15 | 2016-10-25 | 삼성전자주식회사 | 씨오피 구조를 갖는 메모리 장치, 이를 포함하는 메모리 패키지 및 그 제조 방법 |
| KR20180107316A (ko) * | 2014-01-22 | 2018-10-01 | 마이크론 테크놀로지, 인크. | 메모리 셀의 수직 스트링 및 지지 회로가 있는 장치 및 방법 |
Families Citing this family (135)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12027518B1 (en) | 2009-10-12 | 2024-07-02 | Monolithic 3D Inc. | 3D semiconductor devices and structures with metal layers |
| US11018133B2 (en) | 2009-10-12 | 2021-05-25 | Monolithic 3D Inc. | 3D integrated circuit |
| US11984445B2 (en) | 2009-10-12 | 2024-05-14 | Monolithic 3D Inc. | 3D semiconductor devices and structures with metal layers |
| US10910364B2 (en) | 2009-10-12 | 2021-02-02 | Monolitaic 3D Inc. | 3D semiconductor device |
| US11374118B2 (en) | 2009-10-12 | 2022-06-28 | Monolithic 3D Inc. | Method to form a 3D integrated circuit |
| US11482440B2 (en) | 2010-12-16 | 2022-10-25 | Monolithic 3D Inc. | 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits |
| US11018191B1 (en) | 2010-10-11 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11024673B1 (en) | 2010-10-11 | 2021-06-01 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11315980B1 (en) | 2010-10-11 | 2022-04-26 | Monolithic 3D Inc. | 3D semiconductor device and structure with transistors |
| US11600667B1 (en) | 2010-10-11 | 2023-03-07 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US11158674B2 (en) | 2010-10-11 | 2021-10-26 | Monolithic 3D Inc. | Method to produce a 3D semiconductor device and structure |
| US10896931B1 (en) | 2010-10-11 | 2021-01-19 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11469271B2 (en) | 2010-10-11 | 2022-10-11 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US11257867B1 (en) | 2010-10-11 | 2022-02-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with oxide bonds |
| US11227897B2 (en) | 2010-10-11 | 2022-01-18 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US11404466B2 (en) | 2010-10-13 | 2022-08-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11984438B2 (en) | 2010-10-13 | 2024-05-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US10833108B2 (en) | 2010-10-13 | 2020-11-10 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US10943934B2 (en) | 2010-10-13 | 2021-03-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11163112B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US10998374B1 (en) | 2010-10-13 | 2021-05-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11855114B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11043523B1 (en) | 2010-10-13 | 2021-06-22 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11855100B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11063071B1 (en) | 2010-10-13 | 2021-07-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US11929372B2 (en) | 2010-10-13 | 2024-03-12 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11694922B2 (en) | 2010-10-13 | 2023-07-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11327227B2 (en) | 2010-10-13 | 2022-05-10 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US10978501B1 (en) | 2010-10-13 | 2021-04-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US11437368B2 (en) | 2010-10-13 | 2022-09-06 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11605663B2 (en) | 2010-10-13 | 2023-03-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11133344B2 (en) | 2010-10-13 | 2021-09-28 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11869915B2 (en) | 2010-10-13 | 2024-01-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11164898B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11482438B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11355380B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | Methods for producing 3D semiconductor memory device and structure utilizing alignment marks |
| US11482439B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors |
| US11508605B2 (en) | 2010-11-18 | 2022-11-22 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11443971B2 (en) | 2010-11-18 | 2022-09-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11211279B2 (en) | 2010-11-18 | 2021-12-28 | Monolithic 3D Inc. | Method for processing a 3D integrated circuit and structure |
| US11107721B2 (en) | 2010-11-18 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with NAND logic |
| US11923230B1 (en) | 2010-11-18 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11901210B2 (en) | 2010-11-18 | 2024-02-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11094576B1 (en) | 2010-11-18 | 2021-08-17 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11615977B2 (en) | 2010-11-18 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11031275B2 (en) | 2010-11-18 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11495484B2 (en) | 2010-11-18 | 2022-11-08 | Monolithic 3D Inc. | 3D semiconductor devices and structures with at least two single-crystal layers |
| US11610802B2 (en) | 2010-11-18 | 2023-03-21 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes |
| US11018042B1 (en) | 2010-11-18 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11784082B2 (en) | 2010-11-18 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11569117B2 (en) | 2010-11-18 | 2023-01-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11004719B1 (en) | 2010-11-18 | 2021-05-11 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11854857B1 (en) | 2010-11-18 | 2023-12-26 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11862503B2 (en) | 2010-11-18 | 2024-01-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11521888B2 (en) | 2010-11-18 | 2022-12-06 | Monolithic 3D Inc. | 3D semiconductor device and structure with high-k metal gate transistors |
| US11804396B2 (en) | 2010-11-18 | 2023-10-31 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11735462B2 (en) | 2010-11-18 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11164770B1 (en) | 2010-11-18 | 2021-11-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US11355381B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11594473B2 (en) | 2012-04-09 | 2023-02-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11476181B1 (en) | 2012-04-09 | 2022-10-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11735501B1 (en) | 2012-04-09 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11164811B2 (en) | 2012-04-09 | 2021-11-02 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers and oxide-to-oxide bonding |
| US11088050B2 (en) | 2012-04-09 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers |
| US11616004B1 (en) | 2012-04-09 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11881443B2 (en) | 2012-04-09 | 2024-01-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11694944B1 (en) | 2012-04-09 | 2023-07-04 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11410912B2 (en) | 2012-04-09 | 2022-08-09 | Monolithic 3D Inc. | 3D semiconductor device with vias and isolation layers |
| JP5814867B2 (ja) * | 2012-06-27 | 2015-11-17 | 株式会社東芝 | 半導体記憶装置 |
| KR101970941B1 (ko) | 2012-08-20 | 2019-08-13 | 삼성전자 주식회사 | 3차원 비휘발성 메모리 장치 및 그 제조 방법 |
| US9111857B2 (en) * | 2012-09-21 | 2015-08-18 | Micron Technology, Inc. | Method, system and device for recessed contact in memory array |
| US11784169B2 (en) | 2012-12-22 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11961827B1 (en) | 2012-12-22 | 2024-04-16 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11967583B2 (en) | 2012-12-22 | 2024-04-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11217565B2 (en) | 2012-12-22 | 2022-01-04 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11063024B1 (en) | 2012-12-22 | 2021-07-13 | Monlithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11018116B2 (en) | 2012-12-22 | 2021-05-25 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11916045B2 (en) | 2012-12-22 | 2024-02-27 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11309292B2 (en) | 2012-12-22 | 2022-04-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11004694B1 (en) | 2012-12-29 | 2021-05-11 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11430668B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11430667B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11087995B1 (en) | 2012-12-29 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11177140B2 (en) | 2012-12-29 | 2021-11-16 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10903089B1 (en) | 2012-12-29 | 2021-01-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| JP2014149889A (ja) * | 2013-01-31 | 2014-08-21 | Toshiba Corp | 半導体記憶装置 |
| US11869965B2 (en) | 2013-03-11 | 2024-01-09 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US11935949B1 (en) | 2013-03-11 | 2024-03-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US8902663B1 (en) | 2013-03-11 | 2014-12-02 | Monolithic 3D Inc. | Method of maintaining a memory state |
| US11088130B2 (en) | 2014-01-28 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11398569B2 (en) | 2013-03-12 | 2022-07-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10840239B2 (en) | 2014-08-26 | 2020-11-17 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11923374B2 (en) | 2013-03-12 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11487928B2 (en) | 2013-04-15 | 2022-11-01 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11270055B1 (en) | 2013-04-15 | 2022-03-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11341309B1 (en) | 2013-04-15 | 2022-05-24 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11720736B2 (en) | 2013-04-15 | 2023-08-08 | Monolithic 3D Inc. | Automation methods for 3D integrated circuits and devices |
| US11574109B1 (en) | 2013-04-15 | 2023-02-07 | Monolithic 3D Inc | Automation methods for 3D integrated circuits and devices |
| CN103326729B (zh) * | 2013-05-16 | 2016-02-24 | 西安邮电大学 | 一种基于数据传输的高速译码电路 |
| US9570459B2 (en) | 2013-07-10 | 2017-02-14 | Unity Semiconductor Corporation | Vertical gate NAND memory devices |
| US11031394B1 (en) | 2014-01-28 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11107808B1 (en) | 2014-01-28 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US20150371925A1 (en) * | 2014-06-20 | 2015-12-24 | Intel Corporation | Through array routing for non-volatile memory |
| KR102171263B1 (ko) | 2014-08-21 | 2020-10-28 | 삼성전자 주식회사 | 제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법 |
| US9711224B2 (en) * | 2015-03-13 | 2017-07-18 | Micron Technology, Inc. | Devices including memory arrays, row decoder circuitries and column decoder circuitries |
| US11011507B1 (en) | 2015-04-19 | 2021-05-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10825779B2 (en) | 2015-04-19 | 2020-11-03 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11056468B1 (en) | 2015-04-19 | 2021-07-06 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| JP2016225614A (ja) * | 2015-05-26 | 2016-12-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR102449571B1 (ko) | 2015-08-07 | 2022-10-04 | 삼성전자주식회사 | 반도체 장치 |
| US11956952B2 (en) | 2015-08-23 | 2024-04-09 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US11978731B2 (en) | 2015-09-21 | 2024-05-07 | Monolithic 3D Inc. | Method to produce a multi-level semiconductor memory device and structure |
| US11114427B2 (en) | 2015-11-07 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor processor and memory device and structure |
| US11937422B2 (en) | 2015-11-07 | 2024-03-19 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US11991884B1 (en) | 2015-10-24 | 2024-05-21 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US10847540B2 (en) | 2015-10-24 | 2020-11-24 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11296115B1 (en) | 2015-10-24 | 2022-04-05 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US12016181B2 (en) | 2015-10-24 | 2024-06-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US11114464B2 (en) | 2015-10-24 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11812620B2 (en) | 2016-10-10 | 2023-11-07 | Monolithic 3D Inc. | 3D DRAM memory devices and structures with control circuits |
| US11251149B2 (en) | 2016-10-10 | 2022-02-15 | Monolithic 3D Inc. | 3D memory device and structure |
| US11329059B1 (en) | 2016-10-10 | 2022-05-10 | Monolithic 3D Inc. | 3D memory devices and structures with thinned single crystal substrates |
| US11869591B2 (en) | 2016-10-10 | 2024-01-09 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US11930648B1 (en) | 2016-10-10 | 2024-03-12 | Monolithic 3D Inc. | 3D memory devices and structures with metal layers |
| US11711928B2 (en) | 2016-10-10 | 2023-07-25 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US10727244B2 (en) | 2017-06-12 | 2020-07-28 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and methods of fabricating the same |
| SG10201803464XA (en) | 2017-06-12 | 2019-01-30 | Samsung Electronics Co Ltd | Semiconductor memory device and method of manufacturing the same |
| US10403634B2 (en) | 2017-06-12 | 2019-09-03 | Samsung Electronics Co., Ltd | Semiconductor memory device and method of manufacturing the same |
| US11763864B2 (en) | 2019-04-08 | 2023-09-19 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures with bit-line pillars |
| US10892016B1 (en) | 2019-04-08 | 2021-01-12 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11158652B1 (en) | 2019-04-08 | 2021-10-26 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11296106B2 (en) | 2019-04-08 | 2022-04-05 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11018156B2 (en) | 2019-04-08 | 2021-05-25 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| KR20210029554A (ko) * | 2019-09-06 | 2021-03-16 | 에스케이하이닉스 주식회사 | 메모리 장치 |
| TWI805420B (zh) * | 2022-06-24 | 2023-06-11 | 華邦電子股份有限公司 | 記憶體陣列 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080058251A (ko) * | 2006-12-21 | 2008-06-25 | 가부시끼가이샤 도시바 | 불휘발성 반도체 메모리 및 그 제조 방법 |
| JP2009094236A (ja) * | 2007-10-05 | 2009-04-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US20090278193A1 (en) * | 2008-05-09 | 2009-11-12 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of manufacturing the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4670187B2 (ja) | 2001-06-06 | 2011-04-13 | ソニー株式会社 | 不揮発性半導体メモリ装置 |
| KR20100083566A (ko) * | 2009-01-14 | 2010-07-22 | 삼성전자주식회사 | 적층 구조의 비휘발성 메모리 소자, 메모리 카드 및 전자 시스템 |
-
2010
- 2010-05-25 KR KR1020100048793A patent/KR101688598B1/ko active IP Right Grant
-
2011
- 2011-05-24 US US13/114,790 patent/US8654584B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080058251A (ko) * | 2006-12-21 | 2008-06-25 | 가부시끼가이샤 도시바 | 불휘발성 반도체 메모리 및 그 제조 방법 |
| JP2009094236A (ja) * | 2007-10-05 | 2009-04-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US20090278193A1 (en) * | 2008-05-09 | 2009-11-12 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of manufacturing the same |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102012106756A1 (de) | 2011-12-05 | 2013-06-06 | Hyundai Motor Company | Verfahren zum Detektieren eines Bruchs eines Diesel- Partikelfilters |
| KR101415925B1 (ko) * | 2012-10-25 | 2014-07-16 | 서울대학교산학협력단 | 적층 다이내믹 램 |
| US8891275B2 (en) | 2012-10-25 | 2014-11-18 | Snu R&Db Foundation | Stacked dynamic random access memory |
| KR20140071792A (ko) * | 2012-12-04 | 2014-06-12 | 삼성전자주식회사 | 3차원 구조의 메모리 셀 어레이를 포함하는 불휘발성 메모리 |
| KR20140117062A (ko) * | 2013-03-26 | 2014-10-07 | 매크로닉스 인터내셔널 컴퍼니 리미티드 | 3차원 플래시 메모리 |
| KR20150027408A (ko) * | 2013-09-02 | 2015-03-12 | 삼성전자주식회사 | 반도체 장치 |
| US12029040B2 (en) | 2013-09-02 | 2024-07-02 | Samsung Electronics Co., Ltd. | Semiconductor device, systems and methods of manufacture |
| US11545503B2 (en) | 2013-09-02 | 2023-01-03 | Samsung Electronics Co., Ltd. | Semiconductor device, systems and methods of manufacture |
| US10541248B2 (en) | 2013-09-02 | 2020-01-21 | Samsung Electronics Co., Ltd. | Semiconductor device, systems and methods of manufacture |
| KR20150042358A (ko) * | 2013-10-10 | 2015-04-21 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| KR20150060335A (ko) * | 2013-11-26 | 2015-06-03 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| KR20180107316A (ko) * | 2014-01-22 | 2018-10-01 | 마이크론 테크놀로지, 인크. | 메모리 셀의 수직 스트링 및 지지 회로가 있는 장치 및 방법 |
| KR20150099140A (ko) * | 2014-02-21 | 2015-08-31 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 제조방법 |
| KR20150129940A (ko) * | 2014-05-12 | 2015-11-23 | 삼성전자주식회사 | 불 휘발성 메모리 장치 및 그것의 소거 방법 |
| KR20150129360A (ko) * | 2014-05-12 | 2015-11-20 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| KR20160034519A (ko) * | 2014-09-19 | 2016-03-30 | 삼성전자주식회사 | 불 휘발성 메모리 장치 |
| KR20160123081A (ko) * | 2015-04-15 | 2016-10-25 | 삼성전자주식회사 | 씨오피 구조를 갖는 메모리 장치, 이를 포함하는 메모리 패키지 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101688598B1 (ko) | 2017-01-02 |
| US20110292731A1 (en) | 2011-12-01 |
| US8654584B2 (en) | 2014-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101688598B1 (ko) | 3차원 반도체 메모리 장치 | |
| US10680004B2 (en) | Semiconductor memory device of three-dimensional structure | |
| KR102066925B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR102234266B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR102235046B1 (ko) | 3차원 반도체 메모리 장치 | |
| JP5730607B2 (ja) | ３次元半導体装置の配線構造体 | |
| US10319738B2 (en) | Three dimensional semiconductor memory devices | |
| US10700088B2 (en) | Semiconductor memory devices and methods for manufacturing the same | |
| KR102015578B1 (ko) | 불휘발성 메모리 장치 및 그 형성방법 | |
| US20160148947A1 (en) | Memory devices and methods of manufacturing the same | |
| KR101759926B1 (ko) | 메모리 반도체 장치, 그 제조 방법 및 동작 방법 | |
| KR102024723B1 (ko) | 3차원 반도체 장치 | |
| KR20150060335A (ko) | 3차원 반도체 메모리 장치 | |
| KR20160117854A (ko) | 3차원 반도체 장치 | |
| KR20160070245A (ko) | 반도체 장치 및 그 형성방법 | |
| KR20110021444A (ko) | 3차원 반도체 메모리 장치 및 그 제조 방법 | |
| KR20150033998A (ko) | 반도체 장치 및 그 제조 방법 | |
| US9780113B2 (en) | Method for fabricating semiconductor device including a first ILD with sloped surface on a stacked structure and a second ILD on the first ILD | |
| KR20150055189A (ko) | 반도체 장치 및 그 제조 방법 | |
| US20140001625A1 (en) | Semiconductor devices and methods of manufacturing the same | |
| KR101642929B1 (ko) | 비휘발성 메모리 장치 | |
| KR20210077038A (ko) | 3차원 반도체 메모리 장치 | |
| KR20160118118A (ko) | 반도체 메모리 장치 및 이의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| FPAY | Annual fee payment |
Payment date: 20191129 Year of fee payment: 4 |