KR20150027408A - 반도체 장치 - Google Patents
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Abstract
반도체 장치가 개시된다. 반도체 장치는 기판 상에 수직적으로 적층되고 바로 인접하는 수평 전극들, 상기 수평 전극들 사이의 절연 패턴들, 및 상기 수평 전극들 및 상기 절연 패턴들을 관통하여 상기 기판과 연결되는 셀 기둥을 포함한다. 어떤 높이에서의 상기 수평 전극들 사이의 간격에 대한 상기 수평 전극들의 두께의 비율은 다른 높이에서의 것과 다르다.
Description
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 수직형 반도체 장치에 관한 것이다.
우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 제약을 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 메모리 장치들이 제안되고 있다. 하지만, 상기 3차원 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 장치의 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 반도체 장치가 개시된다. 상기 장치는 기판 상에 수직적으로 적층되고 바로 인접하는 제1 및 제2 수평 전극들; 상기 수평 전극들 사이의 절연 패턴; 및 상기 수평 전극들 및 상기 절연 패턴을 관통하여, 상기 기판과 연결되는 셀 기둥을 포함하고, 상기 수평 전극들의 두께는 상기 수평 전극들 사이의 간격 보다 크다.
본 발명의 일 실시예에 따르면, 상기 장치는 기판 상에 수직적으로 적층되고 바로 인접하는 수평 전극들; 상기 수평 전극들 사이의 절연 패턴들; 및 상기 수평 전극들 및 상기 절연 패턴들을 관통하여, 상기 기판과 연결되는 셀 기둥을 포함하고, 상기 수평 전극들은 상기 기판에 가까운 제1 그룹, 상기 기판으로부터 먼 제3 그룹, 및 상기 제1 그룹 및 상기 제3 그룹 사이의 제2 그룹을 포함하고, 적어도 하나의 그룹에서의 상기 수평 전극들 사이의 간격에 대한 상기 수평 전극들의 두께의 비율은 다른 그룹들에서의 것과 다르다.
본 발명의 일 실시예에 따르면, 상기 장치는 기판으로부터 위로 연장되는 셀 기둥; 및 상기 셀 기둥의 측면에 결합되고 상기 기판 상에 수직적으로 적층되고, 수직 스트링의 메모리 셀들의 게이트들에 대응하는 복수개의 워드 라인들을 포함하고, 상기 복수개의 워드 라인들의 두께는, 상기 수직 스트링의 높이에 따라, 비단조(nonmonotone) 변화한다.
본 발명의 일 실시예에 따르면, 상기 장치는 기판으로부터 위로 연장되는 셀 기둥; 상기 셀 기둥의 측면에 결합되고 상기 기판 상에 수직적으로 적층되고, 수직 스트링의 메모리 셀들의 게이트들에 대응하는 복수개의 워드 라인들을 포함하고, 상기 복수개의 워드 라인들 사이의 절연 패턴들을 포함하고, 상기 워드 라인들 사이의 간격은, 상기 수직 스트링의 높이에 따라, 비단조(nonmonotone) 변화한다.
워드 라인들의 두께 및/또는 워드 라인들 사이의 간격을 적절하게 조절하는 것에 의하여, 수직형 메모리 셀의 균일도 및 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 반도체 장치의 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 메모리 블록의 사시도이다.
도 4a는 도 3의 메모리 블록의 일 실시예를 나타내는 평면도이다
도 4b는 도 4a의 I-I'선에 따른 단면도이다.
도 4c는 도 4b의 A 부분의 확대도이다.
도 5a 내지 도 10a, 도 13a 및 도 14a는 도 4a에 대응하는 평면도들이다.
도 5b 내지 도 10b, 도 13b 및 도 14b는 도 4b에 대응하는 단면도들이다.
도 5c 내지 도 10c, 도 13c 및 도 14c는 각각 도 5b 내지 도 10b, 도 13b 및 도 14b의 B 부분의 확대도들이다.
도 11은 도 10b에 대응되는 단면도이다.
도 12는 절연 패턴의 두께에 따른 워드라인들 사이의 누설전류를 나타낸다.
도 15a는 도 14a의 C 부분의 확대도이다.
도 15b는 도 14c의 D 부분의 확대도로서, 도 15a의 II-II'선에 따른 단면도이다.
도 16a 내지 도 16d는 도 3의 메모리 블록의 다른 실시예들을 나타내는 것으로, 도 4c에 대응된다.
도 17은 도 3의 메모리 블록의 예시적 실시예들을 나타내는 단면도이다.
도 18a 내지 도 18c는 본 발명의 예시적 실시예에 따른, 도 17의 A1-A1'선, A2-A2'선 및 A3-A3'선에 각각 대응되는 단면도들이다.
도 19a 내지 도 19c는 본 발명의 예시적 실시예에 따른, 도 17의 A1-A1'선, A2-A2'선 및 A3-A3'선에 각각 대응되는 단면도들이다.
도 20은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 21은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 22는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 2는 도 1에 도시된 반도체 장치의 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 메모리 블록의 사시도이다.
도 4a는 도 3의 메모리 블록의 일 실시예를 나타내는 평면도이다
도 4b는 도 4a의 I-I'선에 따른 단면도이다.
도 4c는 도 4b의 A 부분의 확대도이다.
도 5a 내지 도 10a, 도 13a 및 도 14a는 도 4a에 대응하는 평면도들이다.
도 5b 내지 도 10b, 도 13b 및 도 14b는 도 4b에 대응하는 단면도들이다.
도 5c 내지 도 10c, 도 13c 및 도 14c는 각각 도 5b 내지 도 10b, 도 13b 및 도 14b의 B 부분의 확대도들이다.
도 11은 도 10b에 대응되는 단면도이다.
도 12는 절연 패턴의 두께에 따른 워드라인들 사이의 누설전류를 나타낸다.
도 15a는 도 14a의 C 부분의 확대도이다.
도 15b는 도 14c의 D 부분의 확대도로서, 도 15a의 II-II'선에 따른 단면도이다.
도 16a 내지 도 16d는 도 3의 메모리 블록의 다른 실시예들을 나타내는 것으로, 도 4c에 대응된다.
도 17은 도 3의 메모리 블록의 예시적 실시예들을 나타내는 단면도이다.
도 18a 내지 도 18c는 본 발명의 예시적 실시예에 따른, 도 17의 A1-A1'선, A2-A2'선 및 A3-A3'선에 각각 대응되는 단면도들이다.
도 19a 내지 도 19c는 본 발명의 예시적 실시예에 따른, 도 17의 A1-A1'선, A2-A2'선 및 A3-A3'선에 각각 대응되는 단면도들이다.
도 20은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 21은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 22는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 발명의 명세서에서, "수직 스트링의 높이에 따라 어떤 구성이 비단조(nonmonotone) 변화한다" 라는 것은 상기 어떤 구성의 크기가 수직 스트링의 높이에 따라, 증가하거나 감소만 하는 것이 아니라, 감소 후 증가 또는 증가 후 감소된다는 것을 의미한다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 블록도이다. 도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 메모리 셀 어레이(10), 어드레스 디코더(20), 읽기/쓰기 회로(30), 데이터 입출력 회로(40) 및 제어 로직(50)을 포함할 수 있다.
메모리 셀 어레이(10)는 복수 개의 워드 라인들(WL)을 통해 어드레스 디코더(20)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(30)에 연결될 수 있다. 메모리 셀 어레이(10)는 복수 개의 메모리 셀들을 포함한다. 예를 들어, 메모리 셀 어레이(10)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성된다.
어드레스 디코더(20)는 워드 라인들(WL)을 통해 메모리 셀 어레이(10)에 연결될 수 있다. 어드레스 디코더(20)는 제어 로직(50)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(20)는 외부로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여, 복수 개의 워드 라인들(WL) 중 대응하는 워드 라인을 선택한다. 또한, 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스를 읽기/쓰기 회로(30)에 전달한다. 예를 들어, 어드레스 디코더(20)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 수 있다.
읽기/쓰기 회로(30)는 비트 라인들(BL)을 통해 메모리 셀 어레이(10)에 연결되고, 데이터 라인들(D/L)을 통해 데이터 입출력 회로(40)에 연결될 수 있다. 읽기/쓰기 회로(30)는 제어 로직(50)의 제어에 응답하여 동작할 수 있다. 읽기/쓰기 회로(30)는 어드레스 디코더(20)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 디코딩된 열 어드레스를 이용하여, 읽기/쓰기 회로(30)는 비트 라인(BL)을 선택한다. 예를 들어, 읽기/쓰기 회로(30)는 데이터 입출력 회로(40)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(10)에 기입한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(40)에 전달한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)의 제1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(10)의 제2 저장 영역에 기입한다. 예를 들면, 읽기/쓰기 회로(30)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
읽기/쓰기 회로(30)는 페이지 버퍼(또는 페이지 레지스터) 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기/쓰기 회로(30)는 감지 증폭기, 쓰기 드라이버 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다.
데이터 입출력 회로(40)는 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 연결될 수 있다. 데이터 입출력 회로(40)는 제어 로직(50)의 제어에 응답하여 동작한다. 데이터 입출력 회로(40)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(40)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 전달하도록 구성된다. 데이터 입출력 회로(40)는 읽기 및 쓰기 회로로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예를 들어, 데이터 입출력 회로(40)는 데이터 버퍼 등과 같은 구성 요소를 포함할 수 있다.
제어 로직(50)은 어드레스 디코더(20), 읽기/쓰기 회로(30) 및 데이터 입출력 회로(40)에 연결될 수 있다. 제어 로직(50)은 반도체 장치의 동작을 제어하도록 구성된다. 제어 로직(50)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작할 수 있다.
도 2는 도 1에 도시된 반도체 장치의 메모리 셀 어레이(10)의 예를 나타내는 블록도이다. 도 2를 참조하면, 본 예의 메모리 셀 어레이(10)는 복수 개의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 각 메모리 블록은 3차원 구조(또는 수직 구조)를 가질 수 있다. 예를 들면, 각 메모리 블록은 수직 방향으로 연장된 복수 개의 셀 스트링들을 포함한다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 메모리 블록의 사시도이다.
도 3을 참조하면, 기판(110)이 제공된다. 기판(110)은 제1 도전형, 예를 들면 P형을 가질 수 있다. 기판(110) 상에 버퍼 유전막(122)이 제공될 수 있다. 버퍼 유전막(122)은 실리콘 산화막일 수 있다. 버퍼 유전막(122) 상에, 절연 패턴들(125) 및 절연 패턴들을 개재하여 서로 이격된 수평 전극들이 제공될 수 있다.
수평 전극들은 하부 선택 라인(LSL), 제1 내지 제8 워드 라인들(WL1 ~ WL8), 및 상부 선택 라인(USL)을 포함할 수 있다. 절연 패턴들(125)은 실리콘 산화막일 수 있다. 버퍼 유전막(122)은 절연 패턴들(125)에 비하여 얇을 수 있다. 수평 전극들은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물(예를 들어, 티타늄 질화물), 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 수평 전극들은, 예를 들어 배리어막, 및 배리어막 상의 금속막을 포함할 수 있다. 배리어막은 금속 질화물, 예를 들어 티타늄 질화물일 수 있다. 금속막은, 예를 들어 텅스텐일 수 있다.
절연 패턴들(125) 및 수평 전극들은 게이트 구조체(G)를 구성할 수 있다. 게이트 구조체(G)는 제1 방향(D1)을 따라 수평적으로 연장할 수 있다. 복수개의 게이트 구조체들(G)이 기판(110) 상에 제공될 수 있다. 게이트 구조체들(G)은 제1 방향에 교차하는 제2 방향(D2)으로 서로 마주볼 수 있다. 상부 선택 라인들(USL)은 제2 방향(D2)으로 서로 분리되고, 제1 방향(D1)으로 연장될 수 있다. 도면에는, 하나의 게이트 구조체(G)에서, 상부 선택 라인(USL)이 복수 개이고 하부 선택 라인(LSL)이 1개인 것을 도시하나, 이에 한정되지 않는다.
게이트 구조체들(G) 사이에, 제1 방향(D1)으로 신장하는 분리 영역(121)이 제공될 수 있다. 공통 소오스 라인들(CSL)이 분리 영역(121)의 기판(110)에 제공된다. 공통 소오스 라인들(CSL)은, 서로 이격되어, 기판(110) 내에서 제1 방향(D1)으로 연장할 수 있다. 공통 소오스 라인들(CSL)은, 제1 도전형과 다른 제2 도전형(예를 들면, N형)을 가질 수 있다. 도면에 도시된 것과는 달리, 공통 소오스 라인들(CSL)은 기판(110)과 하부 선택라인(LSL)의 하부 선택라인(LSL) 사이에 제공되고 제1 방향(D1)으로 연장하는 라인 형상의 패턴일 수 있다.
복수 개의 셀 기둥들(PL)이, 수평 전극들(LSL, WL1 ~ WL8, USL)을 관통하여 기판(110)에 연결된다. 셀 기둥들(PL)은 기판(110)으로부터 위로 연장되는(즉, 제3 방향(D3)으로 연장되는) 장축을 가질 수 있다. 셀 기둥들(PL)의 일단들은 기판(110)에 연결되고, 이들의 타단들은 제2 방향(D2)으로 연장하는 배선들에 연결될 수 있다. 배선들은 서로 인접하여 제2 방향(D2)으로 연장하는 제1 배선(BL1) 및 제2 배선(BL2)을 포함할 수 있다.
하나의 상부 선택라인(USL)에 결합된 복수 개의 셀 기둥들(PL)은 지그 재그(zig-zag) 또는 스태그형(staggered)으로 배치될 수 있다. 복수 개의 셀 기둥들(PL)은 동일한 하나의 상부 선택라인(USL)에 결합된 제1 셀 기둥들(PL1) 및 제2 셀 기둥들(PL2)을 포함할 수 있다. 제1 셀 기둥들(PL1)은 분리 영역(121)에 가장 인접하고, 제2 셀 기둥들(PL2)은 분리 영역(121)에서 보다 떨어져 있다. 제2 셀 기둥들(PL2)은 제1 셀 기둥들(PL1)로부터 제1 방향(D1) 및 제2 방향(D2)으로 시프트된다. 제1 셀 기둥들(PL1) 및 제2 셀 기둥들(PL2)은, 도전 패턴(136) 및 콘택(138)을 통하여, 제1 상부 배선(BL1) 및 제2 상부 배선(BL2)에 각각 연결될 수 있다.
배선들(BL1, BL2)과 공통 소오스 라인들(CSL) 사이에 복수 개의 셀 스트링들이 제공된다. 배선들(BL1, BL2)은 플래시 메모리 장치의 비트 라인들일 수 있다. 하나의 셀 스트링은, 배선들(BL1, BL2)에 접속하는 상부 선택 트랜지스터, 공통 소오스 라인들(CSL)에 접속하는 하부 선택 트랜지스터, 및 상부 선택 트랜지스터와 하부 선택 트랜지스터 사이에 제공되는 복수개의 수직 스트링 메모리 셀들을 포함할 수 있다. 하부 선택 라인(LSL)은 하부 선택 트랜지스터의 하부 선택 게이트, 워드 라인들(WL1 ~ WL8)은 복수개의 수직형 메모리 셀들의 셀 게이트들, 상부 선택 라인(USL)은 상부 선택 트랜지스터의 상부 선택 게이트에 대응될 수 있다. 복수개의 메모리 셀들(MC)이 하나의 셀 기둥(PL)에 제공된다. 하부 선택 게이트는 플래시 메모리 장치의 접지 선택 게이트일 수 있다. 상부 선택 게이트는 플래시 메모리 장치의 스트링 선택 게이트일 수 있다.
워드 라인들(WL1 ~ WL8)과 셀 기둥들(PL) 사이에, 정보저장 요소(130)가 제공될 수 있다. 도 3에는, 정보저장 요소(130)가 절연 패턴들(125)과 워드 라인들(WL1 ~ WL8) 사이로 연장하는 것이 도시되어 있다. 도시와는 달리, 정보저장 요소(130)의 적어도 일부는 절연 패턴들(125)과 셀 기둥들(PL) 사이로 연장할 수 있다. 상부 및 하부 선택 라인들(USL, LSL)과 셀 기둥들(PL) 사이에는, 정보저장 요소(130) 대신 게이트 절연막이 제공될 수 있다.
도 4a는 도 3의 메모리 블록의 일 실시예를 나타내는 평면도이고, 도 4b는 도 4a의 I-I'선에 따른 단면도이다. 도 4c는 도 4b의 A 부분의 확대도이다. 도 4a에서, 도면의 간략함을 위하여 정보저장 요소는 도시되지 않는다.
도 4a 내지 도 4c를 참조하여, 분리 영역(121)은 분리 절연막(120)으로 채워질 수 있다. 분리 절연막(120)은 실리콘 산화막일 수 있다.
셀 기둥들(PL)은 반도체 기둥일 수 있다. 셀 기둥들(PL)은 속이 채워진 실린더 형, 또는 그 속이 빈 실린더 형(예를 들면, 마카로니) 형일 수 있다. 마카로니 형의 셀 기둥들의 속은 충진 절연막(137)으로 채워질 수 있다. 충진 절연막은 실리콘 산화막으로 형성될 수 있다. 셀 기둥들(PL)의 일단 상에 도전 패턴(136)이 제공될 수 있다. 도전 패턴들(136)에 접하는 반도체 기둥들(PL)의 일단은 드레인 영역(D)일 수 있다.
정보저장 요소(130)는 셀 기둥들(PL)에 인접한 터널 절연막(132), 워드 라인들(WL1 ~ WL8)에 인접한 블로킹 절연막(134), 및 이들 사이의 전하 저장막(133)을 포함할 수 있다. (도 4c를 참조) 터널 절연막(132)은 실리콘 산화막을 포함할 수 있다. 블로킹 절연막(134)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 블로킹 절연막(134)은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 블로킹 절연막(134)은 실리콘 산화막, 알루미늄 산화막 및/또는 하프늄 산화막을 포함할 수 있다. 도 15b에 도시된 바와 같이, 블로킹 절연막(134)은, 예를 들어 순차적으로 적층된 실리콘 산화막(134a) 및 고유전막(134b)을 포함할 수 있다. 전하 저장막(133)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다.
정보저장 요소(130)의 적어도 일부는 워드 라인들(WL1 ~ WL8)과 절연 패턴들(125) 사이로 연장할 수 있다. 도 4c에는 예를 들어, 블로킹 절연막(134)이 워드 라인들(WL1 ~ WL8)과 절연 패턴들(125) 사이로 연장하는 것이 도시된다. 정보저장 요소(130)의 다른 일부는 절연 패턴들(125)과 셀 기둥들(PL) 사이로 연장할 수 있다. 도 4c에는 예를 들어, 터널 절연막(132) 및 전하저장막(133)이 절연 패턴들(125)과 셀 기둥들(PL) 사이로 연장하는 것이 도시된다.
절연 패턴들(125)과 전하 저장막(133) 사이에 보호막(131)이 제공될 수 있다. 보호막(131)은 실리콘 산화막일 수 있다.
본 발명의 개념에 따르면, 워드 라인들(WL1 ~ WL8)의 두께(Lg)는 셀 게이트들의 길이에 대응할 수 있다. 바로 인접한 워드 라인들(WL1 ~ WL8) 사이에 게이트간 유전막들(150)이 제공된다. 게이트간 유전막들(150)의 각각은 절연패턴들(125) 중의 하나를 포함한다. 도 4c에는, 게이트간 유전막들(150)의 각각이 한 쌍의 블로킹 절연막(134)을 더 포함하는 것이 도시된다. 게이트간 유전막들(150)의 어느 하나의 두께는 그것에 바로 인접한 워드 라인들 사이의 간격(space)(Ls)에 대응된다. 수직형 메모리 셀들의 피치는 Lg + Ls로 정의될 수 있다.
본 발명의 일 실시예에 따르면, 워드 라인들(WL1 ~ WL8) 각각의 두께(Lg)는 이들 사이의 간격(Ls) 즉, 게이트간 유전막(150)의 두께 보다 크다. Lg/Ls > 1.0 ~ 1.4이다. 바람직하게는, Lg/Ls > 1.2 ~ 1.4이다. 워드 라인들(WL1 ~ WL8) 각각의 두께(Lg)는, 예를 들어 35nm 이상일 수 있다. 게이트간 유전막들(150) 각각의 두께(Ls)는 27nm 이상일 수 있다.
본 발명의 일 실시예에 따른 반도체 장치를 형성하는 방법이 설명된다. 도 5a 내지 도 10a, 도 13a 및 도 14a는 도 4a에 대응하는 평면도들이다. 도 5b 내지 도 10b, 도 13b 및 도 14b는 도 4b에 대응하는 단면도들이다. 도 5c 내지 도 10c, 도 13c 및 도 14c는 각각 도 5b 내지 도 10b, 도 13b 및 도 14b의 B 부분의 확대도들이다. 도 15a는 도 14a의 C 부분의 확대도이다. 도 15b는 도 14c의 D 부분의 확대도로서, 도 15a의 II-II'선에 따른 단면도이다.
도 5a 내지 도 5c를 참조하여, 기판(110)이 제공된다. 기판(110)은 제 1 도전형, 예를 들면 P형의 도전형을 가질 수 있다. 기판(110) 상에 버퍼 유전막(122)이 형성될 수 있다. 버퍼 유전막(122)은, 예를 들어 실리콘 산화막일 수 있다. 버퍼 유전막(122)은, 예를 들어 열산화 공정에 의하여 형성될 수 있다. 희생막들(123) 및 절연막들(124)이 버퍼 유전막(122) 상에 교대로 적층되어, 제공된다. 최상층의 절연막의 두께는 다른 절연막들의 두께보다 두꺼울 수 있다. 절연막들(124)은, 예를 들어 실리콘 산화막일 수 있다. 희생막들(123)은 버퍼 유전막(122) 및 절연막들(124)에 대하여 습식 식각 특성이 다른 물질을 포함할 수 있다. 희생막들(123)은, 예를 들면 실리콘 질화막, 실리콘 산화질화막, 폴리실리콘막 또는 폴리실리콘게르마늄막을 포함할 수 있다. 희생막들(123) 및 절연막들(124)은 예를 들어, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다.
희생막들(123) 및 절연막들(124)의 두께 및 그들의 비율은 도 4b를 참조하여 설명된 워드 라인들(WL1 ~ WL8)의 두께(Lg) 및 워드 라인들(WL1 ~ WL8) 사이의 간격(Ls)에 의하여 조절될 수 있다.
도 6a 내지 도 6c를 참조하여, 버퍼 유전막(122), 희생막들(123) 및 절연막들(124)을 관통하여, 기판(110)을 노출하는 셀 홀들(H)이 형성된다.
도 7a 내지 도 7c 및 도 8a 내지 도 8c를 참조하여, 셀 홀들(H) 내에 셀 기둥들(PL)이 형성된다. 셀 기둥들(PL)의 형성 공정이 보다 상세하게 설명된다.
도 7a 내지 도 7c를 참조하여,셀 홀들(H)의 측벽에 보호막(131)이 형성된다. 보호막(131)은 실리콘 산화막일 수 있다. 보호막(131) 상에 전하 저장막(133)이 형성된다. 전하 저장막(133)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 터널 절연막(132)이 전하 저장막(133) 상에 형성된다. 터널 절연막(132)은 실리콘 산화막일 수 있다. 보호막(131), 터널 절연막(132), 및 전하 저장막(133)은 ALD 또는 CVD 방법으로 형성될 수 있다.
터널 절연막(132) 상에 제1 서브 반도체막(135a)이 형성될 수 있다. 제1 서브 반도체막(135a)을 이방성 식각하여, 기판(110)을 노출한다. 제1 서브 반도체막(135a)은 터널 절연막(132)의 측벽에만 남겨진 스페이서막으로 변화될 수 있다. 제1 서브 반도체막(135a) 상에 제2 서브 반도체막(135b)이 형성될 수 있다. 제2 서브 반도체막(135b)은 기판(110)과 접촉한다. 제1 및 제2 서브 반도체막들(135a, 135b)은 ALD 또는 CVD 방법으로 형성될 수 있다. 제1 및 제2 서브 반도체막들(135a, 135b)은 비정질 실리콘막일 수 있다.
도 8a 내지 도 8c를 참조하여, 열처리 공정이 수행되어, 제1 및 제2 서브 반도체막들(135a, 135b)이 반도체막(135)으로 변화될 수 있다. 반도체막(135)은 폴리 실리콘막 또는 결정질 실리콘막일 수 있다.
반도체막(135)은 셀 홀들(H)을 완전히 채우지 않도록 형성되고, 반도체막(135) 상에 절연 물질이 형성되어 셀 홀들(H)을 완전하게 채울 수 있다. 반도체막 및 절연 물질은 평탄화되어, 최상층의 절연막을 노출할 수 있다. 이에 따라 그 내부의 빈속이 충진 절연막(137)으로 채워진, 실린더 형의 반도체 기둥들(PL)이 형성될 수 있다. 반도체 기둥들(PL)은 제1 도전형의 반도체막일 수 있다. 도시된 것과는 달리, 반도체막은 셀 홀들(H)을 채우도록 형성될 수 있다. 이 경우, 충진 절연막은 요구되지 않을 수 있다.
셀 기둥들(PL)의 상부는 리세스되어, 최상층의 절연막보다 낮게 될 수 있다. 셀 기둥들(PL)이 리세스된 셀 홀들(H) 내에 도전 패턴들(136)이 형성될 수 있다. 도전 패턴들(136)은 도핑된 폴리 실리콘 또는 금속일 수 있다. 도전 패턴들(136) 및 셀 기둥들(PL)의 윗부분에 제2 도전형의 불순물 이온을 주입하여, 드레인 영역들(D)이 형성될 수 있다. 제2 도전형은 예를 들면 N형일 수 있다.
도 9a 내지 도 9c를 참조하여, 버퍼 유전막(122), 희생막들(123) 및 절연막들(124)을 연속적으로 패터닝하여, 서로 이격되고 제1 방향으로 연장되고 기판(110)을 노출하는, 분리영역들(121)이 형성된다. 패터닝된 절연막들(124)은 절연 패턴들(125)이 된다. 그전에, 분리영역들(121) 사이에서 최상층의 절연막 및 희생막을 패터닝하여, 오프닝(127)을 형성할 수 있다. 오프닝(127)은 분리영역들(121) 사이에서 제1 방향(D1)으로 연장하여 최상층의 희생막을 두개로 나눌 수 있다. 오프닝 (127) 내에 절연막(예를 들어, 실리콘 산화막)이 채워질 수 있다.
도 10a 내지 도 10c를 참조하여, 분리영역들(121)에 노출된 희생막들(123)을 선택적으로 제거하여 리세스 영역(126)을 형성한다. 리세스 영역(126)은 희생막들(123)이 제거된 영역에 해당되고, 셀 기둥들(PL) 및 절연 패턴들(125)에 의하여 정의된다. 희생막들(123)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 희생막들의 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 리세스 영역(126)에 의하여 셀 기둥들(PL)의 측벽의 일부분들이 노출된다.
보호막(131)은, 희생막들(123)의 제거를 위한 식각 용액에 의하여 전하 저장막(133)이 손상되는 것을 방지할 수 있다. 리세스 영역(126)에 의하여 노출된 보호막(131)은 선택적으로 제거될 수 있다. 보호막(131)이 실리콘 산화막인 경우, 보호막(131)은, 예를 들어 불산을 포함하는 식각 용액에 의하여 제거될 수 있다. 이에 따라 리세스 영역(126)은 전하 저장막(133)의 일부분을 노출할 수 있다.
전술한 셀 홀들(H)의 형성을 용이하게 하기 위하여, 희생막들(123)과 절연막들(124)의 스택의 전체 높이를 줄이는 것이 바람직하다. 이에 따라, 셀 홀들(H)의 종횡비(aspect ratio)를 줄여, 희생막들(123)과 절연막들(124)의 스택의 식각이 용이하게 할 수 있다. 동일한 적층수에서, 스택의 전체 높이를 줄이는 것은 희생막들(123)의 두께 및/또는 절연막들(124)의 두께를 줄이는 것을 요구한다.
희생막들(123)의 두께의 감소는, 도 4b를 참조하여 설명된, 수평 전극들(WL1 ~ WL8)의 두께(Lg)의 감소를 초래한다. 이에 따라, 수평 전극들(WL1 ~ WL8)의 두께(Lg)에 상응하는 게이트의 길이가 감소하고, 수평 전극들(WL1 ~ WL8)의 저항이 증가된다. 나아가, 희생막들(123)의 두께의 감소는 도전막(140)이 리세스 영역(126)을 채우는 과정에 여러 가지 문제를 유발한다. (도 13a 내지 도 14c 참조)
절연막들(124)의 두께의 감소는, 도 4b를 참조하여 설명된, 게이트 간 유전막(150)의 두께(Ls)의 감소를 유발한다. 이에 따라, 워드 라인들(WL1 ~ WL8) 사이의 간격(Ls)이 좁아져, 워드 라인들(WL1 ~ WL8) 사이에 인가되는 WL 전압을 견딜 수 없게 될 수 있다. 절연막들(124)의 두께가 너무 얇으면, 15V 정도의 WL 접압에서 브레이크 다운이 발생할 수 있다. 이에 따라, 워드 라인들(WL1 ~ WL8) 사이의 간격(Ls)이 너무 좁아지면, 워드 라인들(WL1 ~ WL8) 사이에 간섭이 발생하거나 누설 전류가 발생하여 메모리 셀의 읽기 및/또는 쓰기에 불량이 발생할 수 있다. 나아가, 희생막들(123)을 제거하는 공정에서, 모세관(capillary) 효과에 따른 물리적(mechanical) 스트레스로 인하여 절연막들(124)에 변형이 발생할 수 있다. (도 11의 'E' 참조) 이는 메모리 셀 불량의 원인이 될 수 있다.
때문에, 도 5a 내지 도 5c의 단계에서, 희생막들(123)의 두께 및/또는 절연막들(124)의 두께가 적절하게 조절되어야 한다. 희생막들(123)과 절연막들(124)의 스택의 전체 높이가 낮아야 하지만, 희생막들(123)의 두께 및/또는 절연막들(124)의 두께는 하한을 가진다. 도 12를 참조하면, 절연막들(124)의 두께가 대략 26nm 이상이면, 누설전류가 매우 적음을 알 수 있다.
도 13a 내지 도 13c를 참조하여, 리세스 영역(126) 내에 블로킹 절연막(134)이 형성될 수 있다. 블로킹 절연막(134)은 리세스 영역(126)에 노출된 절연 패턴들(125)의 상부면 및 하부면, 그리고 전하저장막(133) 상에 컨포말하게 형성될 수 있다. 블로킹 절연막(134)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 블로킹 절연막은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 블로킹 절연막은 알루미늄 산화막 및 실리콘 산화막을 포함할 수 있으며, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 블로킹 유전막(134)은 단차도포성이 우수한 원자층 적층법 및/또는 화학기상증착법으로 형성될 수 있다.
도 13a 내지 도 13c, 도 14a 내지 도 14c, 도 15a 및 도 15b를 참조하여, 블로킹 절연막(134) 상에 도전막(140)이 형성된다. 도전막(140)은 도핑된 실리콘막, 금속막, 금속 질화막 및 금속 실리사이드막 중의 적어도 하나를 포함할 수 있다. 도전막(140)은 CVD 또는 ALD 방법에 의하여 형성될 수 있다. 일 예로, 도전막(140)은 배리어막(142), 및 배리어막(142) 상의 금속막(144)을 포함할 수 있다. 배리어막(142)은 금속 질화막(예를 들어, 티타늄 질화막)일 수 있다. 금속막(144)은 예를 들어, 텅스텐막일 수 있다. 다른 예로, 도전막(140)은 폴리실리콘막, 및 폴리실리콘막 상의 실리사이드막을 포함할 수 있다. 이 경우, 도전막(140)을 형성하는 것은 폴리실리콘막을 형성하고, 분리영역(121)에 인접한 폴리실리콘막의 일부를 제거하여 폴리실리콘막을 리세스하고, 리세스된 폴리실리콘막 상에 금속막을 형성하고, 금속막을 열처리하고, 그리고 미반응 금속막을 제거하는 것을 포함할 수 있다. 실리사이드막을 위한 금속막은 텅스텐, 티타늄, 코발트, 또는 니켈을 포함할 수 있다.
도전막(140)이 리세스 영역(126)을 채우는 과정이 보다 상세하게 설명된다. 도전막(140)은 분리 영역(121)으로부터 리세스 영역(126)으로 공급된다. 시간이 경과함(도 13a 내지 도 13c → 도 14a 내지 도 14c)에 따라, 분리 영역(121)으로부터 먼 셀 기둥들(②) 사이의 공간(ⓑ)이 도전막(140)으로 완전히 채워지기 전에, 분리 영역(121)에 가장 가까운 셀 기둥들(①) 사이의 공간(ⓐ)이 도전막(140)으로 막힐 수 있다. 이에 따라, 도전막(140) 내에 큰 공동(S)이 생성될 수 있다. 이러한 공동(S)은 서로 연결되어 일 방향(예를 들면, 제1 방향(D1))으로 연장할 수 있다. 이에 따라, 분리 영역(121)으로부터 멀수록, 도전막(140)의 수평적 두께가 감소할 것이다.
이러한 경우, 여러 가지 문제점들이 발생할 수 있다. 첫째, 도전막(140)으로 형성된 워드 라인들(WL1 ~ WL8)의 저항이 증가하는 문제가 발생할 수 있다. 특히, 분리영역들(121)에서 먼 셀 기둥들(②)에 인접하여 형성된 워드 라인들(WL1 ~ WL8)에서의 저항이 매우 클 수 있다. 때문에, 정보저장 요소에 인가되는 전압 또는 전류가, 분리영역들(121)에서의 거리에 따라 달라질 수 있다. 둘째, 공동(S)에 스며들거나 갇혀 있는 화학물질들(chemicals)에 의하여 후속 공정 동안 절연 패턴들(125), 정보저장 요소(130) 및/또는 셀 기둥들(PL)이 손상받을 수 있다.
도 15a 및 도 15b를 참조하여, 블로킹 절연막(134)은 실리콘 산화막(134a) 및 알루미늄 산화막(134b)을 포함할 수 있다. 공동(S)에 스며들거나 갇혀 있는 화학물질들(chemicals)은 금속막(140)을 통과하여 블로킹 절연막(134)을 부분적으로 녹일 수 있다. ('V' 참조) 화학물질들(chemicals)은, 예를 들어 불소 가스일 수 있다. 불소 가스는 도전막(140)을 형성하기 위한 소스 물질(예를 들어, WF6)에 기인할 수 있다. 이에 따라, 워드 라인들(WL1 ~ WL8) 사이, 및/또는 셀 기둥들(PL)과 워드 라인들(WL1 ~ WL8) 사이의 전기적 특성이 저하될 수 있다. 나아가, 정보저장 요소(130)의 데이터 저장 특성이 저하될 뿐만 아니라, 불균일할 수 있다. 때문에, 이러한 공동(S)의 크기 및 갯 수를 줄이거나 없애는 것이 필요하다.
이를 위하여, 리세스 영역(126)의 높이가 큰 것이 바람직하다. 공동(S)의 생성이 감소되어, 도전막(140)이 형성되는 동안 소스 물질이 리세스 영역(126)으로부터 분리영역(121)으로 용이하게 제거되도록 하기 위함이다. 리세스 영역(126)에 대응하는 희생막들(123)의 두께는, 예를 들어 35nm 이상일 수 있다. 특히, 도전막(140)의 두께 35nm 이상은 워드 라인들(WL1 ~ WL8)의 저저항화를 위하여 필요하다.
도 4a 내지 도 4c를 재차 참조하여, 리세스 영역(126)의 외부에 형성된 도전막(140)이 제거된다. 이에 따라, 리세스 영역(126)의 내에 수평 전극들이 형성된다. 수평전극들은 하부 선택라인(LSL), 워드 라인들(WL1 ~ WL8), 및 상부 선택라인(USL)을 포함할 수 있다. 상부 선택라인(USL)은 두 개로 분리될 수 있고, 이들은 제1 방향(D1)으로 연장한다.
분리영역들(121)에 형성된 도전막(140)이 제거되어 기판(110)이 노출될 수 있다. 노출된 기판(110)에 제2 도전형의 불순물 이온이 고농도로 제공되어 공통 소오스 라인들(CSL)이 형성될 수 있다.
분리영역들(121)을 채우는 분리 절연막(120)이 형성된다. 제2 방향으로 정렬된 셀 기둥들(PL)은 하나의 상부 배선(BL1 또는 BL2)에 공통으로 연결될 수 있다. (도 3 참조) 본 발명의 개념에 따른 워드 라인들(WL1 ~ WL8)의 두께 및 이들 사이의 게이트 유전막(150)의 두께의 조절에 의하여, 워드 라인들의 전도성, 전기적 절연성 및/또는 데이터 저장특성이 향상될 수 있다.
도 16a 내지 도 16d는 도 3의 메모리 블록의 다른 실시예들을 나타내는 것으로, 도 4c에 대응된다.
도 16a를 참조하여, 정보저장 요소(130)를 구성하는 터널 절연막(132), 전하 저장막(133), 및 블로킹 절연막(134) 모두가 리세스 영역(126) 내에 형성될 수 있다. 이 경우, 보호막(131)은 형성되지 않을 수 있다. 도 7a 내지 도 8c의 공정 단계에서, 셀 홀들(H) 내에 보호막(131), 전하저장막(133), 및 터널 절연막(132)의 형성없이, 셀 기둥들(PL)이 형성될 수 있다. 셀 기둥들(PL)은 셀 홀들(H) 내에 반도체막 증착함에 의하여, 형성될 수 있다. 이후, 도 13a 내지 도 13c의 공정 단계에서, 리세스 영역(126) 내에 터널 절연막(132), 전하 저장막(133), 및 블로킹 절연막(134)이 순서대로 형성될 수 있다. 이후, 블로킹 절연막(134) 상에 도전막(140)이 형성될 수 있다.
이러한 구조에서, 게이트간 유전막(150)은 절연 패턴들(125) 중의 하나, 터널 절연막(132), 전하 저장막(133), 및 블로킹 절연막(134)을 포함한다. 즉, 게이트간 유전막(150)의 두께(Ls)는 절연 패턴들(125) 중의 하나, 및 한 쌍의 정보저장 요소(130)의 두께들의 합이다.
도 16b를 참조하여, 전하 저장막(133), 및 블로킹 절연막(134)이 리세스 영역(126) 내에 형성될 수 있다. 도 7a 내지 도 8c의 공정 단계에서, 셀 홀들(H) 내에 보호막(131) 및 터널 절연막(132)의 형성 후, 셀 기둥들(PL)이 형성될 수 있다. 셀 기둥들(PL)은 도 7a 내지 도 8c의 공정 단계에서와 유사한 방법으로 형성될 수 있다. 이후, 도 13a 내지 도 13c의 공정 단계에서, 리세스 영역(126) 내에 전하 저장막(133), 및 블로킹 절연막(134)이 순서대로 형성될 수 있다. 이후, 블로킹 절연막(134) 상에 도전막(140)이 형성될 수 있다.
이러한 구조에서, 게이트간 유전막(150)은 절연 패턴들(125) 중의 하나, 전하 저장막(133), 및 블로킹 절연막(134)을 포함한다. 즉, 게이트간 유전막(150)의 두께(Ls)는 절연 패턴들(125) 중의 하나, 한 쌍의 전하 저장막(133), 및 한 쌍의 블로킹 절연막(134)의 두께들의 합이다.
도 16c를 참조하여, 정보저장 요소(130)를 구성하는 터널 절연막(132), 전하 저장막(133), 및 블로킹 절연막(134) 모두가 셀 홀들(H) 내에 형성될 수 있다. 도 7a 내지 도 8c의 공정 단계에서, 셀 홀들(H) 내에 보호막(131), 블로킹 절연막(134), 전하 저장막(133), 및 터널 절연막(132)이 순차적으로 형성된다. 터널 절연막(132) 상에 셀 기둥들(PL)이 형성될 수 있다. 셀 기둥들(PL)은 도 7a 내지 도 8c의 공정 단계에서와 유사한 방법으로 형성될 수 있다. 이후, 도 13a 내지 도 13c의 공정 단계에서, 리세스 영역(126) 내에 도전막(140)이 형성될 수 있다.
이러한 구조에서, 게이트간 유전막(150)은 절연 패턴들(125) 중의 하나를 포함한다. 즉, 게이트간 유전막(150)의 두께(Ls)는 절연 패턴들(125) 중의 하나의 두께에 대응된다.
도 16d를 참조하여, 정보저장 요소(130)는 가변저항 패턴일 수 있다. 가변저항 패턴은 그것의 저항이 변화될 수 있는, 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다.
일 예로, 정보저장 요소(130)는 그것에 인접한 전극을 통과하는 전류에 의해 발생하는 열에 의해 그것의 전기적 저항이 변화될 수 있는 물질(예를 들면, 상변화 물질)을 포함할 수 있다. 상변화 물질은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한 가지를 포함할 수 있다. 예를 들면, 상변화 물질은, 텔루리움(Te)은 대략 20 원자 퍼센트 내지 대략 80 원자 퍼센트의 농도를 갖고, 안티몬(Sb)은 대략 5 원자 퍼센트 내지 대략 50 원자 퍼센트의 농도를 갖고, 나머지는 게르마늄(Ge)인 칼코겐 화합물을 포함할 수 있다. 이에 더하여, 상변화 물질은, 불순물로서, N, O, C, Bi, In, B, Sn, Si, Ti, Al, Ni, Fe, Dy 및 La 중의 적어도 한 가지를 포함할 수 있다. 또는, 가변저항 패턴은 GeBiTe, InSb, GeSb 및 GaSb 중의 한가지로 형성될 수도 있다.
다른 예로, 정보저장 요소(130)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 정보저장 요소(130)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
또 다른 예로, 정보저장 요소(130)는 페로브스카이트(perovskite) 화합물들 또는 전이금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 정보저장 요소(135)는 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다.
이러한 경우, 셀 기둥들(PL)은 도전 기둥들일 수 있다. 셀 기둥들(PL)은 도전성 물질로 형성될 수 있다. 도전성 물질은, 예를 들면 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체 중의 적어도 하나를 포함할 수 있다.
이러한 구조를 위하여, 도 7a 내지 도 8c의 공정 단계에서, 셀 홀들(H) 내에 보호막(131) 및 정보저장 요소(130)가 순차적으로 형성된다. 정보저장 요소(130) 상에 셀 기둥들(PL)이 형성될 수 있다. 셀 기둥들(PL)은 도전성 물질을 증착함에 의하여 형성될 수 있다. 이후, 도 13a 내지 도 13c의 공정 단계에서, 리세스 영역(126) 내에 도전막(140)이 형성될 수 있다.
이러한 구조에서, 게이트간 유전막(150)은 절연 패턴들(125) 중의 하나를 포함한다. 즉, 게이트간 유전막(150)의 두께는 절연 패턴들(125) 중의 하나의 두께에 대응된다.
도 17은 도 3의 메모리 블록의 예시적 실시예들을 나타내는 단면도이다. 도 17을 참조하여, 워드 라인들(WL1 ~ WL8)은 기판(110)에 가까운 제1 그룹(G1), 기판(110)으로부터 먼 제3 그룹(G3), 및 제1 그룹(G1)과 제3 그룹(G3) 사이의 제2 그룹(G2)을 포함할 수 있다. 다시 말하면, 제1 그룹(G1), 제2 그룹(G2), 및 제3 그룹(G3)은 하부의 워드 라인들, 중간의 워드 라인들, 상부의 워드 라인들에 각각 대응될 수 있다. 다른 말로, 수직 스트링의 메모리 셀들은 하부 메모리 셀들, 중간부 메모리 셀들 및 상부 메모리 셀들을 포함할 수 있다. 적어도 하나의 그룹에서의 워드 라인들(WL1 ~ WL8) 사이의 간격(즉, 게이트간 유전막(150)의 두께)에 대한 워드 라인들(WL1 ~ WL8)의 두께의 비율은 다른 그룹들에서의 것과 다를 수 있다.
도 18a 내지 도 18c는 각각 도 17의 A1-A1'선, A2-A2'선 및 A3-A3'선에 따른 단면도들이다. 편이를 위하여, 셀 기둥들(PL) 만 도시된다. A1-A1'선, A2-A2'선 및 A3-A3'선에 따른 단면도들은 제1 그룹(G1), 제2 그룹(G2), 및 제3 그룹(G3)에 각각 대응된다. 이러한 그룹들에 상응하여, 높이에 따라, 셀 기둥들(PL)의 각각은 하부(PLa), 중간부(PLb) 및 상부(PLc)로 구분될 수 있다.
도 18a 내지 도 18c를 참조하여, 특정 그룹의 셀 기둥들의 원주에 주름(striation)이 생성될 수 있다. 주름은 셀 기둥들의 직경의 불균일함을 의미한다. 이러한 주름은 셀 홀들(H)의 형성을 위한 식각 공정에서, 식각 가스와 희생막들/절연막들과의 반응, 및 식각 가스와 반응 부산물과의 반응의 차이로 인하여 발생할 수 있다. 이러한 주름은 예를 들면, 제2 그룹(G2)에 대응되는 셀 홀들(H)의 위치에서 많이 발생할 수 있다. 이에 따라, 중앙부(PLb)의 주름은 하부(PLa) 및 상부(PLc)의 것보다 클 수 있다.
도 19a 내지 도 19c는 도 17의 A1-A1'선, A2-A2'선 및 A3-A3'선에 각각 대응되는 단면도들이다. 편이를 위하여, 셀 기둥들(PL) 만 도시된다. 도 19a 내지 도 19c를 참조하여, 특정 그룹의 높이에서의 셀 홀들(H)의 크기가 다른 그룹들에 비하여 다를 수 있다. 예를 들면, 제2 그룹(G2)의 높이에서의 셀 홀들(H)의 직경이 더 큰 보잉(bowing)이 발생할 수 있다. 이에 따라, 중앙부(PLb)의 직경이 하부(PLa) 및 상부(PLc)의 것보다 클 수 있다.
이러한 주름 및 보잉은 그룹에 따른 셀 기둥들(PL)의 불균일을 야기하여, 셀들의 특성의 산포가 커지는 문제가 발생할 수 있다.
적어도 하나의 그룹에서의 워드 라인들(WL1 ~ WL8) 사이의 간격(즉, 게이트간 유전막(150)의 두께(Ls))에 대한 워드 라인들(WL1 ~ WL8)의 두께(Lg)의 비율(Lg/Ls)은 다른 그룹들에서의 것과 다르게 하여, 전술한 문제를 해결할 수 있다. 제2 그룹(G2)에서 주름 및 보잉이 많이 발생하면, 제2 그룹(G2)에서의 비율(Lg2/Ls2)은 제1 및 제3 그룹들(G1, G3)의 비율들(Lg1/Ls1, Lg3/Ls3)과 다를 수 있다.
일 예로, 보잉이 발생하면, 특정 높이에서의 셀 홀들(H)의 직경이 비정상적으로 증가하므로, 셀 기둥들(PL) 사이의 간격이 좁아질 수 있다. 이는 도 13a 내지 도 13c 및 도 14a 내지 도 14c을 참조하여 설명된 도전막의 교체 공정을 어렵게 하는 요인이 된다. 전술한 공동(S)의 발생 및 블로킹 절연막의 손상을 야기할 수 있다. 이러한 문제는 보잉이 발생한 그룹에서의 워드 라인들(WL1 ~ WL8)의 두께에 대응하는 리세스 영역(126)의 두께(즉, 희생막의 두께)를 증가시키는 것에 의하여 개선될 수 있다. 즉, 공동(S)의 생성을 억제하여 블로킹 절연막의 손상을 줄일 수 있다. 이에 따라, 보잉이 발생한 그룹에서의 비율(Lg/Ls)은 증가될 수 있다.
다른 예로, 주름이 발생하면, 다른 높이에서의 셀들 사이의 전기적 간섭이 증가할 수 있다. 이러한 문제는 주름이 발생한 그룹에서의 워드 라인들(WL1 ~ WL8) 사이의 간격(즉, 게이트간 유전막(150)의 두께(Ls))를 증가시켜 개선될 수 있다. 이에 따라, 주름이 발생한 그룹에서의 비율(Lg/Ls)은 감소될 수 있다.
또 다른 예로, 어떤 요인으로 특정 그룹에서의 프로그램 속도가 다른 그룹들과 다를 수 있다. 유사하게, 그룹에 따라 셀들의 임계 전압(Vth)이 다를 수 있다. 이러한 경우, 전술한 비율은 조절될 수 있다. 예를 들어, 어떤 그룹에서의 프로그램 속도가 다른 그룹들에 비하여 과도하게 빠른 경우, 어떤 그룹에서의 워드 라인들 사이의 간격(즉, 게이트간 유전막(150)의 두께(Ls))를 감소시킬 수 있다. 워드 라인들 사이의 간섭이 증가되어 프로그램 속도가 줄어들어, 모든 그룹들에서의 프로그램 속도가 균일하게 될 수 있다. 이에 따라, 어떤 그룹에서의 비율(Lg/Ls)은 다른 그룹들에 비하여 감소될 수 있다.
전술한 바와 같이, 워드 라인들(WL1 ~ WL8)의 두께(Lg) 및/또는 워드 라인들(WL1 ~ WL8) 사이의 간격(Ls)은 수직 스트링의 높이에 따라, 비단조(nonmonotone) 변화할 수 있다. 예를 들어, 셀 기둥들(PL)의 직경이 증가된 높이에서, 워드 라인들의 두께(Lg)가 증가될 수 있다. 예를 들어, 셀 기둥들(PL)의 직경 불균일도(즉, 주름)이 증가된 높이에서. 워드 라인들 사이의 간격(Ls)이 증가될 수 있다.
도 20은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 20을 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 기억 장치(1130, memory device)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 21은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 21을 참조하면, 상기 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 전술한 실시예들에 개시된 반도체 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 상기 기억장치(1210)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 22는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 22를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 시스템(1310)이 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명의 개념에 의한 실시 예들에 따른 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (21)
- 기판 상에 수직적으로 적층되고 바로 인접하는 제1 및 제2 수평 전극들;
상기 수평 전극들 사이의 절연 패턴; 및
상기 수평 전극들 및 상기 절연 패턴을 관통하여, 상기 기판과 연결되는 셀 기둥을 포함하고,
상기 수평 전극들의 두께는 상기 수평 전극들 사이의 간격 보다 큰 반도체 장치. - 청구항 1에 있어서,
상기 수평 전극들의 두께는 상기 수평 전극들 사이의 간격의 1.0 ~ 1.4 배인 반도체 장치. - 청구항 2에 있어서,
상기 수평 전극들의 두께는 상기 수평 전극들 사이의 간격의 1.2 ~ 1.4 배인 반도체 장치. - 청구항 2에 있어서,
상기 수평 전극들의 두께는 35 nm 이상인 반도체 장치. - 청구항 2에 있어서,
상기 수평 전극들 사이의 간격은 27 nm 이상인 반도체 장치. - 기판 상에 수직적으로 적층되고 바로 인접하는 수평 전극들;
상기 수평 전극들 사이의 절연 패턴들; 및
상기 수평 전극들 및 상기 절연 패턴들을 관통하여, 상기 기판과 연결되는 셀 기둥을 포함하고,
상기 수평 전극들은 상기 기판에 가까운 제1 그룹, 상기 기판으로부터 먼 제3 그룹, 및 상기 제1 그룹 및 상기 제3 그룹 사이의 제2 그룹을 포함하고,
적어도 하나의 그룹에서의 상기 수평 전극들 사이의 간격에 대한 상기 수평 전극들의 두께의 비율은 다른 그룹들에서의 것과 다른 반도체 장치. - 청구항 6에 있어서,
상기 제2 그룹에서의 상기 비율은 상기 제1 및 제3 그룹들에서의 것보다 큰 반도체 장치. - 청구항 7에 있어서,
상기 제2 그룹에서의 상기 수평 전극들 사이의 간격은 상기 제1 및 제3 그룹들에서의 것보다 작은 반도체 장치. - 청구항 7에 있어서,
상기 제2 그룹에서의 상기 수평 전극들의 두께는 상기 제1 및 제3 그룹들에서의 것보다 큰 반도체 장치. - 청구항 9에 있어서,
상기 제2 그룹에 인접한 높이에서의 상기 셀 기둥의 직경은 상기 제1 및 제3 그룹들에 인접한 높이에서의 것보다 큰 반도체 장치. - 청구항 6에 있어서,
상기 제2 그룹에서의 상기 비율은 상기 제1 및 제3 그룹들에서의 것보다 작은 반도체 장치. - 청구항 11에 있어서,
상기 제2 그룹에서의 상기 수평 전극들 사이의 간격은 상기 제1 및 제3 그룹들에서의 것보다 큰 반도체 장치. - 청구항 11에 있어서,
상기 제2 그룹에 인접한 높이에서의 상기 셀 기둥의 주름은 상기 제1 및 제3 그룹들에 인접한 높이에서의 것보다 큰 반도체 장치. - 기판으로부터 위로 연장되는 셀 기둥; 및
상기 셀 기둥의 측면에 결합되고 상기 기판 상에 수직적으로 적층되고, 수직 스트링의 메모리 셀들의 게이트들에 대응하는 복수개의 워드 라인들을 포함하고,
상기 복수개의 워드 라인들의 두께는, 상기 수직 스트링의 높이에 따라, 비단조(nonmonotone) 변화하는 반도체 장치. - 청구항 14에 있어서,
상기 셀 기둥의 직경이 증가된 높이에서, 상기 복수개의 워드 라인들의 두께가 증가되는 반도체 장치. - 청구항 15에 있어서,
상기 셀 기둥은 상기 기판에 가까운 하부, 상기 기판으로부터 먼 상부, 및 상기 하부와 상기 상부 사이의 중앙부를 포함하고,
상기 중앙부의 직경은 상기 상부 및 상기 하부의 직경보다 큰 반도체 장치. - 청구항 16에 있어서,
상기 중앙부에 인접한 상기 워드 라인들의 두께는 상기 하부 및 상기 상부에 인접한 상기 워드 라인들의 두께보다 큰 반도체 장치. - 기판으로부터 위로 연장되는 셀 기둥;
상기 셀 기둥의 측면에 결합되고 상기 기판 상에 수직적으로 적층되고, 수직 스트링의 메모리 셀들의 게이트들에 대응하는 복수개의 워드 라인들을 포함하고,
상기 복수개의 워드 라인들 사이의 절연 패턴들을 포함하고,
상기 워드 라인들 사이의 간격은, 상기 수직 스트링의 높이에 따라, 비단조(nonmonotone) 변화하는 반도체 장치. - 청구항 18에 있어서,
상기 셀 기둥의 주름이 증가된 높이에서, 상기 워드 라인들 사이의 간격이 증가된 반도체 장치. - 청구항 19에 있어서,
상기 셀 기둥은 상기 기판에 가까운 하부, 상기 기판으로부터 먼 상부, 및 상기 하부와 상기 상부 사이의 중앙부를 포함하고,
상기 중앙부의 주름은 상기 하부 및 상기 상부의 것보다 큰 반도체 장치. - 청구항 20에 있어서,
상기 중앙부에 인접한 상기 워드 라인들 사이의 간격은 상기 하부 및 상기 상부에 인접한 상기 워드 라인들의 사이의 간격보다 큰 반도체 장치.
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