TW201513314A - 半導體器件 - Google Patents

半導體器件 Download PDF

Info

Publication number
TW201513314A
TW201513314A TW103129619A TW103129619A TW201513314A TW 201513314 A TW201513314 A TW 201513314A TW 103129619 A TW103129619 A TW 103129619A TW 103129619 A TW103129619 A TW 103129619A TW 201513314 A TW201513314 A TW 201513314A
Authority
TW
Taiwan
Prior art keywords
thickness
stack
semiconductor device
word line
cell
Prior art date
Application number
TW103129619A
Other languages
English (en)
Other versions
TWI658570B (zh
Inventor
Tae-Kyung Kim
Kwang-Soo Seol
Seong-Soon Cho
Sung-Hoi Hur
Jin-Tae Kang
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of TW201513314A publication Critical patent/TW201513314A/zh
Application granted granted Critical
Publication of TWI658570B publication Critical patent/TWI658570B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一種半導體記憶體器件包含字線及絕緣圖案的堆疊。胞元柱垂直延伸穿過字線及絕緣圖案的所述堆疊，其中記憶體胞元形成於胞元柱與字線的接合點處。字線的厚度與緊鄰的絕緣圖案的厚度的比率在沿胞元柱中的一或多者的不同位置處不同。亦揭露了有關製造方法及系統。

Description

半導體元件、系統及其製造方法 【相關申請案的交叉參考】
本美國非臨時專利申請案依據35 U.S.C.§ 119主張2013年9月2日在韓國智慧財產局申請的韓國專利申請案第10-2013-0105006號的優先權，該專利申請案的揭露內容以全部被以引用的方式併入。
本發明概念是關於半導體器件，且更明確而言，是關於垂直型半導體器件。
半導體器件已被更高度地整合，以便提供其高效能及低成本。詳言之，半導體器件的整合密度直接影響半導體器件的成本。習知二維(2D)記憶體器件的整合程度主要由單位記憶體胞元佔據的面積判定。因此，習知2D記憶體器件的整合密度大大地受到用於形成精細圖案的技術水準影響。
包括三維配置的記憶體胞元的三維(3D)半導體器件解 決了二維記憶體器件的以上侷限性。為了3D半導體器件的成功大量生產，需要能夠降低位元成本且實現可靠的產品的製造技術及產品。
本發明概念的實施例可提供具有改良的可靠性的半導體器件。在一些實施例中，一種半導體器件包括：基板；堆疊，其包括垂直堆疊於基板上的多個字線及絕緣圖案，絕緣圖案中的對應者夾入於字線中的相鄰者之間；以及多個胞元柱，其垂直延伸穿過多個字線及絕緣圖案的堆疊，記憶體胞元形成於胞元柱與字線的接合點(junction)處。堆疊的第一部分可包括具有第一厚度的第一字線，且堆疊的第二部分可包括具有不同於第一厚度的第二厚度的第二字線。
堆疊的第三部分可包括具有第三厚度的第三字線，其中第三厚度及第一厚度小於第二厚度，且其中堆疊的第二部分插入於堆疊的第一部分與堆疊的第三部分之間。
堆疊的第二部分可包含堆疊的中部。
第三厚度可等於第一厚度。
第二厚度與第一厚度的比率可大於或等於1.1。
第一厚度可在35nm至42nm的範圍中。
堆疊包括堆疊於多個字線及絕緣圖案上的上部選擇線，及插入於基板與多個字線及絕緣圖案之間的下部選擇線。
記憶體胞元中的每一者可包括非揮發性記憶體胞元。
記憶體胞元中的每一者可包括非揮發性記憶體電晶體。
胞元柱中的每一者可包括傳導性核心，且其中記憶體電晶體中的每一者包括定位於傳導性核心與對應的字線之間的電荷儲存元件。
半導體器件可為垂直NAND記憶體器件，且每一胞元柱可形成垂直NAND的胞元串。
記憶體胞元中的每一者可包括資料儲存元件，其包括具有可變電阻性質的材料。
記憶體胞元中的每一者可包括資料儲存元件，其包括相變材料。
記憶體胞元中的每一者可包括資料儲存元件，其包括鐵磁性材料及反鐵磁性材料中的至少一者。
在堆疊的第一部分內的第一胞元柱的直徑可小於在堆疊的第二部分內的第一胞元柱的直徑。
在堆疊的第一部分內的第一胞元柱的直徑可小於42nm。
堆疊的第三部分可包括具有第三厚度的字線。第一厚度及第三厚度可小於第二厚度，堆疊的第二部分可插入於堆疊的第一部分與堆疊的第三部分之間，且在堆疊的第一部分內的第一胞元部分的直徑可小於在堆疊的第二部分內的第一胞元柱的直徑。
堆疊的第二部分可包含堆疊的中部。
在堆疊的第一部分內的第一胞元柱的橫截面可具有比在堆疊的第二部分內的第一胞元柱的橫截面少的皺摺(striation)。
堆疊的第三部分可包括具有第三厚度的第三字線，其中第一厚度及第三厚度大於第二厚度，其中堆疊的第二部分插入於 堆疊的第一部分與堆疊的第三部分之間，且其中在堆疊的第一部分內的第一胞元柱的橫截面具有比在堆疊的第二部分內的第一胞元柱的橫截面少的皺摺。
第一部分可包括緊鄰第一字線的第一絕緣圖案，第二部分可包括緊鄰第二字線的第二絕緣圖案，且第二厚度與第二絕緣圖案的厚度的比率不同於第一厚度與第一絕緣圖案的厚度的比率。
第二部分可包括各具有第二厚度的多個第二字線及各具有同一厚度的多個第二絕緣圖案。第二字線及第二絕緣圖案中的至少一些可位於堆疊的中部。
第二厚度與第二絕緣圖案的厚度的比率可大於1.3。
在第一字線處的第一胞元柱的直徑小於在第二字線處的第一胞元柱的直徑。
在一些實施例中，第二厚度與第二絕緣圖案的厚度的比率小於第一厚度與第一絕緣圖案的厚度的比率。舉例而言，第二厚度與第二絕緣圖案的厚度的比率小於1.3。另外，在第一字線處的第一胞元柱的橫截面具有比在第二字線處的第一胞元柱的橫截面少的皺摺。
在一些實例中，一種半導體器件包括：基板；堆疊，其包括垂直堆疊於基板上的多個字線及絕緣圖案，絕緣圖案中的對應者夾入於字線中的相鄰者之間；以及多個胞元柱，其垂直延伸穿過多個字線及絕緣圖案的堆疊，記憶體胞元形成於胞元柱與字線的接合點處。堆疊的第一部分可包括具有第一厚度的第一字線及緊鄰第一字線的第一絕緣圖案，堆疊的第二部分可包括具有第 二厚度的第二字線及緊鄰第二字線的第二絕緣圖案，且第二厚度與第二絕緣圖案的厚度的比率可不同於第一厚度與第一絕緣圖案的厚度的比率。
堆疊的第三部分可包括具有第三厚度的第三字線及緊鄰第三字線的第三絕緣圖案，堆疊的第二部分可插入於堆疊的第一部分與堆疊的第三部分之間，且第一厚度與第一絕緣圖案的厚度的比率可實質上等於第三厚度與第三絕緣圖案的厚度的比率。
第一厚度可實質上等於第三厚度。
第一厚度及第三厚度可小於第二厚度。
第二部分可包括具有第二厚度的多個第二字線及具有第二厚度的多個第二絕緣圖案，且第二字線及第二絕緣圖案中的至少一些可位於堆疊的中部。
第二厚度與第二絕緣圖案的厚度的比率可大於第一厚度與第一絕緣圖案的厚度的比率。
在第一字線處的第一胞元柱的直徑可小於在第二字線處的第一胞元柱的直徑。
第二厚度與第二絕緣圖案的厚度的比率大於1.3。
第二字線可在堆疊的中部。
在一些實例中，第二厚度與第二絕緣圖案的厚度的比率小於第一厚度與第一絕緣圖案的厚度的比率。在第一字線處的第一胞元柱的橫截面可具有比在第二字線處的第一胞元柱的橫截面少的皺摺。另外，第二厚度與第二絕緣圖案的厚度的比率可小於1.3。
亦揭露製造本文中所描述的器件的方法及包含本文中 所描述的器件的系統。
10‧‧‧記憶體胞元陣列
20‧‧‧位址解碼器
30‧‧‧讀取/寫入電路
40‧‧‧資料輸入/輸出(I/O)電路
50‧‧‧控制邏輯電路
110‧‧‧基板
120‧‧‧隔離絕緣層
121‧‧‧隔離區域
122‧‧‧緩衝介電層
123‧‧‧犧牲層
124‧‧‧絕緣層
125‧‧‧絕緣圖案
126‧‧‧凹陷區域
127‧‧‧開口
130‧‧‧資料儲存元件
131‧‧‧保護層
132‧‧‧穿隧絕緣層
133‧‧‧電荷儲存層
134‧‧‧阻斷絕緣層
134a‧‧‧氧化矽層
134b‧‧‧氧化鋁層
135、135a、135b‧‧‧半導體層
136‧‧‧傳導圖案
137‧‧‧填充絕緣層
138‧‧‧接點
140‧‧‧傳導層
142‧‧‧障壁層
144‧‧‧金屬層
150‧‧‧閘極間介電層
760‧‧‧系統匯流排
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出(I/O)單元
1130‧‧‧記憶體器件
1140‧‧‧介面單元
1150‧‧‧資料匯流排
1200‧‧‧記憶體系統
1210‧‧‧記憶體器件
1220‧‧‧記憶體控制器
1221‧‧‧SRAM器件
1222、1330‧‧‧中央處理單元(CPU)
1223‧‧‧主機介面單元
1224‧‧‧錯誤檢查及校正(ECC)區塊
1225‧‧‧記憶體介面單元
1300‧‧‧資訊處理系統
1310‧‧‧快閃記憶體系統
1320‧‧‧數據機
1340‧‧‧隨機存取記憶體(RAM)
1350‧‧‧使用者介面單元
ADDR‧‧‧位址信號
BL‧‧‧位元線
BL1、BL2‧‧‧內連線
BLK1、BLK2、BLKn‧‧‧記憶體區塊
CSL‧‧‧共同源極線
CTRL‧‧‧控制信號
D‧‧‧汲極區域
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向
DATA‧‧‧資料
DL‧‧‧資料線
G‧‧‧閘結構
G1‧‧‧第一群組
G2‧‧‧第二群組
G3‧‧‧第三群組
H‧‧‧胞元孔
Lg、Lg1、Lg2、Lg3、Ls1、Ls2、Ls3‧‧‧厚度
Ls‧‧‧間隔
LSL‧‧‧下部選擇線
PL‧‧‧胞元柱
PL1‧‧‧第一胞元柱
PL2‧‧‧第二胞元柱
PLa‧‧‧下部部分
PLb‧‧‧中部部分
PLc‧‧‧上部部分
S‧‧‧中空區域
USL‧‧‧上部選擇線
WL、WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8‧‧‧字線
鑒於附圖及隨附的詳細描述，本發明概念將變得更顯而易見。
圖1為說明根據發明性概念的一些實施例的半導體器件的方塊圖。
圖2為說明圖1中所說明的半導體器件的記憶體胞元陣列的實例的方塊圖。
圖3為說明根據本發明概念的一些實施例的半導體器件的記憶體區塊(memory block)的透視圖。
圖4A為說明圖3的記憶體區塊的實施例的平面圖。
圖4B為沿圖4A的線I-I'截取的橫截面圖。
圖4C為圖4B的‘A’部分的放大圖。
圖5A至圖10A、圖13A及圖14A為對應於圖4A的平面圖。
圖5B至圖10B、圖13B及圖14B為對應於圖4B的橫截面圖。
圖5C至圖10C、圖13C及圖14C分別為圖5B至圖10B、圖13B及圖14C的‘B’部分的放大圖。
圖11為對應於圖10B的橫截面圖。
圖12為說明根據絕緣圖案的厚度在字線之間的洩漏電流的曲線圖。
圖15A為圖14A的‘C’部分的放大圖。
圖15B為圖14C的‘D’部分的放大圖，且為沿著圖15A的線II-II'截取的橫截面圖。
圖16A至圖16D為對應於圖4C的用以說明圖3的記憶體區塊的其他實施例的放大圖。
圖17為說明圖3的記憶體區塊的實例實施例的橫截面圖。
圖18A至圖18C分別為沿著圖17的線A1-A1'、A2-A2'及A3-A3'截取的平面圖。
圖19A至圖19C分別為沿著圖17的線A1-A1'、A2-A2'及A3-A3'截取的平面圖。
圖20為說明根據本發明概念的實施例的包含半導體器件的電子系統的實例的示意性方塊圖。
圖21為說明根據本發明概念的實施例的包含半導體器件的記憶體系統的實例的示意性方塊圖。
圖22為說明根據本發明概念的實施例的包含半導體器件的資訊處理系統的實例的示意性方塊圖。
本發明概念的優勢及特徵以及達成其的方法將自將參看隨附圖式更詳細地描述的下列例示性實施例顯而易見。然而，應注意，本發明不限於下列實例實施例，且可以各種形式實施。此等實例實施例僅為實例，且可能具有不需要本文中提供的細節的許多實施及變化。亦應強調，本揭露內容提供替代實例的細節，但替代方案的此列舉並非詳盡的。此外，在各種實例之間的細節的任何一致性不應被解釋為需要此細節一一列出本文中所描述的每一特徵的每一可能變化並不可行。在判定本發明的要求的過程中應參考申請專利範圍的語言。
在圖式中，為了清晰起見，可誇示層以及區域的厚度。通篇相似編號指示相似元件。根據本文中所描述的各種實施例的器件及形成器件的方法可體現於諸如積體電路的微電子器件中，其中根據本文中所描述的各種實施例的多個器件整合於同一微電子器件中。因此，本文中說明的橫截面圖(即使在單一方向或定向上說明)可存在於微電子器件中的不同方向或定向上(其不需要如在所描述的實施例中闡明般正交或有關)。因此，體現根據本文中所描述的各種實施例的器件的微電子器件的平面圖可包含呈具有可基於微電子器件的功能性或其他設計考慮的定向的陣列及/或二維圖案的多個器件。本文中說明的橫截面圖提供對根據本文中所描述的各種實施例的多個器件的支持，所述器件沿著平面圖中的兩個不同方向及/或透視圖中的三個不同方向延伸。舉例而言，當按器件/結構的橫截面圖來說明單一作用中區域時，器件/結構可包含可具有多種定向的多個作用中區域及/或電晶體結構(及/或視情況所需的記憶體胞元結構、閘結構等)。
本文中所使用的術語僅為了描述特定實施例的目的，且並不意欲限制本發明。如本文中所使用，單數術語“一”及“所述”意欲亦包括複數形式，除非上下文另外清楚地指示。如本文中所使用，術語“及/或”包括相關聯的所列項目中的一或多者的任一及所有組合。將理解，當將元件稱作“連接”或“耦接”至另一元件時，其可直接連接或耦接至其他元件，或可存在介入元件。應以類似方式解釋用於描述元件之間的關係的其他詞(例如，“在……之間”對“直接在……之間”、“鄰近”對“緊鄰”等)。
類似地，應瞭解，當諸如層、區域或基板的元件被稱作“在另一元件上”時，其可直接在另一元件上或可存在介入元件。相比之下，術語“直接”意謂不存在介入元件。將進一步理解，當在本文中使用時，術語“包括”及/或“包含”指定所陳述之特徵、整體、步驟、操作、元件及/或組件的存在，但不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或其群組的存在或添加。
亦應理解，雖然術語第一、第二、第三等可在本文中用以描述各種元件，但此等元件不應受此等術語限制。這些術語僅用以將一個元件與另一元件區分開來。因此，在不脫離本發明的教示的情況下，在一些實施例(或申請專利範圍請求項)中的第一元件可在其他實施例中被稱為(或主張作為)第二元件。本文中解釋及說明的本發明概念的態樣的例示性實施例包括其互補的對應物。通篇說明書中，相同參考數字或相同參考標識表示相同元件。
此外，本文中參照可為理想化例示性圖示的橫截面圖示及/或平面圖示來描述例示性實施例。因此，將預期作為例如製造技術及/或公差的結果的自圖示的形狀的變化。因此，例示性實施例不應被解釋為限於本文中所說明的區域的形狀，而是可包含(例如)由製造產生的形狀偏差。舉例而言，說明為矩形的蝕刻區域將通常具有圓或彎曲特徵。因此，在圖中說明的區域在本質上為示意性的，且其形狀並不說明器件的區域的實際形狀。
在本發明概念的說明書中，元件或特徵“隨距基板的高度增大而以非單調變化”的概念指元件或元件的諸如大小(例 如，寬度、厚度、間隔或直徑等)的特徵不隨著距基板的高度增大而一致地改變(例如，增大或減小)。舉例而言，元件的大小可減小且接著增大，或增大且接著減小，或隨距基板的高度增大而振盪。
諸如“在……下”、“在……下方”、“下部”、“在……上方”、“上部”及類似者的空間相對術語可在本文中用於使描述如圖中所說明的一個元件或特徵與另一(另外)元件或特徵的關係的描述較容易。應理解，空間相對術語意欲涵蓋除圖中所描繪之定向以外的器件在使用或操作中的不同定向。舉例而言，若將圖中的器件翻轉，則描述為“在其他元件或特徵下方”或“在其他元件或特徵下”的元件將定向“在其他元件或特徵上方”。因此，例示性術語“在……下方”可涵蓋在……上方及在……下方兩個定向。器件可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞相應地進行解釋。
除非另有定義，否則本文所使用的所有術語(包括技術及科學術語)具有與由一般熟習本發明概念所屬的技術者通常理解的意義相同的意義。進一步應理解，諸如常用詞典中所定義的術語應被解釋為具有與其在相關技術及本說明書的上下文中的意義一致的意義，且不應以理想化或過度形式意義進行解釋，除非本文中明確地如此定義。
下文，將詳細描述本發明概念的實施例。
圖1為說明根據發明性概念的一些實施例的半導體器件的方塊圖。參看圖1，半導體器件可包含記憶體胞元陣列10、位址解碼器20、讀取/寫入電路30、資料輸入/輸出(I/O)電路40 及控制邏輯電路50。
圖1的記憶體胞元陣列10經由多個字線WL連接至位址解碼器20且經由位元線BL連接至讀取/寫入電路30。記憶體胞元陣列10包含多個記憶體胞元。舉例而言，記憶體胞元陣列10的各記憶體胞元可儲存一位元的資料(a bit of data)或多個位元的資料。
圖1的位址解碼器20經由字線WL連接至記憶體胞元陣列10。位址解碼器20可由控制邏輯電路50操作。位址解碼器20可自外部系統接收位址信號ADDR。位址解碼器20解碼所接收的位址信號ADDR的列位址信號以選擇多個字線WL中的一對應字線。另外，位址解碼器20解碼所接收的位址信號ADDR的行位址信號，且接著將經解碼的行位址信號傳輸至讀取/寫入電路30。位址解碼器20可包含熟知組件，諸如，列解碼器、行解碼器及位址緩衝器。
圖1的讀取/寫入電路30經由位元線BL連接至記憶體胞元陣列10，且經由資料線DL連接至資料I/O電路40。讀取/寫入電路30可由控制邏輯電路50操作。讀取/寫入電路30經設置以自位址解碼器20接收經解碼的行位址信號。讀取/寫入電路30藉由使用經解碼的行位址來選擇位元線BL中的一個。舉例而言，讀取/寫入電路30自資料I/O電路40接收資料且將接收的資料寫入至記憶體胞元陣列10。讀取/寫入電路30自記憶體胞元陣列10讀取資料，且將讀取資料傳輸至資料I/O電路40。讀取/寫入電路30可自記憶體胞元陣列10的第一儲存區域讀取資料，且可將讀取資料寫入至記憶體胞元陣列10的第二儲存區域內。舉例而言，讀取 /寫入電路30可經設置以執行複製回存(copy-back)操作。
讀取/寫入電路30可包含頁緩衝器(或頁暫存器)及行選擇電路。頁緩衝器可儲存對應於待寫入至記憶體胞元陣列的頁或自記憶體胞元陣列的頁讀取的資料的資料頁。資料頁可包含資料的m個位元，其中m=n×操作性連接至字線WL的記憶體胞元的數目，且其中n為等於或大於一的整數。讀取/寫入電路30可包含多種組件，包含(例如)感測放大器、寫入驅動器及行選擇電路。
圖1的資料I/O電路40經由資料線DL連接至讀取/寫入電路30。資料I/O電路40由控制邏輯電路50操作。資料I/O電路40經設置以與外部系統交換資料DATA。資料I/O電路40經設置以經由資料線DL將自外部系統傳輸的資料DATA傳輸至讀取/寫入電路30。資料I/O電路40經設置以經由資料線DL將自讀取/寫入電路30傳輸的資料DATA輸出至外部系統。舉例而言，資料I/O電路40可包含諸如資料緩衝器的組件。
控制邏輯電路50可連接至位址解碼器20、讀取/寫入電路30及資料I/O電路40。控制邏輯電路50經設置以控制半導體器件的操作。可回應於自外部系統傳輸的控制信號CTRL操作控制邏輯電路50。
圖2為說明圖1中所說明的半導體器件的記憶體胞元陣列10的實例的方塊圖。參看圖2，本實例的記憶體胞元陣列10可包含多個記憶體區塊BLK1至BLKn。記憶體區塊BLK1至BLKn中的每一者可具有三維(3D)結構(或垂直結構)。舉例而言，記憶體區塊BLK1至BLKn中的每一者可包含在垂直方向上延伸的 多個胞元串。
圖3為說明根據本發明概念的一些實施例的半導體器件的記憶體區塊的部分的透視圖。
參看圖3，提供基板110。基板110可具有第一導電型(例如，P型)。可在基板110上設置緩衝介電層122。緩衝介電層122可為氧化矽層。可將絕緣圖案125及水平電極設在緩衝介電層122上。水平電極可彼此垂直隔開，在其間具有絕緣圖案125。
水平電極可包含下部選擇線LSL(lower selection line)、第一字線WL1至第八字線WL8及上部選擇線USL(upper selection line)。絕緣圖案125可包含氧化矽。緩衝介電層122可比絕緣圖案125薄。水平電極可包含經摻雜矽、金屬(例如，鎢)、金屬氮化物(例如，氮化鈦)、金屬矽化物或其任何組合。在一些實施例中，水平電極中的每一者可包含(例如)障壁層及在障壁層上的金屬層。障壁層可包含金屬氮化物(例如，氮化鈦)，且金屬層可包含(例如)鎢。
絕緣圖案125及水平電極可構成閘結構G。閘結構G可沿著第一方向D1水平延伸。可在基板110上設置多個閘結構G。閘結構G可在與第一方向D1相交的第二方向D2上彼此面對。上部選擇線USL可在第二方向D2上彼此分開，且可在第一方向D1上延伸。在圖3中，將多個上部選擇線USL及一個下部選擇線LSL安置於單一閘結構G中。然而，本發明概念不限於此。
可在彼此鄰近的閘結構G之間設置在第一方向D1上延伸的隔離區域121。在基板110中隔離區域121下分別設置共同源極線CSL(common source line)。共同源極線CSL可彼此隔開， 且可沿著第一方向D1在基板110中延伸。共同源極線CSL可具有不同於第一導電型的第二導電型(例如，N型)。與圖3中說明的實施例不同，共同源極線CSL可為設置在基板110與下部選擇線LSL之間且在第一方向D1上延伸的線形圖案。
多個胞元柱PL可穿透水平電極LSL、WL1至WL8及USL，且可連接至基板110。胞元柱PL中的每一者可具有自基板110向上延伸(例如，在第三方向D3上延伸)的軸線。胞元柱PL的第一端可連接至基板110，且胞元柱PL的第二端可連接至在第二方向D2上延伸的內連線。內連線可包含彼此鄰近且在第二方向D2上延伸的第一內連線BL1及第二內連線BL2。
耦接至單一上部選擇線USL的多個胞元柱PL可按Z形、交錯及/或矩陣形式來配置。多個胞元柱PL可包含耦接至同一上部選擇線USL的第一胞元柱PL1及第二胞元柱PL2。第一胞元柱PL1可最接近隔離區域121，且第二胞元柱PL2可比第一胞元柱PL1距隔離區域121遠。第二胞元柱PL2可在第一方向D1及第二方向D2上自第一胞元柱PL1移位。第一胞元柱PL1中的每一者及第二胞元柱PL2中的每一者可分別經由傳導圖案136及接點138連接至第一內連線BL1及第二內連線BL2。
可在內連線(此處，BL1及BL2)與共同源極線CSL之間設置多個胞元串。內連線BL1及內連線BL2可為快閃記憶體器件的位元線。一個胞元串可包含連接至內連線BL1及內連線BL2中的一者的上部選擇電晶體、連接至共同源極線CSL的下部選擇電晶體及在上部選擇電晶體與下部選擇電晶體之間的多個垂直記憶體胞元。下部選擇線LSL可對應於下部選擇電晶體的下部 選擇閘極。字線WL1至字線WL8可對應於多個垂直記憶體胞元的胞元閘極(當垂直記憶體胞元為諸如NAND快閃記憶體胞元電晶體的記憶體胞元電晶體時)。上部選擇線USL可對應於上部選擇電晶體的上部選擇閘極。每一胞元柱PL可包含多個垂直堆疊的記憶體胞元。下部選擇閘極可為快閃記憶體器件的接地選擇閘極或接地選擇線。上部選擇閘極可為快閃記憶體器件的串選擇閘極或串選擇線。
可在胞元柱PL中的每一者與字線WL1至字線WL8中的每一者之間設置資料儲存元件130。在圖3中，資料儲存元件130安置於字線WL1至字線WL8中的對應者與絕緣圖案125及胞元柱PL之間。在一些實施例中，資料儲存元件130的至少一部分可延伸以安置於胞元柱PL中的每一者與絕緣圖案125中的每一者之間。可在上部選擇線USL及下部選擇線LSL中的每一者與胞元柱PL中的每一者之間設置閘極絕緣層(例如，替代資料儲存元件130)。可在美國專利第8,514,625號及第5,473,563號中發現可實施於本文中所描述的實施例中的NAND快閃記憶體中的字線、位元線、選擇線、共同源極線等及其操作及功能(例如，用於寫入、讀取或程式化)的進一步描述，兩個專利被以引用的方式全部併入。
圖4A為說明圖3的記憶體區塊的實施例的平面圖，且圖4B為沿著圖4A的線I-I'截取的橫截面圖。圖4C為圖4B的‘A’部分的放大圖。在圖4A中，為了簡化圖式的目的，不繪示資料儲存元件。
參看圖4A、圖4B及圖4C，隔離區域121可填充有隔 離絕緣層120。隔離絕緣層120可為氧化矽層。
胞元柱PL可為半導體柱。胞元柱PL中的每一者可具有實心圓柱體形狀或中空圓柱體形狀(例如，通心粉形狀或管狀形態)。具有管狀形狀的胞元柱PL的內區域可填充有填充絕緣層137。填充絕緣層137可由氧化矽層形成。可在胞元柱PL中的每一者的一端上設置傳導圖案136。可在胞元柱PL的與傳導圖案136接觸的一個端部分中設置汲極區域D。
資料儲存元件130可包含鄰近胞元柱PL中的每一者的穿隧絕緣層132、鄰近字線WL1至字線WL8中的每一者的阻斷絕緣層134及在穿隧絕緣層132與阻斷絕緣層134之間的電荷儲存層133，如在圖4C中所說明。穿隧絕緣層132可包含氧化矽層。阻斷絕緣層134可包含高介電常數介電層(例如，氧化鋁層或氧化鉿層)。阻斷絕緣層134可為由多個薄層組成的多層。舉例而言，阻斷絕緣層134可包含氧化矽層、氧化鋁層及/或氧化鉿層。如圖15B中所說明，阻斷絕緣層134可包含(例如)依序堆疊的氧化矽層134a及高介電常數介電層134b。電荷儲存層133可為電荷捕獲層，或包含傳導性奈米粒子的絕緣層。電荷捕獲層可包含(例如)氮化矽層。
資料儲存元件130的至少一部分可延伸以安置於字線WL1至字線WL8中的每一者與絕緣圖案125中的每一者之間。資料儲存元件130的另一部分可延伸以安置於胞元柱PL中的每一者與絕緣圖案125中的每一者之間。舉例而言，在圖4C中，阻斷絕緣層134可安置於字線WL1至字線WL8中的每一者與絕緣圖案125中的每一者之間。舉例而言，在圖4C中，穿隧絕緣層132及 電荷儲存層133可安置於胞元柱PL中的每一者與絕緣圖案125中的每一者之間。
可在電荷儲存層133與絕緣圖案125中的每一者之間設置保護層131。保護層131可為氧化矽層。
根據本發明概念，字線WL1至字線WL8中的每一者的厚度Lg可對應於胞元閘極中的每一者的長度。可在相鄰字線WL1至字線WL8之間設置閘極間介電層150。閘極間介電層150與字線WL1至字線WL8可交替地堆疊。閘極間介電層150中的每一者包含絕緣圖案125中的一者。在圖4C中，閘極間介電層150中的每一者亦可包含阻斷絕緣層134中的一對。閘極間介電層150中的一者的厚度對應於相鄰字線WL之間的間隔Ls。垂直記憶體胞元的間距可為厚度Lg與間隔Ls的總和。
根據本發明概念的一些實施例，字線WL1至字線WL8中的每一者的厚度Lg大於字線之間的間隔Ls(亦即，閘極間介電層150的厚度)。厚度Lg與間隔Ls的比率(Lg/Ls)可在約1.0至約1.4的範圍中。詳言之，厚度Lg與間隔Ls的比率(Lg/Ls)可在約1.2至1.4的範圍中。舉例而言，字線WL1至字線WL8中的每一者的厚度Lg可等於或大於約35nm。舉例而言，字線WL1至字線WL8的厚度中的最小厚度可小於42nm，諸如，在35nm至42nm的範圍中。閘極間介電層150中的每一者的厚度(亦即，Ls)可等於或大於27nm。
下文將描述根據本發明概念的一些實施例的製造半導體器件的方法。圖5A至圖10A、圖13A及圖14A為對應於圖4A的平面圖。圖5B至圖10B、圖13B及圖14B為對應於圖4B的橫 截面圖。圖5C至圖10C、圖13C及圖14C分別為圖5B至圖10B、圖13B及圖14C的‘B’部分的放大圖。圖15A為圖14A的‘C’部分的放大圖。圖15B為圖14C的‘D’部分的放大圖且為沿著圖15A的線II-II'截取的橫截面圖。
參看圖5A至圖5C，提供基板110。基板110可具有第一導電型(例如，P型)。可於基板110上形成緩衝介電層122。緩衝介電層122可為(例如)氧化矽層。緩衝介電層122可藉由(例如)熱氧化製程形成。犧牲層123及絕緣層124可經設置以交替地堆疊於緩衝介電層122上。最上部絕緣層的厚度可大於其他絕緣層的厚度。絕緣層124可為(例如)氧化矽層。犧牲層123可包含濕式蝕刻性質不同於緩衝介電層122及絕緣層124的濕式蝕刻性質的材料。舉例而言，犧牲層123中的每一者可包含氮化矽層、氮氧化矽層、多晶矽層或多晶矽鍺層。犧牲層123及絕緣層124可藉由(例如)化學氣相沈積(chemical vapor deposition；CVD)方法形成。
犧牲層123及絕緣層124的厚度以及犧牲層123與絕緣層124的厚度的比率可獲得字線WL1至字線WL8的厚度Lg及字線WL1至字線WL8之間的間隔Ls，如參看圖4C所描述。
參看圖6A至圖6C，形成胞元孔H以穿透絕緣層124、犧牲層123及緩衝介電層122。胞元孔H暴露基板110。
參看圖7A至圖7C及圖8A至圖8C，胞元柱PL分別形成於胞元孔H中。將更詳細地描述胞元柱PL的形成製程。
參看圖7A至圖7C，於胞元孔H的側壁上形成保護層131。保護層131可為氧化矽層。於保護層131上形成電荷儲存層 133。電荷儲存層133可為電荷捕獲層或包含傳導性奈米粒子的絕緣層。舉例而言，電荷捕獲層可包含氮化矽層。於電荷儲存層133上形成穿隧絕緣層132。穿隧絕緣層132可為氧化矽層。保護層132、穿隧絕緣層132及電荷儲存層133可藉由原子層沈積(atomic layer deposition；ALD)方法或CVD方法形成。
可於穿隧絕緣層132上形成第一子半導體層135a。第一子半導體層135a經各向異性地蝕刻以暴露基板110。因此，第一子絕緣層135a可被轉換成在穿隧絕緣層132的內側壁上的間隙壁。可於第一子半導體層135a上形成第二子半導體層135b。第二子半導體層135b可與基板110接觸。第一子半導體層135a及第二子半導體層135b中的每一者可藉由ALD方法或CVD方法形成。第一子半導體層135a及第二子半導體層135b中的每一者可為非晶矽層。
參看圖8A至圖8C，可執行熱處理製程以將第一子半導體層135a及第二子半導體層135b轉換成半導體層135。半導體層135可為多晶矽層或單晶層。
半導體層135可經形成以部分填充胞元孔H，從而形成胞元孔H內的管狀結構。絕緣材料137可形成於管狀半導體層135內以完全填充胞元孔H。絕緣材料137及半導體層135可經平坦化以暴露最上部絕緣層。因此，具有填充有填充絕緣層137的中空圓柱形形狀的胞元柱PL可分別形成於胞元孔H中。胞元柱PL可為具有第一導電型的半導體層。與圖式中說明的實施例不同，半導體層135可經形成以填充胞元孔H。在此情況下，可省略填充絕緣層。
胞元柱PL的頂端部分可凹陷以低於絕緣層124中的最上部者的頂表面。傳導圖案136可分別形成於具有凹陷的胞元柱PL的胞元孔H中。傳導圖案136可包含經摻雜的多晶矽或金屬。可將第二導電型的摻雜劑離子植入至傳導圖案136及凹陷的胞元柱PL的上部部分內，藉此形成汲極區域D。舉例而言，第二導電型可為N型。
參看圖9A至圖9C，絕緣層124、犧牲層123及緩衝介電層122被連續地圖案化以形成彼此隔開的隔離區域121。隔離區域121在第一方向D1上延伸且暴露基板110。如此圖案化的絕緣層124對應於絕緣圖案125。在形成隔離區域121前或後，絕緣層124/125中的最上部者及犧牲層123中的最上部者可經圖案化以形成開口127。開口127可安置於隔離圖案121之間。開口127可在第一方向D1上在隔離圖案121之間延伸，藉此將最上部犧牲層劃分成兩個區段。絕緣層(例如，氧化矽層)可填充開口127。
參看圖10A至圖10C，由隔離區域121暴露的犧牲層123被選擇性地移除以形成凹陷區域126。凹陷區域126對應於犧牲層123經移除的區域。凹陷區域126由胞元柱PL及絕緣圖案126界定。若犧牲層123包含氮化矽層或氮氧化矽層，則可使用包含磷酸的蝕刻溶液來執行犧牲層123的移除製程。保護層131的在胞元柱PL的側壁上的部分可被凹陷區域126暴露。
保護層131可防止電荷儲存層133受到移除犧牲層123的蝕刻溶液的損壞。可選擇性移除由凹陷區域126暴露的保護層131。若保護層131為氧化矽層，則可藉由(例如)包含氫氟酸的蝕刻溶液移除保護層131。因此，凹陷區域126可暴露部分的電荷 儲存層133。
需要減小犧牲層123及絕緣層124的堆疊的總高度以便易於形成上述胞元孔H。因此，可減小胞元孔H的縱橫比以更好地蝕刻犧牲層123及絕緣層124的堆疊。犧牲層123及/或絕緣層124的厚度的減小可減小堆疊的總高度，而不減少所堆疊的層的數目。
犧牲層123的厚度的減小可引起參看圖4C描述的字線WL1至字線WL8中的每一者的厚度Lg的減小。因此，對應於字線WL1至字線WL8中的每一者的厚度Lg的閘極的長度可被減小而增加字線WL1至字線WL8的電阻。另外，犧牲層123的厚度的減小可在用傳導層140填充凹陷區域126的製程中造成各種問題。(見圖13A至圖13C及圖14A至圖14C)。
絕緣層124的厚度的減小可引起參看圖4C描述的字線WL1至字線WL8之間的間隔Ls的減小。若字線WL1至字線WL8之間的間隔Ls減小得過多，則絕緣層124可能不能耐受施加於字線WL1至字線WL8之間的WL電壓。若絕緣層124過薄，則可能因WL電壓(例如，約15V)而在絕緣層124中發生崩潰現象。因此，若字線WL1至字線WL8之間的間隔Ls過窄，則干擾及/或洩漏電流可能出現於字線WL1至字線WL8之間，使得在記憶體胞元的讀取及/或寫入操作中可能出現錯誤。另外，絕緣層124可因由犧牲層123的移除製程中的毛細管效應造成的機械應力而變形。(見圖11的參考標識E)。此現象可造成記憶體胞元的缺陷及/或弱點。
因此，應在圖5A至圖5C中說明的製程中合適地調整犧 牲層123的厚度及/或絕緣層124的厚度。犧牲層123及絕緣層124的堆疊的總高度應減小，但犧牲層123及/或絕緣層124的厚度具有下限。如圖12中所說明，當絕緣層124的厚度等於或大於約26nm時，洩漏電流相對較小。
參看圖13A至圖13C，可於凹陷區域126中形成阻斷絕緣層134。阻斷絕緣層134可共形地形成於絕緣圖案125的頂表面及底表面上及電荷儲存層133的在凹陷區域126中經暴露的部分上。阻斷絕緣層134可包含高介電常數介電層(例如，氧化鋁層或氧化鉿層)。阻斷絕緣層134可由多個薄層形成。舉例而言，阻斷絕緣層134可包含氧化鋁層及氧化矽層，且可不同地(variously)修改氧化鋁層及氧化矽層的堆疊次序及數目。阻斷絕緣層134可藉由具有優異階梯覆蓋性質的ALD方法及/或CVD方法形成。
參看圖13A至圖13C、圖14A至圖14C、圖15A及圖15B，於阻斷絕緣層134上形成傳導層140。傳導層140可包含經摻雜矽層、金屬層、金屬氮化物層及金屬矽化物層中的至少一者。傳導層140可藉由CVD方法或ALD方法形成。在一些實施例中，傳導層140可包含障壁層142及安置於障壁層142上的金屬層144。障壁層142可包含金屬氮化物層(例如，氮化鈦層)。舉例而言，金屬層144可包含鎢層。在其他實施例中，傳導層140可包含多晶矽層及在多晶矽層上的矽化物層。在此情況下，形成傳導層140可包含形成多晶矽層、移除多晶矽層的鄰近隔離區域121的一部分以使多晶矽層凹陷、在凹陷的多晶矽層上形成金屬層、熱處理金屬層及移除未反應的金屬層。用於矽化物層的形成的金屬層可包含鎢、鈦、鈷或鎳。
將更詳細地描述用傳導層140填充凹陷區域126的製程。傳導層140是自隔離區域121提供至凹陷區域126內。隨著時間過去(圖13A至圖13C→圖14A至圖14C)，在遠離隔離區域121的胞元柱②之間的間隔被完全填充有傳導層140之前，最接近隔離區域121的胞元柱①之間的間隔可被堵塞或填充有傳導層140。因此，中空區域S可產生於傳導層140內。中空區域S可彼此連接以在一方向(例如，第一方向D1)上延伸。因此，隨著距隔離區域121的距離增大，在凹陷區域126中的傳導層140的垂直/水平厚度可逐漸減小。
在此情況下，可造成各種問題。首先，由傳導層140形成的字線WL1至字線WL8的電阻可增大。詳言之，鄰近遠離隔離區域121的胞元柱②的字線WL1至字線WL8的電阻可非常大。因此，施加至資料儲存元件的電壓或電流可根據資料儲存元件與隔離區域121之間的距離而變化。其次，絕緣圖案125、資料儲存元件130及/或胞元柱PL可在隨後製程期間因滲透至中空區域S內及/或限制於中空區域S中的化學品而受到損壞。
參看圖15A及圖15B，阻斷絕緣層134可包含氧化矽層134a及氧化鋁層134b。滲透至中空區域S內及/或限制於中空區域S中的化學品可穿過傳導層140，且接著可部分溶解阻斷絕緣層134。(見參考標識V)。舉例而言，化學品可為氟氣體。氟氣體可自用於形成傳導層140的源材料(例如，WF6)產生。因此，字線WL1至字線WL8之間及/或胞元柱PL與字線WL1至字線WL8之間的電特性可能惡化。另外，資料儲存元件130的資料保持特性可能惡化且可能不均勻。減小中空區域S的大小及數目及/或移除 中空區域S可解決此等問題。
凹陷區域126的高度可增大以便達成以上要求。因此，可減少中空區域S的產生，且在傳導層140的形成期間可易於自凹陷區域126移除源材料至隔離區域121。舉例而言，對應於凹陷區域126的犧牲層123中的每一者的厚度可等於或大於35nm。詳言之，具有約35nm或大於35nm的厚度的傳導層140可提供字線WL1至字線WL8的低電阻。
再次參看圖4A至圖4C，形成於凹陷區域126外的傳導層140被移除以分別在凹陷區域126中形成水平電極。水平電極可包含下部選擇線LSL、字線WL1至字線WL8及上部選擇線USL。在一個閘結構中可包含彼此側向分開的兩個上部選擇線USL。兩個上部選擇線USL可在第一方向D1上延伸。
形成於隔離區域121中的傳導層121可經移除以暴露基板110。第二導電型的摻雜劑離子可被大量植入至暴露的基板110內以形成共同源極線CSL。
隔離絕緣層120可經形成以填充隔離區域121。在第二方向D2上配置的胞元柱PL可共同電連接至一個內連線BL1或內連線BL2。(見圖3)。根據本發明概念，可藉由調整字線WL1至字線WL8的厚度及在字線WL1至字線WL8之間的閘極間介電層150的厚度來改良字線的傳導率、電絕緣及/或資料保持特性。
圖16A至圖16D為對應於圖4C的用以說明圖3的記憶體區塊的其他實施例的放大圖。
參看圖16A，構成資料儲存元件130的穿隧絕緣層132、電荷儲存層133及阻斷絕緣層134中的所有者可形成於凹陷區域 126中。在此情況下，可不形成保護層131。胞元柱PL可在圖7A至圖7C及圖8A至圖8C的製程中形成於胞元孔H中，而不形成保護層131、電荷儲存層133及穿隧絕緣層132。可藉由在胞元孔H中沈積半導體層來形成胞元柱PL。其後，穿隧絕緣層132、電荷儲存層133及阻斷絕緣層134可在圖13A至圖13C的製程中依序形成於凹陷區域126中。接下來，傳導層140可形成於阻斷絕緣層134上。
在以上描述的結構中，閘極間介電層150包含穿隧絕緣層132、電荷儲存層133、阻斷絕緣層134，以及絕緣圖案125中的一者。在此實例中，閘極間介電層150的厚度Ls等於一對資料儲存元件130與絕緣圖案125中的一者的厚度的總和。
參看圖16B，可於凹陷區域126中形成電荷儲存層133及阻斷絕緣層134。在圖7A至圖7C及圖8A至圖8C的製程中，保護層131及穿隧絕緣層132可形成於胞元孔H中，且接著胞元柱PL可形成於胞元孔H中。可藉由類似於參看圖7A至圖7C及圖8A至圖8C所描述的製程的方法形成胞元柱PL。其後，可在圖13A至圖13C的製程中依序於凹陷區域126中形成電荷儲存層133及阻斷絕緣層134。隨後，傳導層140可形成於阻斷絕緣層134上。
在此結構中，閘極間介電層150包含電荷儲存層133、阻斷絕緣層134以及絕緣圖案125中的一者。在此實例中，閘極間介電層150的厚度Ls等於一對電荷儲存層133、一對阻斷絕緣層134與絕緣圖案125中的一者的厚度的總和。
參看圖16C，構成資料儲存元件130的穿隧絕緣層132、 電荷儲存層133及阻斷絕緣層134中的所有者可形成於胞元孔H中的每一者中。在圖7A至圖7C及圖8A至圖8C的製程中依序於胞元孔H中形成保護層131、阻斷絕緣層134、電荷儲存層133及穿隧絕緣層132。可於穿隧絕緣層132上形成胞元柱PL。可藉由類似於參看圖7A至圖7C及圖8A至圖8C所描述的製程的方法形成胞元柱PL。其後，傳導層140可形成於凹陷區域126中，諸如藉由關於圖13A至圖13C描述的製程。
在此結構中，閘極間介電層150包含絕緣圖案125中的一者。閘極間介電層150的厚度Ls可與絕緣圖案125中的一者的厚度相同。
參看圖16D，資料儲存元件130可為可變電阻圖案。可變電阻圖案可包含具有可變電阻性質的一或多種材料，使得可更改材料的電阻。
在一些實施例中，資料儲存元件130可包含一種材料(例如，相變材料)，其電阻可由於電流穿過鄰近所述材料的電極所產生的熱量而改變。相變材料可包含銻(Sb)、碲(Te)及硒(Se)中的至少一者。舉例而言，相變材料可包含具有約20at%至約80at%的碲(Te)、約5at%至約50at%的銻(Sb)及鍺(Ge)的硫族化物。另外，相變材料可更包含包含下列各物中的至少一者的雜質：氮(N)、氧(O)、碳(C)、鉍(Bi)、銦(In)、硼(B)、錫(Sn)、矽(Si)、鈦(Ti)、鋁(Al)、鎳(Ni)、鐵(Fe)、鏑(Dy)及鑭(La)。可變電阻圖案可由GeBiTe、InSb、GeSb以及GaSb中的一者形成。
在其他實施例中，資料儲存元件130可包含薄層結構， 其電阻可使用穿過薄層結構的電流的自旋力矩轉移來改變。資料儲存元件130可具有經設置以展現磁阻性質的薄層結構。資料儲存元件130可包含至少一種鐵磁性材料及/或至少一種反鐵磁性材料。
在另一其他實施例中，資料儲存元件130可包含鈣鈦礦化合物或過渡金屬氧化物中的至少一種。舉例而言，資料儲存元件130可包含下列各者中的至少一者：氧化鈮、氧化鈦、氧化鎳、氧化鋯、氧化釩、(Pr,Ca)MnO3(PCMO)、氧化鍶鈦、氧化鋇鍶鈦、氧化鍶鋯、氧化鋇鋯或氧化鋇鍶鋯。
在資料儲存元件130為可變電阻圖案的情況下，胞元柱PL可為傳導性柱。胞元柱PL可由傳導材料形成。舉例而言，傳導材料可包含經摻雜半導體、金屬、傳導性金屬氮化物、矽化物或奈米結構(例如，碳奈米管或石墨烯)中的至少一者。
為了實現圖16D的結構，在圖7A至圖7C及圖8A至圖8C的製程中於胞元孔H中依序形成保護層131與資料儲存元件130。胞元柱PL可形成於資料儲存元件130上。可使用傳導材料的沈積製程來形成胞元柱PL。其後，可在圖13A至圖13C的製程中將傳導層140形成於凹陷區域126中。
在此結構中，閘極間介電層150包含絕緣圖案125中的一者。在此實例中的閘極間介電層150的厚度Ls對應於絕緣圖案125中的一者的厚度。
圖17為說明圖3的記憶體區塊的實例實施例的橫截面圖。參看圖17，字線WL1至字線WL8可包含在基板110附近的第一群組G1、遠離基板110的第三群組G3及在第一群組G1與第 三群組G3之間的第二群組G2。第一群組G1、第二群組G2及第三群組G3可分別對應於一或多個下部字線、一或多個中部字線以及一或多個上部字線。垂直串中的每一者的記憶體胞元可包含一或多個下部記憶體胞元、一或多個中部記憶體胞元以及一或多個上部記憶體胞元。在至少一群組中的每一字線的厚度與字線之間的間隔(亦即，閘極間介電層150的厚度)的比率可不同於其他群組中的所述比率。舉例而言，一群組(例如，第二群組G2)的每一字線的厚度與字線之間的間隔的比率(Lg/Ls)可比另一群組或其他群組(例如，第一群組G1及/或第三群組G3)的每一字線的厚度與字線之間的間隔的比率(Lg/Ls)大至少10%、大至少20%或大至少40%。較大Lg/Ls比率在具有較大直徑的胞元柱的位置處可為有幫助的。在一些實例中，此較大比率Lg/Ls可為1.3或更大。在以上實例中，在一群組(例如，群組G2)處的胞元柱的部分可具有比在其他群組(例如，第一群組G1及/或第三群組G3)處的胞元柱的部分大的直徑。在其他實例中，一群組(例如，第二群組G2)的每一字線的厚度與字線之間的間隔的比率(Lg/Ls)可比另一群組或其他群組(例如，第一群組G1及/或第三群組G3)的每一字線的厚度與字線之間的間隔的比率(Lg/Ls)小至少10%、小至少20%或小至少40%。在具有較多皺摺的胞元柱的位置處，較小Lg/Ls比率可為有幫助的。在一些實例中，此較小Lg/Ls比率可為1.3或更低。在此後者實例中，在一群組(例如，群組G2)處的胞元柱的部分可具有比在其他群組(例如，第一群組G1及/或第三群組G3)處的胞元柱的部分小的直徑。可藉由提供Lg及Ls中的一或兩者的不同厚度來獲得本文中所描述的不同Lg/Ls比 率，諸如，使適當群組(如關於本文中的實施例所描述)的字線厚度Lg相差大於10%、大於20%或大於40%，或藉由使適當群組(如關於本文中的實施例所描述)的字線之間的間隔Ls相差大於10%或大於20%或大於40%。
圖18A至圖18C分別為根據一例示性實施例的沿著圖17的線A1-A1'、A2-A2'及A3-A3'截取的平面圖。為了圖式中方便且簡單的目的，圖18A至圖18C中僅繪示胞元柱PL。沿著線A1-A1'、A2-A2'及A3-A3'截取的平面圖分別對應於第一群組G1、第二群組G2及第三群組G3。可根據胞元柱PL的高度將胞元柱PL中的每一者分類成對應於群組的下部部分PLa、中部部分PLb及上部部分PLc。
參看圖18A至圖18C，皺摺可產生於特定群組中的胞元柱的圓周上。胞元柱在對應的皺摺化位置處可具有不均勻直徑。皺摺可由蝕刻氣體與犧牲層/絕緣層的反應及蝕刻氣體與反應副產物的反應中的不均勻性造成。可於胞元孔H的對應於(例如)第二群組G2的位置處產生更多皺摺。因此，中部部分PLb的皺摺可比下部部分PLa及上部部分PLc的皺摺大。在胞元柱的皺摺化位置處可具有比在其非皺摺化位置處(或具有較少皺摺)的表面積大的表面積(或具有更大的圍繞胞元柱圓周的距離)。舉例而言，本文中所描述的實施例中的任一者的皺摺差異可導致胞元柱的對應部分的圓周長度相差超過5%或超過10%。
圖19A至圖19C分別為根據另一例示性實施例的沿著圖17的線A1-A1'、A2-A2'及A3-A3'截取的平面圖。為了圖式中方便且簡單的目的，圖19A至圖19C中僅說明胞元柱PL。參看圖19A 至圖19C，在特定群組的高度處的胞元孔H的大小可不同於其他群組的所述大小。舉例而言，在胞元孔H中第二群組G2的高度處可出現彎曲現象(bowing phenomenon)。因此，中部部分PLb的直徑可比下部部分PLa及上部部分PLc的直徑大。舉例而言，胞元柱的部分的直徑可相差超過10%或相差超過20%。舉例而言，中部部分PLb的直徑可比下部部分PLa及/或上部部分PLc的直徑大10%或大20%。
皺摺及彎曲可根據群組造成胞元柱PL的不均勻性，使得可增加胞元特性的分散。
至少一群組的字線的厚度Lg與字線之間的間隔Ls(亦即，閘極間介電層150的厚度Ls)的比率(Lg/Ls)可不同於其他群組的所述比率。使比率Lg/Ls不同可解決原本會出現或在較大程度上出現的胞元特性的不均勻性。舉例而言，可藉由提供與第一群組G1及第三群組G3的比率(Lg1/Ls2及Lg3/Ls3)不同的第二群組的比率(Lg2/Ls2)來解決出現在第二群組G2中的皺摺及/或彎曲。
在一些實施例中，若產生彎曲，則可相對增大胞元孔H的直徑，使得可減小胞元柱PL之間的距離。此現象可使參看圖13A至圖13C以及圖14A及圖14C描述的傳導層的替換製程更困難。舉例而言，可導致出現前述中空區域S並損壞阻斷絕緣層。此等問題可藉由增大凹陷區域126的厚度(亦即，犧牲層的厚度)來改良，其中所述凹陷區域126的厚度對應於發生彎曲現象的群組的字線WL1至字線WL8的厚度。換言之，中空區域S的出現可受到抑制或減少以減少阻斷絕緣層的損壞。因此，可使發生彎 曲現象的群組的比率(Lg/Ls)增大。
在其他實施例中，若產生皺摺，則安置於不同高度處的胞元之間的電干擾可增加。可藉由增大在產生皺摺的群組中的字線之間的間隔Ls(亦即，閘極間介電層150的厚度Ls)來解決此問題。因此，可使產生皺摺的群組的比率(Lg/Ls)減小。
在另一其他實施例中，特定群組的程式化速度可不同於其他群組的程式化速度。同樣地，特定群組的胞元的臨限電壓Vth可不同於其他群組的胞元的臨限電壓。在此等情況下，可調整上述比率(Lg/Ls)。舉例而言，若特定群組的程式化速度比其他群組的程式化速度快，則可使在特定群組中的字線之間的間隔Ls(亦即，閘極間介電層150的厚度Ls)相對較小。因此，在特定群組中的字線之間的干擾可增加而減小特定群組的程式化速度。結果，所有群組的程式化速度可實質上均勻。在此情況下，特定群組的比率(Lg/Ls)可小於其他群組的比率。
如上所述，字線WL1至字線WL8的厚度Lg及/或字線WL1至字線WL8之間的間隔Ls可隨距基板110的高度增大而沿著胞元柱PL以非單調變化。舉例而言，在胞元柱PL的直徑相對大的位置處，字線的厚度Lg可相對較大。舉例而言，在胞元柱PL的直徑的不均勻性相對大的位置處，字線之間的間隔Ls可相對較大。
圖20為說明根據本發明概念的實施例的包含半導體器件的電子系統的實例的示意性方塊圖。
參看圖20，根據本發明概念的實施例的電子系統1100可包含控制器1110、輸入/輸出(I/O)單元1120、記憶體器件1130、 介面單元1140以及資料匯流排1150。控制器1110、I/O單元1120、記憶體器件1130以及介面單元1140中的至少兩者可經由資料匯流排1150耦接至彼此。資料匯流排1150可對應於傳輸資料所經由之路徑。記憶體器件1130可包含根據本發明概念的實施例的半導體器件中的至少一者。
控制器1110可包含微處理器、數位信號處理器、微控制器或具有類似於其任一者的功能的其他邏輯器件中的至少一者。I/O單元1120可包含小鍵盤、鍵盤及/或顯示單元。記憶體器件1130可儲存資料及/或命令。介面單元1140可將電資料傳輸至通信網路或可自通信網路接收電資料。介面單元1140可藉由無線或纜線操作。舉例而言，介面單元1140可包含用於無線通信的天線或用於纜線通信的收發器。雖未在圖式中繪示，但電子系統1100可更包含充當用於改良控制器1110的操作的快取記憶體的快速動態隨機存取記憶體(dynamic random access memory；DRAM)器件及/或快速靜態隨機存取記憶體(static random access memory；SRAM)器件。
電子系統1100可應用於個人數位助理(PDA)、攜帶型電腦、網路平板電腦(web tablet)、無線電話、行動電話、數位音樂播放器、記憶卡或其他電子產品。其他電子產品可藉由無線來接收或傳輸資訊。
圖21為說明根據本發明概念的實施例的包含半導體器件的記憶體系統的實例的示意性方塊圖。
參看圖21，記憶體系統1200包含記憶體器件1210。記憶體器件1210可包含根據前述實施例的半導體器件中的至少一 者。另外，記憶體器件1210可更包含其它類型的半導體記憶體器件(例如，DRAM器件及/或SRAM器件)。記憶體系統1200可包含控制主機與記憶體器件1210之間的資料通信的記憶體控制器1220。記憶體器件1210可包含根據本發明概念的實施例的半導體器件中的至少一者。
記憶體控制器1220可包含控制記憶卡1200的總體操作的中央處理單元(central processing unit；CPU)1222。此外，記憶體控制器1220可包含用作CPU 1222的操作記憶體的SRAM器件1221。此外，記憶體控制器1220可更包含主機介面單元1223及記憶體介面單元1225。主機介面單元1223可經設置以包含在記憶體系統1200與主機之間的資料通信協定。記憶體介面單元1225可將記憶體控制器1220連接至記憶體器件1210。此外，記憶體控制器1220可更包含錯誤檢查及校正(error check and correction；ECC)區塊1224。ECC區塊1224可偵測且校正自記憶體器件1210讀出的資料的錯誤。即使圖式中未繪示，記憶體系統1200亦可更包含儲存程式碼資料以與主機介面連接的唯讀記憶體(read only memory；ROM)器件。記憶體系統1200可用作攜帶型資料儲存卡。替代地，記憶體系統1200可實現為用作電腦系統的硬碟的固態磁碟(solid state disk；SSD)。
圖22為說明根據本發明概念的實施例的包含半導體器件的資訊處理系統的實例的示意性方塊圖。
參看圖22，根據本發明概念的實施例的快閃記憶體系統1310可安裝於諸如行動器件或桌上型電腦的資訊處理系統中。根據本發明概念的實施例的資訊處理系統1300可包含經由系統匯流 排760電連接至記憶體系統1310的數據機1320、中央處理單元(CPU)1330、隨機存取記憶體(random access memory；RAM)1340及使用者介面單元1350。快閃記憶體系統1310可實質上與前述記憶體系統相同。快閃記憶體系統1310可儲存由CPU 1330處理的資料或自資訊處理系統1300的外部輸入的資料。此處，快閃記憶體系統1310可實現為固態磁碟(SSD)。在此情況下，資訊處理系統1300可能能夠將大量資料可靠地儲存於記憶體系統1310中。此可靠性增加使記憶體系統1310能夠節省用於錯誤校正的資源，使得可將高速資料交換功能提供至資訊處理系統1300。雖未在圖式中繪示，但資訊處理系統1300可更包含應用晶片集(application chipset)、相機影像處理器(camera image processor；CIS)及/或輸入/輸出器件。
另外，根據本發明概念的實施例的半導體器件及記憶體系統可使用各種封裝技術來囊封。舉例而言，根據前述實施例的快閃記憶體器件及記憶體系統可使用以下技術進行囊封：封裝層疊(package on package；POP)技術、球柵陣列(ball grid array；BGA)技術、晶片級封裝(chip scale package；CSP)技術、塑膠引線晶片載體(plastic leaded chip carrier；PLCC)技術、塑膠雙排直插封裝(plastic dual in-line package；PDIP)技術、疊片包裝晶粒技術、晶圓形式晶粒技術、板上晶片(chip on board；COB)技術、陶瓷雙排直插封裝(ceramic dual in-line package；CERDIP)技術、塑膠公制四邊扁平封裝(plastic metric quad flat package；PMQFP)技術、塑膠四邊扁平封裝(plastic quad flat package；PQFP)技術、小型封裝(small outline package；SOIC)技術、縮減小型 封裝(shrink small outline package；SSOP)技術、薄型小型封裝(thin small outline package；TSOP)技術、薄四邊扁平封裝(thin quad flat package；TQFP)技術、系統級封裝(system in package；SIP)技術、多晶片封裝(multi-chip package；MCP)技術、晶圓級製造封裝(wafer-level fabricated package；WFP)技術及晶圓級處理堆疊封裝(wafer-level processed stack package；WSP)技術。
根據本發明概念的實施例，字線的厚度及/或字線之間的間隔可被合適地變化以改良垂直記憶體胞元的均勻性及可靠性。
雖然已參照實例實施例描述本發明概念，但熟習此項技術者將顯而易見，可在不脫離本發明概念的精神及範疇的情況下，進行各種改變及修改。因此，應理解，以上實施例並非限制性的，而是說明性的。因此，本發明概念的範疇應由下列申請專利範圍以及其等效內容的可准許的最廣泛解釋來判定，且不應受到前述描述的限制或侷限。
110‧‧‧基板
121‧‧‧隔離區域
122‧‧‧緩衝介電層
125‧‧‧絕緣圖案
130‧‧‧資料儲存元件
136‧‧‧傳導圖案
138‧‧‧接點
BL1、BL2‧‧‧內連線
CSL‧‧‧共同源極線
G‧‧‧閘結構
LSL‧‧‧下部選擇線
PL、PL1、PL2‧‧‧胞元柱
USL‧‧‧上部選擇線
WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8‧‧‧字線
D1、D2、D3‧‧‧方向

Claims (25)

  1. 一種半導體器件，包括：基板；堆疊，包括垂直堆疊於所述基板上的多個字線及絕緣圖案，所述絕緣圖案中的對應者夾入於所述字線中的相鄰者之間；以及多個胞元柱，垂直延伸穿過所述多個字線及所述多個絕緣圖案的所述堆疊，記憶體胞元形成於所述胞元柱與所述字線的接合點處；其中所述堆疊的第一部分包括具有第一厚度的第一字線，且所述堆疊的第二部分包括具有不同於所述第一厚度的第二厚度的第二字線。
  2. 如申請專利範圍第1項所述的半導體器件，其中所述堆疊的第三部分包括具有第三厚度的第三字線，其中所述第三厚度及所述第一厚度小於所述第二厚度，且其中所述堆疊的所述第二部分插入於所述堆疊的所述第一部分與所述堆疊的所述第三部分之間。
  3. 如申請專利範圍第2項所述的半導體器件，其中所述第三厚度等於所述第一厚度。
  4. 如申請專利範圍第1項所述的半導體器件，其中所述堆疊包括上部選擇線以及下部選擇線，其中所述上部選擇線堆疊於所述多個字線及所述多個絕緣圖案上，所述下部選擇線插入於所述基板與所述多個字線及所述多個絕緣圖案之間。
  5. 如申請專利範圍第1項所述的半導體器件，其中所述記憶體胞元中的每一者包括非揮發性記憶體胞元。
  6. 如申請專利範圍第5項所述的半導體器件，其中所述記憶體胞元中的每一者包括非揮發性的記憶體電晶體，其中所述胞元柱中的每一者包括傳導性核心，且其中所述記憶體電晶體中的每一者包括定位於所述傳導性核心與對應的所述字線之間的電荷儲存元件。
  7. 如申請專利範圍第6項所述的半導體器件，其中所述半導體器件為垂直NAND記憶體器件，且每一所述胞元柱形成所述垂直NAND的胞元串。
  8. 如申請專利範圍第1項所述的半導體器件，其中在所述堆疊的所述第一部分內的第一胞元柱的直徑小於在所述堆疊的所述第二部分內的所述第一胞元柱的直徑。
  9. 如申請專利範圍第1項所述的半導體器件，其中所述堆疊的第三部分包括具有第三厚度的字線，其中所述第一厚度及所述第三厚度小於所述第二厚度，其中所述堆疊的所述第二部分插入於所述堆疊的所述第一部分與所述堆疊的所述第三部分之間，且其中在所述堆疊的所述第一部分內的第一胞元部分的直徑小於在所述堆疊的所述第二部分內的所述第一胞元柱的直徑。
  10. 如申請專利範圍第9項所述的半導體器件，其中所述堆疊的所述第二部分包含所述堆疊的中部。
  11. 如申請專利範圍第1項所述的半導體器件，其中在所述堆疊的所述第一部分內的第一胞元柱的橫截面具有比在所述堆疊的所述第二部分內的所述第一胞元柱的橫截面少的皺摺。
  12. 如申請專利範圍第1項所述的半導體器件， 其中所述堆疊的第三部分包括具有第三厚度的第三字線，其中所述第一厚度及所述第三厚度大於所述第二厚度，其中所述堆疊的所述第二部分插入於所述堆疊的所述第一部分與所述堆疊的所述第三部分之間，且其中在所述堆疊的所述第一部分內的第一胞元柱的橫截面具有比在所述堆疊的所述第二部分內的所述第一胞元柱的橫截面少的皺摺。
  13. 如申請專利範圍第12項所述的半導體器件，其中所述堆疊的所述第二部分包含所述堆疊的中部。
  14. 如申請專利範圍第1項所述的半導體器件，其中所述第一部分包括緊鄰所述第一字線的第一絕緣圖案，其中所述第二部分包括緊鄰所述第二字線的第二絕緣圖案，其中所述第二厚度與所述第二絕緣圖案的厚度的比率不同於所述第一厚度與所述第一絕緣圖案的厚度的比率。
  15. 如申請專利範圍第14項所述的半導體器件，其中所述第二部分包括多個所述第二字線及多個所述第二絕緣圖案，每一所述第二字線具有所述第二厚度，每一所述第二絕緣圖案具有相同厚度。
  16. 如申請專利範圍第15項所述的半導體器件，其中所述第二字線及所述第二絕緣圖案中的至少一些位於所述堆疊的中部。
  17. 如申請專利範圍第14項所述的半導體器件，其中所述堆疊的第三部分包括具有第三厚度的第三字線及緊鄰所述第三字線的第三絕緣圖案，其中所述第一厚度及所述第三厚度小於所述第二厚度， 其中所述堆疊的所述第二部分插入於所述堆疊的所述第一部分與所述堆疊的所述第三部分之間，且其中所述第一厚度與所述第一絕緣圖案的所述厚度的所述比率實質上等於所述第三厚度與所述第三絕緣圖案的厚度的比率。
  18. 如申請專利範圍第14項所述的半導體器件，其中所述第二厚度與所述第二絕緣圖案的所述厚度的所述比率大於所述第一厚度與所述第一絕緣圖案的所述厚度的所述比率。
  19. 如申請專利範圍第18項所述的半導體器件，其中所述第二厚度與所述第二絕緣圖案的所述厚度的所述比率大於1.3，且其中在所述第一字線處的第一胞元柱的直徑小於在所述第二字線處的所述第一胞元柱的直徑。
  20. 如申請專利範圍第14項所述的半導體器件，其中所述第二厚度與所述第二絕緣圖案的所述厚度的所述比率小於所述第一厚度與所述第一絕緣圖案的所述厚度的所述比率。
  21. 一種半導體器件，包括：基板；堆疊，包括垂直堆疊於所述基板上的多個字線及絕緣圖案，所述絕緣圖案中的對應者夾入於所述字線中的相鄰者之間；以及多個胞元柱，垂直延伸穿過所述多個字線及所述多個絕緣圖案的所述堆疊，記憶體胞元形成於所述胞元柱與所述字線的接合點處；其中所述堆疊的第一部分包括具有第一厚度的第一字線及緊鄰所述第一字線的第一絕緣圖案，其中所述堆疊的第二部分包括具有第二厚度的第二字線及緊 鄰所述第二字線的第二絕緣圖案，且其中所述第二厚度與所述第二絕緣圖案的厚度的比率不同於所述第一厚度與所述第一絕緣圖案的厚度的比率。
  22. 如申請專利範圍第21項所述的半導體器件，其中所述堆疊的第三部分包括具有第三厚度的第三字線及緊鄰所述第三字線的第三絕緣圖案，其中所述堆疊的所述第二部分插入於所述堆疊的所述第一部分與所述堆疊的所述第三部分之間，且其中所述第一厚度與所述第一絕緣圖案的所述厚度的所述比率實質上等於所述第三厚度與所述第三絕緣圖案的厚度的比率。
  23. 如申請專利範圍第22項所述的半導體器件，其中所述第一厚度及所述第三厚度小於所述第二厚度。
  24. 如申請專利範圍第22項所述的半導體器件，其中所述第二部分包括具有所述第二厚度的多個所述第二字線及具有所述第二厚度的多個所述第二絕緣圖案，且其中所述第二字線及所述第二絕緣圖案中的至少一些位於所述堆疊的中部。
  25. 如申請專利範圍第21項所述的半導體器件，其中所述第二厚度與所述第二絕緣圖案的所述厚度的所述比率大於所述第一厚度與所述第一絕緣圖案的所述厚度的所述比率。
TW103129619A 2013-09-02 2014-08-28 半導體器件 TWI658570B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020130105006A KR102130558B1 (ko) 2013-09-02 2013-09-02 반도체 장치
??10-2013-0105006 2013-09-02

Publications (2)

Publication Number Publication Date
TW201513314A true TW201513314A (zh) 2015-04-01
TWI658570B TWI658570B (zh) 2019-05-01

Family

ID=52581992

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103129619A TWI658570B (zh) 2013-09-02 2014-08-28 半導體器件

Country Status (5)

Country Link
US (4) US10043816B2 (zh)
JP (1) JP6510202B2 (zh)
KR (1) KR102130558B1 (zh)
CN (2) CN104425512B (zh)
TW (1) TWI658570B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10090322B2 (en) 2017-01-11 2018-10-02 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device
TWI645549B (zh) * 2016-03-11 2018-12-21 日商東芝記憶體股份有限公司 半導體記憶裝置及其製造方法
TWI716825B (zh) * 2018-07-09 2021-01-21 日商東芝記憶體股份有限公司 半導體記憶體及其製造方法
TWI768642B (zh) * 2020-01-17 2022-06-21 日商鎧俠股份有限公司 半導體記憶裝置

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150047823A (ko) * 2013-10-25 2015-05-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10685972B2 (en) * 2014-09-26 2020-06-16 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods for fabricating the same
US9542979B1 (en) 2015-08-25 2017-01-10 Macronix International Co., Ltd. Memory structure
KR102365114B1 (ko) 2015-08-28 2022-02-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
TWI570848B (zh) * 2015-08-31 2017-02-11 旺宏電子股份有限公司 記憶體結構
CN106505001B (zh) * 2015-09-06 2019-02-19 旺宏电子股份有限公司 半导体结构及其制造方法
KR102435027B1 (ko) * 2015-11-09 2022-08-23 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
US9754888B2 (en) 2015-12-14 2017-09-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
US9831125B2 (en) 2015-12-14 2017-11-28 Toshiba Memory Corporation Method for manufacturing semiconductor device
KR102509899B1 (ko) 2016-01-14 2023-03-14 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
US9704801B1 (en) 2016-02-17 2017-07-11 Kabushiki Kaisha Toshiba Semiconductor memory device
US9893080B2 (en) * 2016-03-04 2018-02-13 Toshiba Memory Corporation Semiconductor device having a diverse shaped columnar portion
US9761605B1 (en) 2016-03-08 2017-09-12 Kabushiki Kaisha Toshiba Semiconductor memory device
US9837434B2 (en) 2016-03-14 2017-12-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9818754B2 (en) * 2016-03-15 2017-11-14 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10032935B2 (en) * 2016-03-16 2018-07-24 Toshiba Memory Corporation Semiconductor memory device with charge-diffusion-less transistors
KR20170119158A (ko) 2016-04-18 2017-10-26 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치
US10269804B2 (en) * 2016-05-11 2019-04-23 Micron Technology, Inc. Array of cross point memory cells and methods of forming an array of cross point memory cells
JP6419762B2 (ja) 2016-09-06 2018-11-07 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
JP6613220B2 (ja) * 2016-09-14 2019-11-27 キオクシア株式会社 半導体記憶装置
JP2018049935A (ja) 2016-09-21 2018-03-29 東芝メモリ株式会社 半導体装置およびその製造方法
JP2018078160A (ja) * 2016-11-08 2018-05-17 東芝メモリ株式会社 半導体記憶装置
KR20180068653A (ko) * 2016-12-14 2018-06-22 삼성전자주식회사 반도체 장치
JP6787813B2 (ja) 2017-02-16 2020-11-18 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
JP2018137388A (ja) * 2017-02-23 2018-08-30 東芝メモリ株式会社 半導体記憶装置およびその製造方法
JP2018157155A (ja) 2017-03-21 2018-10-04 東芝メモリ株式会社 半導体記憶装置およびその製造方法
JP6564802B2 (ja) 2017-03-22 2019-08-21 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 基板処理装置、半導体装置の製造方法およびプログラム
US11552094B2 (en) 2017-07-18 2023-01-10 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US11037943B2 (en) 2017-07-18 2021-06-15 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US10297610B2 (en) * 2017-07-18 2019-05-21 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US10147875B1 (en) 2017-08-31 2018-12-04 Micron Technology, Inc. Semiconductor devices and electronic systems having memory structures
JP2019057556A (ja) 2017-09-20 2019-04-11 東芝メモリ株式会社 記憶装置
KR102440227B1 (ko) * 2017-10-11 2022-09-05 삼성전자주식회사 수직형 메모리 장치 및 수직형 메모리 장치의 제조 방법
CN107818984B (zh) * 2017-11-01 2018-11-30 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
KR102402667B1 (ko) * 2018-01-10 2022-05-26 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR102427638B1 (ko) * 2018-01-10 2022-08-01 삼성전자주식회사 비휘발성 메모리 장치 및 이의 읽기 방법
US11295818B2 (en) 2018-02-09 2022-04-05 Samsung Electronics Co., Ltd. Non-volatile memory device, operating method thereof, and storage device having the same
KR102419895B1 (ko) * 2018-02-09 2022-07-12 삼성전자주식회사 비휘발성 메모리 장치 및 이의 읽기 방법
KR102366973B1 (ko) * 2018-03-26 2022-02-24 삼성전자주식회사 메모리 장치
US10497752B1 (en) 2018-05-11 2019-12-03 International Business Machines Corporation Resistive random-access memory array with reduced switching resistance variability
CN109166858A (zh) * 2018-09-06 2019-01-08 长江存储科技有限责任公司 3d-nand闪存
CN109166860A (zh) * 2018-09-06 2019-01-08 长江存储科技有限责任公司 3d-nand闪存的形成方法
CN109192733A (zh) * 2018-09-06 2019-01-11 长江存储科技有限责任公司 3d-nand闪存的形成方法
CN109148467A (zh) * 2018-09-06 2019-01-04 长江存储科技有限责任公司 3d-nand闪存
US10593730B1 (en) * 2018-10-10 2020-03-17 Micron Technology, Inc. Three-dimensional memory array
JP2020150227A (ja) 2019-03-15 2020-09-17 キオクシア株式会社 半導体装置およびその製造方法
KR20200113063A (ko) 2019-03-20 2020-10-06 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 동작 방법
CN110047840B (zh) * 2019-03-29 2020-08-14 长江存储科技有限责任公司 3d nand闪存及制备方法
TWI685091B (zh) * 2019-04-18 2020-02-11 旺宏電子股份有限公司 半導體結構及其製造方法
US10811427B1 (en) 2019-04-18 2020-10-20 Macronix International Co., Ltd. Semiconductor structure and manufacturing method thereof
KR102657866B1 (ko) * 2019-06-10 2024-04-17 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20210000409A (ko) * 2019-06-25 2021-01-05 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US11309332B2 (en) * 2019-09-12 2022-04-19 Sandisk Technologies Llc Three-dimensional memory device containing ferroelectric memory elements encapsulated by transition metal-containing conductive elements and method of making thereof
KR20220144731A (ko) * 2021-04-20 2022-10-27 에스케이하이닉스 주식회사 탄소 나노 구조물을 포함하는 저항 변화층을 구비하는 반도체 장치

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6933556B2 (en) * 2001-06-22 2005-08-23 Fujio Masuoka Semiconductor memory with gate at least partially located in recess defined in vertically oriented semiconductor layer
US7595778B2 (en) * 2005-04-15 2009-09-29 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device using the same
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
WO2008072692A1 (ja) 2006-12-15 2008-06-19 Nec Corporation 不揮発性記憶装置及びその製造方法
JP4772656B2 (ja) * 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
JP5086851B2 (ja) * 2008-03-14 2012-11-28 株式会社東芝 不揮発性半導体記憶装置
JP5430890B2 (ja) * 2008-07-25 2014-03-05 株式会社東芝 半導体記憶装置
JP5279403B2 (ja) * 2008-08-18 2013-09-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20100028827A (ko) 2008-09-05 2010-03-15 주식회사 하이닉스반도체 반도체 소자 제조 방법 및 이를 이용한 수직 채널형 비휘발성 메모리 소자 제조 방법
KR101498676B1 (ko) * 2008-09-30 2015-03-09 삼성전자주식회사 3차원 반도체 장치
JP5317664B2 (ja) 2008-12-17 2013-10-16 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP5364394B2 (ja) 2009-02-16 2013-12-11 株式会社東芝 不揮発性半導体記憶装置
KR20100107661A (ko) * 2009-03-26 2010-10-06 삼성전자주식회사 수직 구조를 갖는 비휘발성 메모리 소자의 제조방법
KR101623547B1 (ko) 2009-12-15 2016-05-23 삼성전자주식회사 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
US20120270978A1 (en) 2009-12-28 2012-10-25 3M Innovative Properties Company Plasticized polylactide
JP5788183B2 (ja) * 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
JP2011233831A (ja) * 2010-04-30 2011-11-17 Hitachi Ltd 半導体記憶装置
US8455940B2 (en) 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
KR101688598B1 (ko) 2010-05-25 2017-01-02 삼성전자주식회사 3차원 반도체 메모리 장치
US8928061B2 (en) * 2010-06-30 2015-01-06 SanDisk Technologies, Inc. Three dimensional NAND device with silicide containing floating gates
US9159739B2 (en) * 2010-06-30 2015-10-13 Sandisk Technologies Inc. Floating gate ultrahigh density vertical NAND flash memory
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR20120007838A (ko) 2010-07-15 2012-01-25 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
US8570808B2 (en) 2010-08-09 2013-10-29 Samsung Electronics Co., Ltd. Nonvolatile memory device with 3D memory cell array
US8378412B2 (en) * 2010-10-13 2013-02-19 Micron Technology, Inc. Memory arrays where a distance between adjacent memory cells at one end of a substantially vertical portion is greater than a distance between adjacent memory cells at an opposing end of the substantially vertical portion and formation thereof
DE102011084603A1 (de) * 2010-10-25 2012-05-16 Samsung Electronics Co., Ltd. Dreidimensionales Halbleiterbauelement
KR101744127B1 (ko) 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
KR101855437B1 (ko) * 2010-12-02 2018-05-08 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR20120077040A (ko) 2010-12-30 2012-07-10 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101842237B1 (ko) 2011-04-19 2018-03-27 삼성전자주식회사 3차원 반도체 메모리 소자 및 이를 제조하는 방법
KR101845507B1 (ko) * 2011-05-03 2018-04-05 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130005434A (ko) 2011-07-06 2013-01-16 에스케이하이닉스 주식회사 불휘발성 메모리 소자
KR102031182B1 (ko) * 2011-11-29 2019-10-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR20130116604A (ko) * 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
JP6045983B2 (ja) 2013-01-31 2016-12-14 株式会社東芝 半導体記憶装置
KR102059525B1 (ko) * 2013-03-19 2019-12-27 삼성전자주식회사 보호 패턴을 가진 수직 셀형 반도체 소자
US9099496B2 (en) * 2013-04-01 2015-08-04 Sandisk Technologies Inc. Method of forming an active area with floating gate negative offset profile in FG NAND memory
JP2014241358A (ja) 2013-06-12 2014-12-25 株式会社東芝 半導体記憶装置
KR102078597B1 (ko) * 2013-06-27 2020-04-08 삼성전자주식회사 반도체 장치
KR20150062768A (ko) * 2013-11-29 2015-06-08 삼성전자주식회사 이중 블로킹 절연막들을 갖는 반도체 메모리 소자를 제조하는 방법
KR102116668B1 (ko) * 2014-02-04 2020-05-29 삼성전자주식회사 불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법
KR102175763B1 (ko) * 2014-04-09 2020-11-09 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR102248205B1 (ko) * 2014-06-25 2021-05-04 삼성전자주식회사 수직 채널 및 에어 갭을 갖는 반도체 소자
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9236396B1 (en) * 2014-11-12 2016-01-12 Sandisk Technologies Inc. Three dimensional NAND device and method of making thereof
US9305849B1 (en) * 2014-11-12 2016-04-05 Sandisk Technologies Inc. Method of making a three dimensional NAND device
JP6343256B2 (ja) * 2015-05-29 2018-06-13 東芝メモリ株式会社 半導体装置及びその製造方法
US9659958B2 (en) * 2015-10-13 2017-05-23 Samsung Elctronics Co., Ltd. Three-dimensional semiconductor memory device
US9793139B2 (en) * 2015-10-29 2017-10-17 Sandisk Technologies Llc Robust nucleation layers for enhanced fluorine protection and stress reduction in 3D NAND word lines
KR102624498B1 (ko) * 2016-01-28 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9953996B2 (en) * 2016-02-10 2018-04-24 Toshiba Memory Corporation Semiconductor memory device
KR102609348B1 (ko) * 2016-10-26 2023-12-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10431591B2 (en) * 2017-02-01 2019-10-01 Micron Technology, Inc. NAND memory arrays
JP2018163965A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体記憶装置及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI645549B (zh) * 2016-03-11 2018-12-21 日商東芝記憶體股份有限公司 半導體記憶裝置及其製造方法
US10403636B2 (en) 2016-03-11 2019-09-03 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
US10090322B2 (en) 2017-01-11 2018-10-02 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device
TWI641083B (zh) * 2017-01-11 2018-11-11 日立國際電氣股份有限公司 Semiconductor device manufacturing method, program and substrate processing device
TWI716825B (zh) * 2018-07-09 2021-01-21 日商東芝記憶體股份有限公司 半導體記憶體及其製造方法
US11081494B2 (en) 2018-07-09 2021-08-03 Toshiba Memory Corporation Semiconductor memory
TWI768642B (zh) * 2020-01-17 2022-06-21 日商鎧俠股份有限公司 半導體記憶裝置

Also Published As

Publication number Publication date
KR102130558B1 (ko) 2020-07-07
JP2015050466A (ja) 2015-03-16
CN110085598A (zh) 2019-08-02
US10043816B2 (en) 2018-08-07
TWI658570B (zh) 2019-05-01
US10541248B2 (en) 2020-01-21
US20230127052A1 (en) 2023-04-27
US11545503B2 (en) 2023-01-03
US20200152643A1 (en) 2020-05-14
KR20150027408A (ko) 2015-03-12
US20180366474A1 (en) 2018-12-20
CN104425512A (zh) 2015-03-18
CN104425512B (zh) 2019-02-19
CN110085598B (zh) 2023-10-13
US20150060992A1 (en) 2015-03-05
JP6510202B2 (ja) 2019-05-08

Similar Documents

Publication Publication Date Title
US11545503B2 (en) Semiconductor device, systems and methods of manufacture
US9553101B2 (en) Semiconductor device
US10903227B2 (en) Semiconductor devices and methods of fabricating the same
US9466613B2 (en) Vertical type memory device
US9478560B2 (en) Memory device
KR102170770B1 (ko) 반도체 장치
KR102002802B1 (ko) 반도체 장치
KR102265240B1 (ko) 메모리 장치
US9287167B2 (en) Vertical type memory device