JP2015050466A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2015050466A
JP2015050466A JP2014178070A JP2014178070A JP2015050466A JP 2015050466 A JP2015050466 A JP 2015050466A JP 2014178070 A JP2014178070 A JP 2014178070A JP 2014178070 A JP2014178070 A JP 2014178070A JP 2015050466 A JP2015050466 A JP 2015050466A
Authority
JP
Japan
Prior art keywords
thickness
word line
semiconductor device
film
insulating pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014178070A
Other languages
English (en)
Other versions
JP6510202B2 (ja
Inventor
兌▲ゆんぐ▼ 金
Taekyung Kim
兌▲ゆんぐ▼ 金
光洙 薛
Koshu Setsu
光洙 薛
盛純 ▲ちょ▼
盛純 ▲チョ▼
Seong-Soon Cho
星会 許
Song-Hwe Hoe
星会 許
真泰 姜
Jintae Kang
真泰 姜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2015050466A publication Critical patent/JP2015050466A/ja
Application granted granted Critical
Publication of JP6510202B2 publication Critical patent/JP6510202B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】 メモリセルに格納されたデータの安定度を向上する半導体装置を提供する。
【解決手段】 半導体装置のメモリブロックが有する情報格納部１３０は、貫通部材ＰＬに隣接するトンネル絶縁膜１３２、第１ワードラインから第８ワードラインのそれぞれを覆うよう形成されるブロッキング絶縁膜１３４、及び、トンネル絶縁膜１３２とブロッキング絶縁膜１３４との間に形成される電荷格納膜１３３を有する。第４ワードラインＷＬ４は、厚さＬｇが第４ワードラインＷＬ４と第３ワードラインＷＬ３との間に形成されているゲート間誘電膜１５０の厚さＬｓより大きくなるよう形成されている。これにより、ワードラインの電気的特性の均一性を向上し、貫通部材ＰＬとワードラインとが交差する部位に形成されるメモリセルに格納されたデータの安定度を向上することができる。
【選択図】 図４Ｃ

Description

本発明は、半導体装置に関し、より詳細には垂直型半導体装置に関する。
優れた性能及び低廉な価額を充足させるために半導体装置の集積度を増加させることが要求されている。特に、メモリ装置の集積度は製品の価額を決定する重要な要因である。従来の２次元メモリ装置の集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには高価な装置が必要なため、２次元メモリ半導体装置の集積度は増加しているが、相変わらず制限的である。
このような制約を克服するために、３次元的に配列されるメモリセルを具備する３次元メモリ装置が提案されている。しかし、３次元メモリ装置の大量生産のためには、ビット当たりの製造コストを２次元メモリ装置の製造コストより減少させつつ、信頼性がある製品特性を具現できる工程技術が要求されている。
米国特許第８，３３８，８７６号明細書 米国特許第８，３４４，４４６号明細書
本発明の目的は、メモリセルに格納されたデータの安定度を向上する半導体装置を提供することにある。
本発明の半導体装置は、基板と、基板上に積層された複数のワードライン及び複数の絶縁パターンを含む積層部材と、複数のワードライン及び複数の絶縁パターンを貫通する方向に延びるよう形成される複数の貫通部材と、を備え、絶縁パターンは、隣接するワードラインの間に挟まれ、メモリセルが貫通部材とワードラインとが交差する部位に形成され、積層部材の第１部分は、第１厚さを有する第１ワードラインを含み、積層部材の第２部分は、第１厚さと異なる第２厚さを有する第２ワードラインを含む。
本発明の半導体装置において、積層部材の第３部分は、第３厚さを有する第３ワードラインを含み、第３厚さ及び第１厚さは、第２厚さより小さく、積層部材の第２部分は、積層部材の第１部分と積層部材の第３部分との間に配置される。
本発明の半導体装置において、第３厚さは、第１厚さと同一である。
本発明の半導体装置において、積層部材は、複数のワードライン及び複数の絶縁パターン上に積層された上部選択ライン、及び、基板と複数のワードライン及び複数の絶縁パターンとの間に配置された下部選択ラインをさらに含む。
本発明の半導体装置において、メモリセルは、不揮発性メモリセルを含む。
本発明の半導体装置において、メモリセルは、不揮発性メモリトランジスタを含み、貫通部材は、伝導性コアを含む。不揮発性メモリトランジスタは、伝導性コア及び伝導性コアに対応するワードラインの間に配置された電荷格納部を含む。
本発明の半導体装置は、垂直型ＮＡＮＤメモリ装置であり、貫通部材は、垂直型ＮＡＮＤメモリ装置のセルストリングを形成する。
本発明の半導体装置において、積層部材の第１部分内の第１貫通部材の直径は、積層部材の第２部分内の第１貫通部材の直径より小さい。
本発明の半導体装置において、積層部材の第３部分は、第３厚さを有するワードラインを含み、第１厚さ及び第３厚さは、第２厚さより小さく、積層部材の第２部分は、積層部材の第１部分と積層部材の第３部分との間に配置され、積層部材の第１部分の第１貫通部材の直径は、積層部材の第２部分内の第１貫通部材の直径より小さい。
本発明の半導体装置において、積層部材の第２部分は、積層部材の中央部分を含む。
本発明の半導体装置において、積層部材の第１部分内の第１貫通部材の径方向外側の表面は、積層部材の第２部分内の第１貫通部材の径方向外側の表面より小さい凹凸を有する。
本発明の半導体装置において、積層部材の第３部分は、第３厚さを有する第３ワードラインを含み、第１厚さ及び第３厚さは、第２厚さより大きく、積層部材の第２部分は、積層部材の第１部分と積層部材の第３部分との間に配置され、積層部材の第１部分内の第１貫通部材の径方向外側の表面は、積層部材の第２部分内の第１貫通部材の径方向外側の表面より小さい凹凸を有する。
本発明の半導体装置において、積層部材の第２部分は、積層部材の中央部分を含む。
本発明の半導体装置において、第１部分は、第１ワードラインに隣接する第１絶縁パターンを含み、第２部分は、第２ワードラインに隣接する第２絶縁パターンを含み、第２絶縁パターンの厚さに対する第２厚さの比率は、第１絶縁パターンの厚さに対する第１厚さの比率と異なる。
本発明の半導体装置において、第２部分は、複数の第２ワードライン及び複数の第２絶縁パターンを含み、複数の第２ワードラインは、第２厚さを有し、複数の第２絶縁パターンは、第２厚さを有する。
本発明の半導体装置において、第２ワードライン及び第２絶縁パターンの少なくとも一つは、積層部材の中央に位置する。
本発明の半導体装置において、積層部材の第３部分は、第３厚さを有する第３ワードライン及び第３ワードラインに隣接する第３絶縁パターンを含み、第１厚さ及び第３厚さは、第２厚さより小さく、積層部材の第２部分は、積層部材の第１部分と積層部材の第３部分との間に配置され、第１絶縁パターンの厚さに対する第１厚さの比率は、第３絶縁パターンの厚さに対する第３厚さの比率と同一である。
本発明の半導体装置において、第２絶縁パターンの厚さに対する第２厚さの比率は、第１絶縁パターンの厚さに対する第１厚さの比率より大きい。
本発明の半導体装置において、第２絶縁パターンの厚さに対する第２厚さの比率は、１．３より大きく、第１ワードラインでの第１貫通部材の直径は、第２ワードラインでの第１貫通部材の直径より小さい。
本発明の半導体装置において、第２絶縁パターンの厚さに対する第２厚さの比率は、第１絶縁パターンの厚さに対する第１厚さの比率より小さい。
本発明による半導体装置は、基板と、基板上に積層された複数のワードライン及び複数の絶縁パターンを含む積層部材と、複数のワードライン及び複数の絶縁パターンを貫通する方向に延びるよう形成される複数の貫通部材と、を含み、絶縁パターンは、隣接するワードラインの間に挟まれ、メモリセルが貫通部材とワードラインとが交差する部位に形成され、積層部材の第１部分は、第１厚さを有する第１ワードライン及び第１ワードラインに隣接する第１絶縁パターンを含み、積層部材の第２部分は、第２厚さを有する第２ワードライン及び第２ワードラインに隣接する第２絶縁パターンを含み、第２絶縁パターンの厚さに対する第２厚さの比率は、第１絶縁パターンの厚さに対する第１厚さの比率と異なる。
本発明の半導体装置において、積層部材の第３部分は、第３厚さを有する第３ワードライン及び第３ワードラインに直ちに隣接する第３絶縁パターンを含み、積層部材の第２部分は、積層部材の第１部分と積層部材の第３部分との間に配置され、第１絶縁パターンの厚さに対する第１厚さの比率は、第３絶縁パターンの厚さに対する第３厚さの比率と同一である。
本発明の半導体装置において、第１厚さ及び第３厚さは、第２厚さより小さい。
本発明の半導体装置において、第２部分は、第２厚さを有する複数の第２ワードライン及び第２厚さを有する複数の第２絶縁パターンを含み、第２ワードライン及び第２絶縁パターンの中の少なくとも一つは、積層部材の中央部に位置する。
本発明の半導体装置において、第２絶縁パターンの厚さに対する第２厚さの比率は、第１絶縁パターンの厚さに対する第１厚さの比率より大きい。
本発明の半導体装置では、ワードラインの厚さ及び／又はワードラインの間の間隔を適切に調節することによってワードラインの電気的特性の均一性を向上し、メモリセルに格納されたデータの安定度を向上することができる。
本発明の一実施形態による半導体装置を示すブロック図である。 図１に図示された半導体装置のメモリセルアレイの例を示すブロック図である。 本発明の一実施形態による半導体装置のメモリブロックの斜視図である。 図３のメモリブロックの平面図である 図４ＡのＩ−Ｉ’線に沿う断面図である。 図４ＢのＡ部分の拡大図である。 図４Ａに対応する平面図である。 図４Ｂに対応する断面図である。 図５ＢのＢ部分の拡大図である。 図４Ａに対応する平面図である。 図４Ｂに対応する断面図である。 図６ＢのＢ部分の拡大図である。 図４Ａに対応する平面図である。 図４Ｂに対応する断面図である。 図７ＢのＢ部分の拡大図である。 図４Ａに対応する平面図である。 図４Ｂに対応する断面図である。 図８ＢのＢ部分の拡大図である。 図４Ａに対応する平面図である。 図４Ｂに対応する断面図である。 図９ＢのＢ部分の拡大図である。 図４Ａに対応する平面図である。 図４Ｂに対応する断面図である。 図１０ＢのＢ部分の拡大図である。 図１０Ｂに対応される断面図である。 絶縁パターンの厚さによるワードライン間の漏洩電流を示す。 図４Ａに対応する平面図である。 図４Ｂに対応する断面図である。 図１３ＢのＢ部分の拡大図である。 図４Ａに対応する平面図である。 図４Ｂに対応する断面図である。 図１４ＢのＢ部分の拡大図である。 図１４ＡのＣ部分の拡大図である。 図１４ＣのＤ部分の拡大図であって、図１５ＡのＩＩ−ＩＩ’線に沿う断面図である。 本発明の一実施形態による半導体装置のメモリブロックの他の実施例を示す図である。 本発明の一実施形態による半導体装置のメモリブロックの他の実施例であって、図１６Ａとは異なる実施例を示す図である。 本発明の一実施形態による半導体装置のメモリブロックの他の実施例であって、図１６Ａ、Ｂとは異なる実施例を示す図である。 本発明の一実施形態による半導体装置のメモリブロックの他の実施例であって、図１６Ａ、Ｂ、Ｃとは異なる実施例を示す図である。 図３のメモリブロックの例示的実施形態を示す断面図である。 図１７のＡ１−Ａ１’線断面図である。 図１７のＡ２−Ａ２’線断面図である。 図１７のＡ３−Ａ３’線断面図である。 図１７のＡ１−Ａ１’線断面図であって、図１８Ａとは異なる形態の断面図である。 図１７のＡ２−Ａ２’線断面図であって、図１８Ｂとは異なる形態の断面図である。 図１７のＡ３−Ａ３’線断面図であって、図１８Ｃとは異なる形態の断面図である。 本発明の一実施形態による半導体装置を含む電子システムの一例を示す概略ブロック図である。 本発明の一実施形態による半導体装置を具備するメモリシステムの一例を示す概略ブロック図である。 本発明の一実施形態による半導体装置を装着した情報処理システムの一例を示す概略ブロック図である。
以上の本発明の目的、他の目的、特徴及び長所は、添付された図面に関連された以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明は、ここで説明される実施形態に限定されなく、他の形態に具体化されることもあり得る。むしろ、ここで紹介される実施形態は、開示された内容が徹底であり、完全になるように、そして当業者に本発明の思想が十分に伝達されるように下記のために提供される。
本明細書で、ある膜又は層が他の膜又は層上又は基板上に在ると言及される場合にそれは他の膜又は層上、又は基板上に直接形成されることができるか、又はこれらの間に第３の膜又は層が介在されることもあり得る。また、図面において、構成の大きさ及び厚さ等を明確にするために誇張されることもある。また、本明細書の多様な実施形態で第１、第２、第３等の用語が多様な領域、膜又は層等を記述するために使用されるが、これらの領域や膜または層がこのような用語によって限定されない。これらの用語は単なる所定領域や膜または層を他の領域や膜または層と区別させるために使用されただけである。ここに説明され、例示される各実施形態はそれの相補的な実施形態も含む。本明細書で「及び／又は」という表現は、前後に羅列された構成要素の中で少なくとも１つを含む意味に使用される。明細書の全体に亘って同一の参照番号で表示された部分は同一の構成要素を示す。
本発明の明細書で、「基板からの高さが増加することによって、いずれかの構成が非単調に（ｎｏｎｍｏｎｏｔｏｎｅ）変化する」ということは、いずれかの構成の大きさが基板からの高さが増加することによって、単調に増加するか、或いは、単調に減少することだけではなく、減少の後に増加、増加の後に減少、又は、変動することを含む。
（一実施形態）
以下、図面を参照して本発明の実施形態について詳細に説明する。
図１は、本発明の一実施形態による半導体装置を示すブロック図である。図１を参照すれば、本発明の一実施形態による半導体装置はメモリセルアレイ１０、アドレスデコーダー２０、読出し／書込み回路３０、データ入出力回路４０、及び制御ロジック５０を含む。
メモリセルアレイ１０は、複数のワードラインＷＬを通じてアドレスデコーダー２０に連結され、ビットラインＢＬを通じて読出し及び書込み回路３０に連結される。メモリセルアレイ１０は、複数のメモリセルを含む。例えば、メモリセルアレイ１０は、セル当たり１つ又はそれ以上のビットを格納することができるように構成される。
アドレスデコーダー２０は、ワードラインＷＬを通じてメモリセルアレイ１０に連結される。アドレスデコーダー２０は、制御ロジック５０の制御に応答して動作するように構成される。アドレスデコーダー２０は、外部からアドレスＡＤＤＲを受信できる。アドレスデコーダー２０は、受信されたアドレスＡＤＤＲの中で行アドレスをデコーディングして、複数のワードラインＷＬの中で対応するワードラインを選択する。また、アドレスデコーダー２０は、受信されたアドレスＡＤＤＲの中で列アドレスをデコーディングし、デコーディングされた列アドレスを読出し／書込み回路３０へ伝達する。例えば、アドレスデコーダー２０は、行デコーダー、列デコーダー、アドレスバッファ等のように広く公知された構成要素を含む。
読出し／書込み回路３０は、ビットラインＢＬを通じてメモリセルアレイ１０に連結され、データラインＤ／Ｌを通じてデータ入出力回路４０に連結される。読出し／書込み回路３０は、制御ロジック５０の制御に応答して動作する。読出し／書込み回路３０は、アドレスデコーダー２０からデコーディングされた列アドレスを受信するように構成される。読出し／書込み回路３０は、デコーディングされた列アドレスを利用して、ビットラインＢＬを選択する。例えば、読出し／書込み回路３０は、データ入出力回路４０からデータを受信し、受信されたデータをメモリセルアレイ１０に書き込む。読出し／書込み回路３０は、メモリセルアレイ１０からデータを読出し、読み出されたデータをデータ入出力回路４０へ伝達する。読出し／書込み回路３０は、メモリセルアレイ１０の第１格納領域からデータを読み出し、読み出されたデータをメモリセルアレイ１０の第２格納領域に書き込む。例えば、読出し／書込み回路３０はコピーバック（ｃｏｐｙ−ｂａｃｋ）動作を遂行するように構成される。
読出し／書込み回路３０は、ページバッファ又はページレジスター及び列選択回路を含む構成要素を含む。他の例として、読出し／書込み回路３０は、感知増幅器、書込みドライバ、及び列選択回路を含む構成要素を含む。
データ入出力回路４０は、データラインＤＬを通じて読出し／書込み回路３０に連結される。データ入出力回路４０は、制御ロジック５０の制御に応答して動作する。データ入出力回路４０は、外部とデータＤＡＴＡを交換するように構成される。データ入出力回路４０は、データラインＤＬを外部から伝達されるデータＤＡＴＡを通じて読出し／書込み回路３０へ伝達するように構成される。データ入出力回路４０は、読出し及び書込み回路からデータラインＤＬを通じて伝達されるデータＤＡＴＡを外部へ出力するように構成される。例えば、データ入出力回路４０は、データバッファ等のような構成要素を含む。
制御ロジック５０は、アドレスデコーダー２０、読出し／書込み回路３０、及びデータ入出力回路４０に連結される。制御ロジック５０は半導体装置の動作を制御するように構成される。制御ロジック５０は、外部から伝達される制御信号ＣＴＲＬに応答して動作する。
図２は、図１に図示された半導体装置のメモリセルアレイ１０の例を示すブロック図である。図２を参照すれば、本実施形態のメモリセルアレイ１０は、複数のメモリブロックＢＬＫ１〜ＢＬＫｈを含む。各メモリブロックは、３次元構造又は垂直構造を有する。例えば、各メモリブロックは、垂直方向に延長された複数のセルストリングを含む。
図３は、半導体装置のメモリブロックの斜視図である。
図３を参照すれば、基板１１０が提供される。基板１１０は、第１導電型、例えばＰ型を有する。基板１１０上にはバッファ誘電膜１２２が提供される。バッファ誘電膜１２２は、シリコン酸化膜である。バッファ誘電膜１２２上に、絶縁パターン１２５及び絶縁パターンを介在して互いに離隔された水平電極が提供される。
水平電極は、下部選択ラインＬＳＬ、第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、第８ワードラインＷＬ８、及び、上部選択ラインＵＳＬを含む。絶縁パターン１２５は、シリコン酸化膜である。バッファ誘電膜１２２は、絶縁パターン１２５に比べて薄くでもよい。水平電極は、ドーピングされたシリコン、金属、例えば、タングステン、金属窒化物、例えば、チタン窒化物、金属シリサイド又はこれらの組合を含む。本実施形態で、水平電極の各々は、例えばバリア膜、及び、バリア膜上の金属膜を含む。バリア膜は、金属窒化物、例えばチタン窒化物であってもよい。金属膜は、例えばタングステンであってもよい。
複数の絶縁パターン１２５及び複数の水平電極は、ゲート構造体Ｇを構成する。ゲート構造体Ｇは、第１方向Ｄ１に沿って水平的に延長する。複数のゲート構造体Ｇが基板１１０上に提供される。ゲート構造体Ｇは、第１方向Ｄ１と交差する第２方向Ｄ２に互いに対向する。上部選択ラインＵＳＬは、第２方向Ｄ２に互いに分離され、第１方向Ｄ１に延長される。図面には、一つのゲート構造体Ｇで、上部選択ラインＵＳＬが複数であり、下部選択ラインＬＳＬが１つであることを示したが、これに限定されない。
互いに隣接するゲート構造体Ｇの間に、第１方向Ｄ１に伸張する分離領域１２１が提供される。共通ソースラインＣＳＬが分離領域１２１の基板１１０に提供される。共通ソースラインＣＳＬは、互いに離隔されて、基板１１０内で第１方向Ｄ１に延長される。共通ソースラインＣＳＬは、第１導電型と異なる第２導電型、例えば、Ｎ型とを有する。図面に図示された場合と異なり、共通ソースラインＣＳＬは、基板１１０と下部選択ラインＬＳＬの下部選択ラインＬＳＬとの間に提供され、第１方向Ｄ１に延長するライン形状のパターンであってもよい。
複数の貫通部材ＰＬが、下部選択ラインＬＳＬ、第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、第８ワードラインＷＬ８、及び、上部選択ラインＵＳＬを貫通して基板１１０に連結される。貫通部材ＰＬは、基板１１０から上に、即ち、第３方向Ｄ３に延長される長軸を有する。貫通部材ＰＬの一端は、基板１１０に連結され、これらの他端は、第２方向Ｄ２に延長する配線に連結される。配線は、互いに隣接して第２方向Ｄ２に延長する第１配線ＢＬ１及び第２配線ＢＬ２を含む。
一つの上部選択ラインＵＳＬに結合された複数の貫通部材ＰＬは、ジグザグに又は少しずつずらして並べる（ｓｔａｇｇｅｒｅｄ）ように配置されてもよい。複数の貫通部材ＰＬは、同一の一つの上部選択ラインＵＳＬに結合された第１貫通部材ＰＬ１及び第２貫通部材ＰＬ２を含む。第１貫通部材ＰＬ１は、分離領域１２１に最も隣接し、第２貫通部材ＰＬ２は、分離領域１２１からさらに離れている。第２貫通部材ＰＬ２は、第１貫通部材ＰＬ１から第１方向Ｄ１及び第２方向Ｄ２にシフトされる。第１貫通部材ＰＬ１及び第２貫通部材ＰＬ２は、導電パターン１３６及びコンタクト１３８を通じて、第１配線ＢＬ１及び第２配線ＢＬ２に各々連結される。
第１配線ＢＬ１、第２配線ＢＬ２と共通ソースラインＣＳＬとの間に複数のセルストリングが提供される。第１配線ＢＬ１及び第２配線ＢＬ２は、フラッシュメモリ装置のビットラインである。一つのセルストリングは、第１配線ＢＬ１及び第２配線ＢＬ２に接続する上部選択トランジスタ、共通ソースラインＣＳＬに接続する下部選択トランジスタ、及び、上部選択トランジスタと下部選択トランジスタとの間に提供される複数の垂直型メモリセルを含む。下部選択ラインＬＳＬは、下部選択トランジスタの下部選択ゲートに対応され、第１ワードラインＷＬ１から第８ワードラインＷＬ８は、複数の垂直型メモリセルのセルゲートに対応され、垂直メモリセルがＮＡＮＤフラッシュメモリセルであるとき、上部選択ラインＵＳＬは上部選択トランジスタの上部選択ゲートに対応される。各々の貫通部材ＰＬは、複数の垂直に積層されたメモリセルを含む。下部選択ゲートは、フラッシュメモリ装置の接地選択ゲートである。上部選択ゲートは、フラッシュメモリ装置のストリング選択ゲートである。
第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、及び、第８ワードラインＷＬ８と貫通部材ＰＬとの間には、情報格納部１３０が提供される。図３には、情報格納部１３０が絶縁パターン１２５と第１ワードラインＷＬ１から第８ワードラインＷＬ８との間に延長することが図示されている。図面に図示した場合と異なり、情報格納部１３０の少なくとも一部は、絶縁パターン１２５と貫通部材ＰＬとの間に延長されてもよい。上部選択ラインＵＳＬ及び下部選択ラインＬＳＬと貫通部材ＰＬとの間には、情報格納部１３０の代わりにゲート絶縁膜が提供されてもよい。
図４Ａは、図３のメモリブロックの一実施形態を示す平面図であり、図４Ｂは、図４ＡのＩ−Ｉ’線に沿う断面図である。図４Ｃは、図４ＢのＡ部分の拡大図である。図４Ａで、図面を簡略するため、情報格納部は図示しなかった。
図４Ａ乃至図４Ｃを参照すれば、分離領域１２１は、分離絶縁膜１２０で満たされる。分離絶縁膜１２０は、シリコン酸化膜である。
貫通部材ＰＬは、柱状または筒状（シリンダ型、または、マカロニ型）の半導体である。筒状の貫通部材の中は、充填絶縁膜１３７で満たされている。充填絶縁膜は、シリコン酸化膜で形成される。貫通部材ＰＬの一端上に導電パターン１３６が提供される。導電パターン１３６に接する貫通部材ＰＬの一端はドレーン領域Ｄである。
情報格納部１３０は、貫通部材ＰＬに隣接するトンネル絶縁膜１３２、ワードラインＷＬに隣接するブロッキング絶縁膜１３４、及び、トンネル絶縁膜１３２とブロッキング絶縁膜１３４との間に形成される電荷格納膜１３３を含む（図４Ｃ参照）。トンネル絶縁膜１３２はシリコン酸化膜を含む。ブロッキング絶縁膜１３４は、高誘電膜、例えば、アルミニウム酸化膜又はハフニウム酸化膜を含む。ブロッキング絶縁膜１３４は、複数の薄膜から構成される多層膜である。例えば、ブロッキング絶縁膜１３４は、シリコン酸化膜、アルミニウム酸化膜、及び／又はハフニウム酸化膜を含む。図１５Ｂに示すように、ブロッキング絶縁膜１３４は、例えば、順次的に積層されたシリコン酸化膜１３４ａ及び高誘電膜１３４ｂを含むこともあり得る。電荷格納膜１３３は、電荷トラップ膜又は導電性ナノ粒子を含む絶縁膜であってもよい。電荷トラップ膜は、例えばシリコン窒化膜を含んでもよい。
情報格納部１３０の少なくとも一部は、ワードラインＷＬと絶縁パターン１２５との間に延長される。図４Ｃには、例えばブロッキング絶縁膜１３４が第３ワードラインＷＬ３及び第４ワードラインＷＬ４と絶縁パターン１２５との間に延長することが図示されている。情報格納部１３０の他の一部は、絶縁パターン１２５と貫通部材ＰＬとの間に延長される。図４Ｃには、例えばトンネル絶縁膜１３２及び電荷格納膜１３３が絶縁パターン１２５と貫通部材ＰＬとの間に延長することが図示されている。
絶縁パターン１２５と電荷格納膜１３３との間には保護膜１３１が提供される。保護膜１３１はシリコン酸化膜である。
本発明の概念によれば、第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、及び、第８ワードラインＷＬ８の厚さＬｇは、セルゲートの長さに対応する。隣接する第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、及び、第８ワードラインＷＬ８の間にゲート間誘電膜１５０が提供される。即ち、ゲート間誘電膜１５０、第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、及び、第８ワードラインＷＬ８は、交互に積層される。ゲート間誘電膜１５０は、絶縁パターン１２５を含む。図４Ｃには、ゲート間誘電膜１５０が一対のブロッキング絶縁膜１３４をさらに含むことが図示されている。ゲート間誘電膜１５０のいずれか一つの厚さは、それに隣接するワードライン間の間隔Ｌｓに対応される。垂直型メモリセルのピッチは、ピッチ（Ｌｇ＋Ｌｓ）として定義される。
本発明の一実施形態によれば、第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、及び、第８ワードラインＷＬ８の各々の厚さＬｇは、これらの間の間隔Ｌｓ、即ち、ゲート間誘電膜１５０の厚さより大きい。Ｌｇ／Ｌｓ＝１．０〜１．４である。好ましくは、Ｌｇ／Ｌｓ＝１．２〜１．４である。ワードラインＷＬ１〜ＷＬ８各々の厚さＬｇは、例えば、３５ｎｍ以上である。例えば、ワードラインＷＬ１〜ＷＬ８の厚さの中の最も小さい厚さは、３５ｎｍ以上であり、４２ｎｍ以下である。ゲート間誘電膜１５０各々の厚さＬｓは、２７ｎｍ以上である。
本発明の一実施形態による半導体装置を形成する方法が説明される。図５Ａ乃至図１０Ａ、図１３Ａ及び図１４Ａは図４Ａに対応する平面図である。図５Ｂ乃至図１０Ｂ、図１３Ｂ及び図１４Ｂは、図４Ｂに対応する断面図である。図５Ｃ乃至図１０Ｃ、図１３Ｃ及び図１４Ｃは、各々図５Ｂ乃至図１０Ｂ、図１３Ｂ及び図１４ＢのＢ部分の拡大図である。図１５Ａは図１４ＡのＣ部分の拡大図である。図１５Ｂは図１４ＣのＤ部分の拡大図であって、図１５ＡのＩＩ−ＩＩ’線に沿う断面図である。
図５Ａ乃至図５Ｃを参照すれば、基板１１０が提供される。基板１１０は、第１導電型、例えば、ｐ型の導電型を有する。基板１１０上にバッファ誘電膜１２２が形成される。バッファ誘電膜１２２は、例えばシリコン酸化膜であってもよい。バッファ誘電膜１２２は、例えば熱酸化工程によって形成されてもよい。犠牲膜１２３及び絶縁膜１２４がバッファ誘電膜１２２上に交互に積層され提供される。最上層の絶縁膜の厚さは、他の絶縁膜の厚さより厚くなる。絶縁膜１２４は、例えばシリコン酸化膜である。犠牲膜１２３は、バッファ誘電膜１２２及び絶縁膜１２４に対して湿式エッチング特性が異なる物質を含む。犠牲膜１２３は、例えばシリコン窒化膜、シリコン酸化窒化膜、ポリシリコン膜又はポリシリコンゲルマニウム膜を含む。犠牲膜１２３及び絶縁膜１２４は、例えば、化学的気相蒸着（ＣＶＤ）方法によって形成される。
犠牲膜１２３及び絶縁膜１２４の厚さ及びそれらの比率は、図４Ｃを参照して説明された第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、及び、第８ワードラインＷＬ８の厚さＬｇ、及び、間隔Ｌｓによって調節される。
図６Ａ乃至図６Ｃを参照すれば、バッファ誘電膜１２２、犠牲膜１２３、及び、絶縁膜１２４を貫通して、基板１１０を露出するセルホールＨが形成される。
図７Ａ乃至図７Ｃ及び図８Ａ乃至図８Ｃを参照すれば、セルホールＨ内に貫通部材ＰＬが形成される。貫通部材ＰＬの形成工程がより詳細に説明される。
図７Ａ乃至図７Ｃを参照すれば、セルホールＨの側壁に保護膜１３１が形成される。保護膜１３１は、シリコン酸化膜である。保護膜１３１上に電荷格納膜１３３が形成される。電荷格納膜１３３は、電荷トラップ膜又は導電性ナノ粒子を含む絶縁膜である。電荷トラップ膜は、例えばシリコン窒化膜を含む。トンネル絶縁膜１３２が電荷格納膜１３３上に形成される。トンネル絶縁膜１３２は、シリコン酸化膜である。保護膜１３１、トンネル絶縁膜１３２、及び、電荷格納膜１３３は、ＡＬＤ又はＣＶＤ方法によって形成されてもよい。
トンネル絶縁膜１３２上に第１サブ半導体膜１３５ａが形成される。第１サブ半導体膜１３５ａを異方性エッチングして、基板１１０を露出する。第１サブ半導体膜１３５ａは、トンネル絶縁膜１３２の内側壁上のスペーサー膜に変化される。第１サブ半導体膜１３５ａ上に第２サブ半導体膜１３５ｂが形成される。第２サブ半導体膜１３５ｂは、基板１１０と接触する。第１サブ半導体膜１３５ａ及び第２サブ半導体膜１３５ｂは、ＡＬＤ又はＣＶＤ方法に形成されてもよい。第１サブ半導体膜１３５ａ及び第２サブ半導体膜１３５ｂは、非晶質シリコン膜である。
図８Ａ乃至図８Ｃを参照すれば、熱処理工程が遂行されて、第１サブ半導体膜１３５ａ及び第２サブ半導体膜１３５ｂが半導体膜１３５に変化する。半導体膜１３５は、ポリシリコン膜又は単結晶質シリコン膜である。
半導体膜１３５は、セルホールＨを完全に満たさないように形成されてセルホールＨ内のチューブ構造を形成する。半導体膜１３５上に絶縁物質が形成されてセルホールＨを完全に満たしてもよい。半導体膜１３５及び絶縁物質は、平坦化されて、最上層の絶縁膜を露出する。これによって、その内部に充填絶縁膜１３７が満たされた、シリンダー型の貫通部材ＰＬがセルホールＨ内に各々形成される。貫通部材ＰＬは第１導電型の半導体膜である。図示された場合と異なり、半導体膜は、セルホールＨを満たすように形成されてもよい。この場合、充填絶縁膜は要求されない。
貫通部材ＰＬの上部は、リセスされて、最上層の絶縁膜の上部面より低くなる。貫通部材ＰＬがリセスされたセルホールＨ内に導電パターン１３６が形成される。導電パターン１３６は、ドーピングされたポリシリコン又は金属である。導電パターン１３６及びリセスされた貫通部材ＰＬの上部分に第２導電型の不純物イオンを注入して、ドレーン領域Ｄが形成される。第２導電型は、例えば、Ｎ型である。
図９Ａ乃至図９Ｃを参照すれば、バッファ誘電膜１２２、犠牲膜１２３及び絶縁膜１２４を連続的にパターニングし、互いに離隔され、第１方向に延長され、基板１１０を露出する、分離領域１２１が形成される。パターニングされた絶縁膜１２４は、絶縁パターン１２５になる。その前に、分離領域１２１の間で最上層の絶縁膜及び犠牲膜をパターニングして、オープニング１２７を形成することができる。オープニング１２７は、分離領域１２１の間で第１方向Ｄ１に延長して最上層の犠牲膜を２つに分けられる。オープニング１２７内に絶縁膜、例えば、シリコン酸化膜が満たされる。
図１０Ａ乃至図１０Ｃを参照すれば、分離領域１２１に露出された犠牲膜１２３を選択的に除去してリセス領域１２６を形成する。リセス領域１２６は、犠牲膜１２３が除去された領域に該当し、貫通部材ＰＬ及び絶縁パターン１２５によって定義される。犠牲膜１２３がシリコン窒化膜又はシリコン酸窒化膜を含む場合、犠牲膜１２３の除去工程は、燐酸を含むエッチング溶液を使用して遂行される。リセス領域１２６によって貫通部材ＰＬの側壁上の保護膜１３１の一部分が露出される。
保護膜１３１は、犠牲膜１２３を除去するためのエッチング溶液によって電荷格納膜１３３が損傷されることを防止する。リセス領域１２６によって露出された保護膜１３１は、選択的に除去される。保護膜１３１がシリコン酸化膜である場合、保護膜１３１は、例えばフッ酸を含むエッチング溶液によって除去される。これによって、リセス領域１２６は電荷格納膜１３３の一部分を露出する。
前述したセルホールＨを容易に形成するため、犠牲膜１２３と絶縁膜１２４との積層部材の高さを減らすことが好ましい。これによって、セルホールＨの横縦比（ａｓｐｅｃｔ ｒａｔｉｏ）を減らして、犠牲膜１２３と絶縁膜１２４との積層部材を容易にエッチングすることができる。同じ数の膜を積層する場合、積層部材の高さを減らすためには、犠牲膜１２３の厚さ及び絶縁膜１２４の厚さの少なくとも一方を減らすことが要求される。
犠牲膜１２３の厚さの減少は、図４Ｃを参照して説明したように、第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、及び、第８ワードラインＷＬ８の厚さＬｇの減少をもたらす。これによって、厚さＬｇに相応するゲートの長さが減少し、第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、及び、第８ワードラインＷＬ８の抵抗が増加する。さらに、犠牲膜１２３の厚さの減少は、導電膜１４０がリセス領域１２６を満たす過程で様々な問題をもたらす（図１３Ａ乃至図１４Ｃ参照）。
絶縁膜１２４の厚さの減少は、図４Ｃを参照して説明された、ゲート間誘電膜１５０の厚さＬｓの減少をもたらす。仮に、隣接するワードライン間の間隔Ｌｓがあまりにも狭くなれば、隣接するワードライン間に印加される電圧に耐えられなくなる。絶縁膜１２４の厚さがあまりにも薄ければ、１５Ｖ程度のＷＬ電圧でブレークダウンが発生する。これによって、隣接するワードライン間の間隔Ｌｓがあまりにも狭くなると、隣接するワードライン間に干渉が発生するか、或いは漏洩電流が発生してメモリセルの読出し及び／又は書き込みに不良が発生することができる。さらに、犠牲膜１２３を除去する工程で、毛細管減少に伴う物理的ストレスによって絶縁膜１２４に変形が発生する（図１１のＥ部参照）。これは、メモリセルの不良の原因になる。
そのため、図５Ａ乃至図５Ｃの段階で、犠牲膜１２３の厚さ及び絶縁膜１２４の厚さの少なくとも一方が適切に調節されなければならない。犠牲膜１２３と絶縁膜１２４との積層部材の高さが低くなければならないが、犠牲膜１２３の厚さ及び絶縁膜１２４の厚さの少なくとも一方は下限を有する。図１２を参照すれば、絶縁膜１２４の厚さがおおよそ２６ｎｍ以上であれば、漏洩電流が非常に少ないことが分かる。
図１３Ａ乃至図１３Ｃを参照すれば、リセス領域１２６内にブロッキング絶縁膜１３４が形成される。ブロッキング絶縁膜１３４は、リセス領域１２６に露出された絶縁パターン１２５の上部面及び下部面、及び、電荷格納膜１３３の上にコンフォーマルに形成される。ブロッキング絶縁膜１３４は、高誘電膜、例えば、アルミニウム酸化膜又はハフニウム酸化膜、を含む。ブロッキング絶縁膜１３４は、複数の薄膜から構成される多層膜である。例えば、ブロッキング絶縁膜１３４は、アルミニウム酸化膜及びシリコン酸化膜を含み、アルミニウム酸化膜及びシリコン酸化膜の積層順序は多様である。ブロッキング絶縁膜１３４は、段差塗布性が優れた原子層積層法及び／又は化学気相蒸着法で形成されることができる。
図１３Ａ乃至図１３Ｃ、図１４Ａ乃至図１４Ｃ、図１５Ａ及び図１５Ｂを参照すれば、ブロッキング絶縁膜１３４上に導電膜１４０が形成される。導電膜１４０は、ドーピングされたシリコン膜、金属膜、金属窒化膜及び金属シリサイド膜の中の少なくとも１つを含む。導電膜１４０は、ＣＶＤ又はＡＬＤ方法によって形成される。一例として、導電膜１４０は、バリア膜１４２、及び、バリア膜１４２上の金属膜１４４を含む。バリア膜１４２は、金属窒化膜、例えば、チタニウム窒化膜である。金属膜１４４は、例えばタングステン膜である。他の例として、導電膜１４０は、ポリシリコン膜、及び、ポリシリコン膜上のシリサイド膜を含む。この場合、導電膜１４０を形成することはポリシリコン膜を形成し、分離領域１２１に隣接するポリシリコン膜の一部を除去してポリシリコン膜をリセスし、リセスされたポリシリコン膜上に金属膜を形成し、金属膜を熱処理し、そして未反応金属膜を除去することを含む。シリサイド膜のための金属膜はタングステン、チタニウム、コバルト、又はニッケルを含む。
導電膜１４０がリセス領域１２６を満たす過程をより詳細に説明する。導電膜１４０は、分離領域１２１からリセス領域１２６に供給される。図１３Ａ乃至図１３Ｃから図１４Ａ乃至図１４Ｃに向かって時間が経過することによって、分離領域１２１から遠い貫通部材ＰＬｆ間の空間ＰＬｆｓｐが導電膜１４０で完全に満たされる前に、分離領域１２１に最も近い貫通部材ＰＬｎ間の空間ＰＬｎｓｐが導電膜１４０で塞がることがある。これによって、導電膜１４０内に大きい空洞Ｓが生成される。このような空洞Ｓは互いに連結されて一方向、例えば、第１方向Ｄ１、に延長される。これによって、分離領域１２１から遠くなるほど、リセス領域１２６内で導電膜１４０の垂直厚さが減少する。
このような場合、様々な問題点が発生する。一番目に、導電膜１４０で形成された第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、及び、第８ワードラインＷＬ８の抵抗が増加する問題が発生する。特に、分離領域１２１から遠い貫通部材ＰＬｆに隣接して形成された第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、及び、第８ワードラインＷＬ８での抵抗が非常に大きくなることがある。そのために、情報格納部に印加される電圧又は電流が分離領域１２１での距離によって変わられる。２番目に、空洞Ｓに吹き込まれるか、或いは閉じ込まれている化学物質によって後続の工程の間に絶縁パターン１２５、情報格納部１３０及び／又は貫通部材ＰＬが損傷を受けることがある。
図１５Ａ及び図１５Ｂを参照すれば、ブロッキング絶縁膜１３４は、シリコン酸化膜１３４ａ、及び、例えば、アルミニウム酸化物から形成される高誘電膜１３４ｂを含む。空洞Ｓに吹き込まれるか、或いは閉じ込まれている化学物質は、導電膜１４０を通過してブロッキング絶縁膜１３４を部分的に溶かすことがあり得る（Ｖ部参照）。化学物質は、例えば、弗素ガスである。弗素ガスは、導電膜１４０を形成するためのソース物質、例えば、六フッ化タングステンＷＦ６に起因する。これによって、第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、及び、第８ワードラインＷＬ８の間、及び／又は、貫通部材ＰＬと第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、及び、第８ワードラインＷＬ８との間の電気的特性が低下される。さらに、情報格納部１３０のデータ格納特性が低下されるだけでなく、不均一になることもあり得る。そのため、このような空洞Ｓの大きさ及び数を減らすか、或いは無くすことが必要である。
このために、リセス領域１２６の高さが大きいことが好ましい。空洞Ｓの生成が減少され、導電膜１４０が形成される間にソース物質がリセス領域１２６から分離領域１２１から容易に除去されるようにするためである。リセス領域１２６に対応する犠牲膜１２３の厚さは、例えば３５ｎｍ以上である。特に、導電膜１４０の厚さ３５ｎｍ以上はワードラインＷＬ１〜ＷＬ８を低抵抗化するために必要とする。
図４Ａ乃至図４Ｃを再び参照すれば、リセス領域１２６の外部に形成された導電膜１４０が除去される。これによって、リセス領域１２６の内に水平電極が形成される。水平電極は下部選択ラインＬＳＬ、第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、第８ワードラインＷＬ８、及び、上部選択ラインＵＳＬを含む。上部選択ラインＵＳＬは、２つに分けられ、これらは、第１方向Ｄ１に延長する。
分離領域１２１に形成された導電膜１４０が除去されて基板１１０が露出される。露出された基板１１０に第２導電型の不純物イオンが高濃度に提供されて共通ソースラインＣＳＬが形成される。
分離領域１２１を満たす分離絶縁膜１２０が形成される。第２方向に整列された貫通部材ＰＬは、一つの第１配線ＢＬ１又は第２配線ＢＬ２に共通に連結される（図３参照）。本発明の概念では、第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、及び、第８ワードラインＷＬ８の厚さ及びこれらの間のゲート間誘電膜１５０の厚さの調節によって、ワードラインの電気的特性及び電気的絶縁性の均一性を向上し、メモリセルに格納されたデータの安定度を向上することができる。
図１６Ａ乃至図１６Ｄは、図３のメモリブロックの他の実施形態を示すものであって、図４Ｃに対応する。
図１６Ａを参照すれば、情報格納部１３０を構成するトンネル絶縁膜１３２、電荷格納膜１３３、及び、ブロッキング絶縁膜１３４の全てがリセス領域１２６内に形成される。この場合、保護膜１３１は形成されないこともある。図７Ａ乃至図８Ｃの工程で、セルホールＨ内に保護膜１３１、電荷格納膜１３３、及び、トンネル絶縁膜１３２を形成することなく貫通部材ＰＬが形成されることもあり得る。貫通部材ＰＬは、セルホールＨ内に半導体膜を蒸着することによって、形成される。以後、図１３Ａ乃至図１３Ｃの工程で、リセス領域１２６内にトンネル絶縁膜１３２、電荷格納膜１３３、及びブロッキング絶縁膜１３４が順に形成される。以後、ブロッキング絶縁膜１３４上に導電膜１４０が形成される。
このような構造で、ゲート間誘電膜１５０は、絶縁パターン１２５の中の１つ、トンネル絶縁膜１３２、電荷格納膜１３３、及び、ブロッキング絶縁膜１３４を含む。即ち、ゲート間誘電膜１５０の厚さＬｓは、絶縁パターン１２５の中の一つ、及び、一対の情報格納部１３０の厚さの合計である。
図１６Ｂを参照すれば、電荷格納膜１３３、及び、ブロッキング絶縁膜１３４がリセス領域１２６内に形成される。図７Ａ乃至図８Ｃの工程で、セルホールＨ内に保護膜１３１及びトンネル絶縁膜１３２の形成の後、貫通部材ＰＬが形成される。貫通部材ＰＬは、図７Ａ乃至図８Ｃの工程と類似な方法に形成されてもよい。以後、図１３Ａ乃至図１３Ｃの工程で、リセス領域１２６内に電荷格納膜１３３、及びブロッキング絶縁膜１３４が順に形成される。以後、ブロッキング絶縁膜１３４上に導電膜１４０が形成される。
このような構造で、ゲート間誘電膜１５０は、絶縁パターン１２５の中の１つ、電荷格納膜１３３、及び、ブロッキング絶縁膜１３４を含む。即ち、ゲート間誘電膜１５０の厚さＬｓは絶縁パターン１２５の中の一つ、一対の電荷格納膜１３３、及び、一対のブロッキング絶縁膜１３４の厚さの合計である。
図１６Ｃを参照すれば、情報格納部１３０を構成するトンネル絶縁膜１３２、電荷格納膜１３３、及び、ブロッキング絶縁膜１３４の全てがセルホールＨ内に形成される。図７Ａ乃至図８Ｃの工程で、セルホールＨ内に保護膜１３１、ブロッキング絶縁膜１３４、電荷格納膜１３３、及び、トンネル絶縁膜１３２が順次的に形成される。トンネル絶縁膜１３２上に貫通部材ＰＬが形成される。貫通部材ＰＬは、図７Ａ乃至図８Ｃの工程と類似な方法に形成されてもよい。以後、図１３Ａ乃至図１３Ｃの工程で、リセス領域１２６内に導電膜１４０が形成される。
このような構造で、ゲート間誘電膜１５０は、絶縁パターン１２５の中の一つを含む。即ち、ゲート間誘電膜１５０の厚さＬｓは、絶縁パターン１２５の中の一つの厚さに対応する。
図１６Ｄを参照すれば、情報格納部１３０は、可変抵抗パターンである。可変抵抗パターンは、それの抵抗が変化されることができる、可変抵抗特性を有する物質の中の少なくとも一つを含む。
一例として、情報格納部１３０は、それに隣接する電極を通過する電流によって発生する熱によってそれの電気的抵抗が変化される物質、例えば、相変化物質、を含む。相変化物質は、アンチモン（ａｎｔｉｍｏｎｙ、Ｓｂ）、テルル（ｔｅｌｌｕｒｉｕｍ、Ｔｅ）及び、セレニウム（ｓｅｌｅｎｉｕｍ、Ｓｅ）の中の少なくとも１つを含む。例えば、相変化物質は、テルル（Ｔｅ）はおおよそ２０原子％乃至８０原子％の濃度を有し、アンチモン（Ｓｂ）は、おおよそ５原子％乃至５０原子％の濃度を有し、余りはゲルマニウム（Ｇｅ）であるカルコゲン化合物を含む。これに加えて、相変化物質は、不純物として、Ｎ、Ｏ、Ｃ、Ｂｉ、Ｉｎ、Ｂ、Ｓｎ、Ｓｉ、Ｔｉ、Ａｌ、Ｎｉ、Ｆｅ、Ｄｙ及びＬａの中の少なくとも１つを含む。又は、可変抵抗パターンは、ＧｅＢｉＴｅ、ＩｎＳｂ、ＧｅＳｂ及びＧａＳｂ中の一つで形成されてもよい。
他の例として、情報格納部１３０はそれを通過する電流によるスピン伝達過程を利用してそれの電気的抵抗が変化されることができる薄膜構造を有するように形成される。情報格納部１３０は、磁気−抵抗（ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）特性を示すように構成される薄膜構造を有し、少なくとも一つの強磁性物質及び／又は少なくとも一つの反強磁性物質を含む。
その他の例として、情報格納部１３０は、ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）化合物又は遷移金属酸化物の中の少なくとも一つを含む。例えば、情報格納部１３０は、ニオブ酸化物（ｎｉｏｂｉｕｍ ｏｘｉｄｅ）、チタン酸化物（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ニッケル酸化物（ｎｉｋｅｌ ｏｘｉｄｅ）、ジルコニア酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、バナジウム酸化物（ｖａｎａｄｉｕｍ ｏｘｉｄｅ）、ＰＣＭＯ（（Ｐｒ、Ｃａ）ＭｎＯ3）、ストロンチウム−チタン酸化物（ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウム−ストロンチウム−チタン酸化物（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ストロンチウム−ジルコニア酸化物（ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、バリウム−ジルコニア酸化物（ｂａｒｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、又は、バリウム−ストロンチウム−ジルコニア酸化物（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）などの少なくとも一つを含む。
このような場合、貫通部材ＰＬは、柱状の導電部材である。貫通部材ＰＬは、導電性物質で形成される。導電性物質は、例えばドーピングされた半導体、金属、導電性金属窒化物、シリサイド、又は、炭素ナノチューブ又はグラフェン等のようなナノ構造体の中の少なくとも１つを含む。
このような構造のために、図７Ａ乃至図８Ｃの工程で、セルホールＨ内に保護膜１３１及び情報格納部１３０が順次的に形成される。情報格納部１３０上に貫通部材ＰＬが形成される。貫通部材ＰＬは導電性物質を蒸着することによって形成される。以後、図１３Ａ乃至図１３Ｃの工程段で、リセス領域１２６内に導電膜１４０が形成される。
このような構造で、ゲート間誘電膜１５０は、絶縁パターン１２５の中の１つを含む。即ち、ゲート間誘電膜１５０の厚さは、絶縁パターン１２５の中の一つの厚さに対応する。
図１７は、図３のメモリブロックの例示的実施形態を示す断面図である。図１７を参照すれば、第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、及び、第８ワードラインＷＬ８は、基板１１０に近い第１グループＧ１、基板１１０から遠い第３グループＧ３、及び、第１グループＧ１と第３グループＧ３との間の第２グループＧ２を含まれる。言い換えれば、第１グループＧ１、第２グループＧ２、及び、第３グループＧ３は、下部のワードライン、中間のワードライン、上部のワードラインに各々対応される。言い換えれば、垂直ストリングのメモリセルは、下部メモリセル、中間部メモリセル及び上部メモリセルを含む。少なくとも一つのグループでのワードラインＷＬ１〜ＷＬ８間の間隔、即ち、ゲート間誘電膜１５０の厚さ、に対するワードラインＷＬ１〜ＷＬ８の厚さの比率は、他のグループの場合と異なる。例えば、一つのグループ、例えば、第２グループＧ２のワードライン間の間隔に対する各ワードラインの厚さの比率Ｌｇ／Ｌｓは、他のグループ、例えば、第１グループＧ１及び／又は第３グループＧ３のワードライン間の間隔に対する各ワードラインの厚さの比率Ｌｇ／Ｌｓより少なくとも１０％、又は、２０％、又は、４０％程度大きくなる。さらに大きいＬｇ／Ｌｓ比率は、さらに大きい直径を有する貫通部材の位置で有用になる。幾つかの実施形態では、このようなさらに大きいＬｇ／Ｌｓ比率は、１．３又はそれ以上である。上の例で、一つのグループ、例えば、第２グループＧ２での貫通部材の部分は、他のグループ、例えば、第１グループＧ１及び／又は第３グループＧ３での貫通部材の部分より大きい直径を有する。他の例で、一つのグループ、例えば、第２グループＧ２のワードライン間の間隔に対する各ワードラインの厚さの比率Ｌｇ／Ｌｓは、他のグループ、例えば、第１グループＧ１及び／又は第３グループＧ３、のワードライン間の間隔に対する各ワードラインの厚さの比率Ｌｇ／Ｌｓより少なくとも１０％、又は、２０％、又は、４０％程度小さいこともある。さらに小さいＬｇ／Ｌｓ比率は、径方向外側の表面に凹凸を有する貫通部材の位置で有用になる。幾つかの実施形態で、このような小さい大きいＬｇ／Ｌｓ比率は、１．３又はそれ以下である。ここに説明された異なるＬｇ／Ｌｓ比率は、Ｌｇ及びＬｓの１つ又は全てが異なる厚さを提供して得られる。例えば、適切なグループのワードラインの厚さＬｇを少なくとも１０％、又は、２０％、又は、４０％くらい異なるか、或いは、適切なグループのワードライン間の間隔Ｌｓを少なくとも１０％、又は、２０％、又は４０％くらい異なるようにする。
図１８Ａ乃至図１８Ｃは、各々図１７のＡ１−Ａ１’線、Ａ２−Ａ２’線、及び、Ａ３−Ａ３’線に沿って切断された平面図である。説明を簡易にするために、貫通部材ＰＬのみを図示されている。Ａ１−Ａ１’線、Ａ２−Ａ２’線及びＡ３−Ａ３’線に沿う平面図は、第１グループＧ１、第２グループＧ２、及び、第３グループＧ３に各々対応する。このようなグループに相応して、高さによって、貫通部材ＰＬの各々は、下部ＰＬａ、中央部ＰＬｂ及び上部ＰＬｃに区分される。
図１８Ａ乃至図１８Ｃを参照すれば、特定グループの貫通部材の円周に凹凸（ｓｔｒｉａｔｉｏｎ）が生成されることもある。貫通部材は、関連された凹凸の位置で不均一な直径を有することになる。凹凸は、貫通部材の直径の不均一であることを意味する。このような凹凸は、セルホールＨの形成のためのエッチング工程で、エッチングガスと犠牲膜／絶縁膜との反応、及び、エッチングガスと反応副産物との反応の差によって発生する。このような凹凸は、例えば、第２グループＧ２に対応されるセルホールＨの位置で多く発生する。これによって、中央部ＰＬｂの凹凸は、下部ＰＬａ及び上部ＰＬｃのものより大きくなる。凹凸を有する位置での貫通部材は、凹凸がないか、又は、より少ない凹凸を有する位置での貫通部材より大きい表面積、又はさらに大きい周囲の長さ、を有する。例えば、ここで説明された実施形態での凹凸が形成されている円周の長さは、関連された貫通部材の円周の長さに比べて、５％または１０％以上長くなるようにする。
図１９Ａ乃至図１９Ｃは、図１７のＡ１−Ａ１’線、Ａ２−Ａ２’線、及び、Ａ３−Ａ３’線に各々対応される断面図である。図示を簡単にするために、貫通部材ＰＬのみが図示されている。図１９Ａ乃至図１９Ｃを参照すれば、特定グループの高さでのセルホールＨの大きさが他のグループに比べて異なる。例えば、第２グループＧ２の高さでのセルホールＨの直径がさらに大きいボーイングが発生する。これによって、中央部ＰＬｂの直径が下部ＰＬａ及び上部ＰＬｃのものより大きい。例えば、これらの貫通部材の直径は、１０％又は２０％以上の差になる。中央部ＰＬｂでの直径は、下部ＰＬａ及び／又は上部ＰＬｃでの直径より１０％又は２０％くらい大きい。
このような凹凸及びボーイングは、グループにしたがって貫通部材ＰＬの不均一をもたらし、セルの特性の散布が大きくなる問題が発生する。
少なくとも一つのグループでのワードラインＷＬ１〜ＷＬ８間の間隔、即ち、ゲート間誘電膜１５０の厚さＬｓに対する第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、及び、第８ワードラインＷＬ８の厚さＬｇの比率Ｌｇ／Ｌｓは、他のグループの場合と異なる。比率Ｌｇ／Ｌｓが異なることは、セル特性の不均一度を減らすことができる。例えば、第２グループＧ２で発生された凹凸及びボーイングの問題は、第２グループＧ２での比率Ｌｇ２／Ｌｓ２を第１グループＧ１及び第３グループＧ３の比率Ｌｇ１／Ｌｓ１、Ｌｇ３／Ｌｓ３と異なるようにし、解決することができる。
一例として、ボーイングが発生すれば、特定の高さでのセルホールＨの直径が増加するので、貫通部材ＰＬ間の間隔が狭くなる。これは、図１３Ａ乃至図１３Ｃ及び図１４Ａ乃至図１４Ｃを参照して説明された導電膜の交替工程を難しくする要因となる。前述した空洞Ｓの発生及びブロッキング絶縁膜の損傷をもたらすことがある。このような問題は、ボーイングが発生したグループでの第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、及び、第８ワードラインＷＬ８の厚さに対応するリセス領域１２６の厚さ、即ち、犠牲膜の厚さを増加させることによって改善することができる。即ち、空洞Ｓの生成を抑制してブロッキング絶縁膜の損傷を減すことができる。これによって、ボーイングが発生したグループでの比率Ｌｇ／Ｌｓは増加される。
その他の例として、凹凸が発生すれば、異なる高さでのセル間の電気的な干渉が増加する。このような問題は、凹凸が発生したグループでのワードラインＷＬ１〜ＷＬ８間の間隔、即ち、ゲート間誘電膜１５０の厚さＬｓを増加させて改善することができる。これによって、凹凸が発生したグループでの比率Ｌｇ／Ｌｓは、減少される。
また、その他の例として、様々な要因によって特定グループでのプログラム速度が他のグループと異なる。例えば、グループによってセルの臨界電圧Ｖｔｈが異なる。このような場合、前述した比率Ｌｇ／Ｌｓは、調節することができる。例えば、どんなグループでのプログラム速度が他のグループに比べて過度に速い場合、様々なグループでのワードライン間の間隔、即ち、ゲート間誘電膜１５０の厚さＬｓを減少させることができる。ワードライン間の干渉が増加されてプログラム速度が遅くなり、すべてのグループでのプログラム速度が均一になる。これによって、いずれかのグループでの比率Ｌｇ／Ｌｓは、他のグループに比べて減少される。
前述したように、第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、及び、第８ワードラインＷＬ８の厚さＬｇ及び／又はワードライン間の間隔Ｌｓは、基板からの高さが増加するほど、貫通部材ＰＬにしたがって非単調に（ｎｏｎｍｏｎｏｔｏｎｅ）変化する。例えば、貫通部材ＰＬの直径が増加している位置でワードラインの厚さＬｇが増加される。例えば、貫通部材ＰＬの直径の不均一度、即ち、凹凸の度合いが増加している位置でワードライン間の間隔Ｌｓが増加される。
図２０は本発明の一実施形態による半導体装置を有する電子システムの一例を示す概略ブロック図である。
図２０を参照すれば、本発明の一実施形態による半導体装置を有する電子システム１１００はコントローラ１１１０、入出力装置（Ｉ／Ｏ）１１２０、記憶装置（ｍｅｍｏｒｙ ｄｅｖｉｃｅ）１１３０、インターフェイス１１４０、及び、バス（ｂｕｓ）１１５０を含む。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０、及び／又は、インターフェイス１１４０は、バス１１５０を通じて互いに結合される。バス１１５０は、データが移動される通路に該当する。記憶装置（ｍｅｍｏｒｙ ｄｅｖｉｃｅ）１１３０は、本発明の一実施形態による半導体装置を有する。
コントローラ１１１０は、マイクロプロセッサ、デジタル信号プロセス、マイクロコントローラ、及び、これらと類似な機能を遂行できる論理素子の中で少なくとも一つを含む。入出力装置１１２０は、キーパッド、キーボード、及び、ディスプレー装置等を含む。記憶装置１１３０は、データ及び／又は命令語等を格納する。インターフェイス１１４０は、通信ネットワークにデータを伝送するか、或いは、通信ネットワークからデータを受信する機能を遂行する。インターフェイス１１４０は、有線又は無線である。例えば、インターフェイス１１４０は、アンテナ又は有無線トランシーバー等を含む。図示しないが、電子システム１１００は、コントローラ１１１０の動作を向上するための動作記憶素子として、高速のＤＲＡＭ素子及び／又はＳＲＡＭ素子等をさらに含んでもよい。
電子システム１１００は、個人携帯用情報端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ポータブルコンピュータ（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信できるすべての電子製品に適用される。
図２１は、本発明の一実施形態による半導体装置を有するメモリシステムの一例を示す概略ブロック図である。
図２１を参照すれば、メモリシステム１２００は、記憶装置１２１０を含む。記憶装置１２１０は、前述した実施形態に開示された半導体装置の中で少なくとも一つを含む。また、記憶装置１２１０は、他の形態の半導体メモリ装置、例えば、ＤＲＡＭ装置及び／又はＳＲＡＭ装置等をさらに含む。メモリシステム１２００は、ホストと記憶装置１２１０との間のデータ交換を制御するメモリコントローラ１２２０を含む。記憶装置１２１０は、本発明の一実施形態による半導体装置を有する。
メモリコントローラ１２２０は、メモリカードの全般的な動作を制御するプロセシングユニット１２２２を含む。また、メモリコントローラ１２２０は、プロセシングユニット１２２２の動作メモリとして使用されるＳＲＡＭ１２２１を含む。これに加えて、メモリコントローラ１２２０は、ホストインターフェイス１２２３、メモリインターフェイス１２２５をさらに含む。ホストインターフェイス１２２３は、メモリシステム１２００とホスト（Ｈｏｓｔ）との間のデータ交換プロトコルを具備する。メモリインターフェイス１２２５は、メモリコントローラ１２２０と記憶装置１２１０とを接続させる。メモリコントローラ１２２０は、エラー訂正ブロック（Ｅｃｃ）１２２４をさらに含む。エラー訂正ブロック１２２４は、記憶装置１２１０から読出されたデータのエラーを検出及び訂正できる。図示しないが、メモリシステム１２００は、ホストとのインターフェイシングのためのコードデータを格納するＲＯＭ装置（ＲＯＭ ｄｅｖｉｃｅ）をさらに含んでもよい。メモリシステム１２００は、携帯用データ格納カードとして使用される。これと異なりに、メモリシステム１２００は、コンピューターシステムのハードディスクを代替できる固相ディスク（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）としても具現されることができる。
図２２は、本発明の一実施形態による半導体装置を有する情報処理システムの一例を示す概略ブロック図である。
図２２を参照すれば、モバイル機器やデスクトップコンピューターのような情報処理システムにフラッシュメモリシステム１３１０が装着される。本発明の一実施形態による半導体装置を有する情報処理システム１３００は、フラッシュメモリシステム１３１０と各々のシステムバス１３６０に電気的に連結されたモデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、ユーザーインターフェイス１３５０を含む。フラッシュメモリシステム１３１０は、先に言及されたメモリシステムと実質的に同様に構成される。フラッシュメモリシステム１３１０には中央処理装置１３３０によって処理されたデータ又は外部から入力されたデータが格納される。ここで、上述したフラッシュメモリシステム１３１０が半導体ディスク装置（ＳＳＤ）で構成され、この場合、情報処理システム１３００は、大容量のデータをフラッシュメモリシステム１３１０に安定的に格納することができる。そして、信頼性の増大にしたがって、フラッシュメモリシステム１３１０はエラー訂正に所要される資源を節減することができるので、高速のデータ交換機能を情報処理システム１３００に提供する。図示しないが、情報処理システム１３００には、応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、入出力装置等がさらに提供されることはこの分野の通常的な知識を習得した者に明確である。
また、本発明の一実施形態による半導体装置としてのメモリ装置又はメモリシステムは、多様な形態のパッケージに実装されることができる。例えば、本発明の概念にしたがう実施形態によるフラッシュメモリ装置又はメモリシステムは、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、ＰｌａｓｔｉｃＬｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ ＩｎＬｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎＷａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎＷａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ ＩｎＬｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等のような方式にパッケージ化されて実装される。
以上、添付された図面を参照して本発明の一実施形態を説明したが、本発明は、その技術的思想や必須的な特徴を変形することなく他の具体的な形態に実施されることもあり得る。したがって、以上で記述した実施形態にはすべての面で例示的なことであり、限定的なことではない理解しなければならない。
１１０・・・基板、
１２０・・・分離絶縁膜、
１２１・・・分離領域、
１２２・・・バッファ誘電膜、
１２３・・・犠牲膜、
１３０・・・情報格納部、
１３１・・・保護膜、
１３２・・・トンネル絶縁膜、
１３３・・・電荷格納膜、
１３４・・・ブロッキング絶縁膜、
１３５・・・半導体膜、
１３６・・・導電パターン、
１３７・・・充填絶縁膜、
１５０・・・ゲート間誘電膜、
ＣＳＬ・・・共通ソースライン、
ＬＳＬ・・・下部選択ライン、
ＵＳＬ・・・上部選択ライン、
ＰＬ ・・・貫通部材。

Claims (25)

  1. 基板と、
    前記基板上に積層された複数のワードライン及び複数の絶縁パターンを含む積層部材と、
    複数の前記ワードライン及び複数の前記絶縁パターンを貫通する方向に延びるよう形成される複数の貫通部材と、
    を備え、
    前記絶縁パターンは、隣接する前記ワードラインの間に配置され、メモリセルが前記貫通部材と前記ワードラインとが交差する部位に形成され、
    前記積層部材の第１部分は、第１厚さを有する第１ワードラインを含み、前記積層部材の第２部分は、第１厚さと異なる第２厚さを有する第２ワードラインを含むことを特徴とする半導体装置。
  2. 前記積層部材の第３部分は、第３厚さを有する第３ワードラインを含み、
    第３厚さ及び第１厚さは、第２厚さより小さく、
    前記積層部材の前記第２部分は、前記積層部材の前記第１部分と前記積層部材の前記第３部分との間に配置されることを特徴とする請求項１に記載の半導体装置。
  3. 第３厚さは、第１厚さと同一であることを特徴とする請求項２に記載の半導体装置。
  4. 前記積層部材は、複数の前記ワードライン及び複数の前記絶縁パターン上に積層された上部選択ライン、及び、前記基板と複数の前記ワードライン及び複数の前記絶縁パターンとの間に配置される下部選択ラインをさらに含むことを特徴とする請求項１に記載の半導体装置。
  5. 前記メモリセルは、不揮発性メモリセルを含むことを特徴とする請求項１に記載の半導体装置。
  6. 前記メモリセルは、不揮発性メモリトランジスタを含み、
    前記貫通部材は、伝導性コアを含み、
    前記不揮発性メモリトランジスタは、前記伝導性コア及び前記伝導性コアに対応する前記ワードラインの間に配置される電荷格納部を含むことを特徴とする請求項１に記載の半導体装置。
  7. 前記半導体装置は、垂直型ＮＡＮＤメモリ装置であり、
    前記貫通部材は、前記垂直型ＮＡＮＤメモリ装置のセルストリングを形成することを特徴とする請求項１に記載の半導体装置。
  8. 前記積層部材の前記第１部分内の第１貫通部材の直径は、前記積層部材の前記第２部分内の前記第１貫通部材の直径より小さいことを特徴とする請求項１に記載の半導体装置。
  9. 前記積層部材の第３部分は、第３厚さを有する前記ワードラインを含み、
    第１厚さ及び第３厚さは、第２厚さより小さく、
    前記積層部材の前記第２部分は、前記積層部材の前記第１部分と前記積層部材の前記第３部分との間に配置され、
    前記積層部材の前記第１部分の第１貫通部材の直径は、前記積層部材の前記第２部分内の第１貫通部材の直径より小さいことを特徴とする請求項１に記載の半導体装置。
  10. 前記積層部材の前記第２部分は、前記積層部材の中央部分を含むことを特徴とする請求項９に記載の半導体装置。
  11. 前記積層部材の前記第１部分内の第１貫通部材の径方向外側の表面は、前記積層部材の前記第２部分内の前記第１貫通部材の径方向外側の表面より小さい凹凸を有することを特徴とする請求項１に記載の半導体装置。
  12. 前記積層部材の第３部分は、第３厚さを有する第３ワードラインを含み、
    第１厚さ及び第３厚さは、前記第２厚さより大きく、
    前記積層部材の前記第２部分は、前記積層部材の前記第１部分と前記積層部材の前記第３部分との間に配置され、
    前記積層部材の前記第１部分内の第１貫通部材の径方向外側の表面は、前記積層部材の前記第２部分内の前記第１貫通部材の径方向外側の表面より小さい凹凸を有することを特徴とする請求項１に記載の半導体装置。
  13. 前記積層部材の前記第２部分は、前記積層部材の中央部分を含むことを特徴とする請求項１２に記載の半導体装置。
  14. 前記第１部分は、前記第１ワードラインに隣接する第１絶縁パターンを含み、
    前記第２部分は、前記第２ワードラインに隣接する第２絶縁パターンを含み、
    前記第２絶縁パターンの厚さに対する前記第２厚さの比率は、前記第１絶縁パターンの厚さに対する前記第１厚さの比率と異なることを特徴とする請求項１に記載の半導体装置。
  15. 前記第２部分は、複数の前記第２ワードライン及び複数の前記第２絶縁パターンを含み、
    複数の前記第２ワードラインは、前記第２厚さを有し、複数の前記第２絶縁パターンは、前記第２厚さを有することを特徴とする請求項１４に記載の半導体装置。
  16. 前記第２ワードライン及び前記第２絶縁パターンの少なくとも一つは、前記積層部材の中央に位置することを特徴とする請求項１５に記載の半導体装置。
  17. 前記積層部材の第３部分は、第３厚さを有する第３ワードライン及び前記第３ワードラインに隣接する第３絶縁パターンを含み、
    前記第１厚さ及び前記第３厚さは、前記第２厚さより小さく、
    前記積層部材の前記第２部分は、前記積層部材の前記第１部分と前記積層部材の前記第３部分との間に配置され、
    前記第１絶縁パターンの厚さに対する前記第１厚さの比率は、前記第３絶縁パターンの厚さに対する前記第３厚さの比率と同一であることを特徴とする請求項１４に記載の半導体装置。
  18. 前記第２絶縁パターンの厚さに対する前記第２厚さの比率は、前記第１絶縁パターンの厚さに対する前記第１厚さの比率より大きいことを特徴とする請求項１４に記載の半導体装置。
  19. 前記第２絶縁パターンの厚さに対する前記第２厚さの比率は、１．３より大きく、
    前記第１ワードラインでの第１貫通部材の直径は、前記第２ワードラインでの前記第１貫通部材の直径より小さいことを特徴とする請求項１８に記載の半導体装置。
  20. 前記第２絶縁パターンの厚さに対する前記第２厚さの比率は、前記第１絶縁パターンの厚さに対する前記第１厚さの比率より小さいことを特徴とする請求項１４に記載の半導体装置。
  21. 基板と、
    前記基板上に積層された複数のワードライン及び複数の絶縁パターンを含む積層部材と、
    複数の前記ワードライン及び複数の前記絶縁パターンを貫通する方向に延びるよう形成される複数の貫通部材と、
    を含み、
    前記絶縁パターンは、隣接する前記ワードラインの間に配置され、メモリセルが前記貫通部材と前記ワードラインとが交差する部位に形成され、
    前記積層部材の第１部分は、第１厚さを有する第１ワードライン及び前記第１ワードラインに隣接する第１絶縁パターンを含み、
    前記積層部材の第２部分は、第２厚さを有する第２ワードライン及び前記第２ワードラインに隣接する第２絶縁パターンを含み、
    前記第２絶縁パターンの厚さに対する前記第２厚さの比率は、前記第１絶縁パターンの厚さに対する前記第１厚さの比率と異なることを特徴とする半導体装置。
  22. 前記積層部材の第３部分は、第３厚さを有する第３ワードライン及び前記第３ワードラインに隣接する第３絶縁パターンを含み、
    前記積層部材の前記第２部分は、前記積層部材の前記第１部分と前記積層部材の前記第３部分との間に配置され、
    前記第１絶縁パターンの厚さに対する前記第１厚さの比率は、前記第３絶縁パターンの厚さに対する前記第３厚さの比率と同一であることを特徴とする請求項２１に記載の半導体装置。
  23. 前記第１厚さ及び前記第３厚さは、前記第２厚さより小さいことを特徴とする請求項２２に記載の半導体装置。
  24. 前記第２部分は、前記第２厚さを有する複数の前記第２ワードライン及び前記第２厚さを有する複数の前記第２絶縁パターンを含み、
    前記第２ワードライン及び前記第２絶縁パターンの少なくとも一つは、前記積層部材の中央部に位置することを特徴とする請求項２２に記載の半導体装置。
  25. 前記第２絶縁パターンの厚さに対する前記第２厚さの比率は、前記第１絶縁パターンの厚さに対する前記第１厚さの比率より大きいことを特徴とする請求項２１に記載の半導体装置。
JP2014178070A 2013-09-02 2014-09-02 半導体装置 Active JP6510202B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2013-0105006 2013-09-02
KR1020130105006A KR102130558B1 (ko) 2013-09-02 2013-09-02 반도체 장치

Publications (2)

Publication Number Publication Date
JP2015050466A true JP2015050466A (ja) 2015-03-16
JP6510202B2 JP6510202B2 (ja) 2019-05-08

Family

ID=52581992

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014178070A Active JP6510202B2 (ja) 2013-09-02 2014-09-02 半導体装置

Country Status (5)

Country Link
US (4) US10043816B2 (ja)
JP (1) JP6510202B2 (ja)
KR (1) KR102130558B1 (ja)
CN (2) CN104425512B (ja)
TW (1) TWI658570B (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9761605B1 (en) 2016-03-08 2017-09-12 Kabushiki Kaisha Toshiba Semiconductor memory device
US9837434B2 (en) 2016-03-14 2017-12-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR20180027308A (ko) 2016-09-06 2018-03-14 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체
CN107818982A (zh) * 2016-09-14 2018-03-20 东芝存储器株式会社 半导体存储装置
KR20180082935A (ko) 2017-01-11 2018-07-19 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법, 기록 매체 및 기판 처리 장치
KR20180107693A (ko) 2017-03-22 2018-10-02 가부시키가이샤 히다치 고쿠사이 덴키 기판 처리 장치, 반도체 장치의 제조 방법 및 기억 매체
US10115583B2 (en) 2017-02-16 2018-10-30 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device
US10283522B2 (en) 2017-03-21 2019-05-07 Toshiba Memory Corporation Three dimensional semiconductor memory device in which a channel layer has a stacked structure including an outer semiconductor layer and a doped inner semiconductor layer
JP2019075559A (ja) * 2017-10-11 2019-05-16 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 垂直型メモリ装置及び垂直型メモリ装置の製造方法
US10396087B2 (en) 2016-09-21 2019-08-27 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10910401B2 (en) 2019-03-15 2021-02-02 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150047823A (ko) * 2013-10-25 2015-05-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10685972B2 (en) * 2014-09-26 2020-06-16 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods for fabricating the same
US9542979B1 (en) 2015-08-25 2017-01-10 Macronix International Co., Ltd. Memory structure
KR102365114B1 (ko) 2015-08-28 2022-02-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
TWI570848B (zh) * 2015-08-31 2017-02-11 旺宏電子股份有限公司 記憶體結構
CN106505001B (zh) * 2015-09-06 2019-02-19 旺宏电子股份有限公司 半导体结构及其制造方法
KR102435027B1 (ko) * 2015-11-09 2022-08-23 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
US9754888B2 (en) 2015-12-14 2017-09-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
US9831125B2 (en) 2015-12-14 2017-11-28 Toshiba Memory Corporation Method for manufacturing semiconductor device
KR102509899B1 (ko) 2016-01-14 2023-03-14 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
US9704801B1 (en) 2016-02-17 2017-07-11 Kabushiki Kaisha Toshiba Semiconductor memory device
US9893080B2 (en) * 2016-03-04 2018-02-13 Toshiba Memory Corporation Semiconductor device having a diverse shaped columnar portion
US10403636B2 (en) 2016-03-11 2019-09-03 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
US9818754B2 (en) * 2016-03-15 2017-11-14 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10032935B2 (en) * 2016-03-16 2018-07-24 Toshiba Memory Corporation Semiconductor memory device with charge-diffusion-less transistors
KR20170119158A (ko) 2016-04-18 2017-10-26 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치
US10269804B2 (en) * 2016-05-11 2019-04-23 Micron Technology, Inc. Array of cross point memory cells and methods of forming an array of cross point memory cells
JP2018078160A (ja) * 2016-11-08 2018-05-17 東芝メモリ株式会社 半導体記憶装置
KR20180068653A (ko) * 2016-12-14 2018-06-22 삼성전자주식회사 반도체 장치
JP2018137388A (ja) * 2017-02-23 2018-08-30 東芝メモリ株式会社 半導体記憶装置およびその製造方法
US11552094B2 (en) 2017-07-18 2023-01-10 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US11037943B2 (en) 2017-07-18 2021-06-15 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US10297610B2 (en) * 2017-07-18 2019-05-21 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US10147875B1 (en) 2017-08-31 2018-12-04 Micron Technology, Inc. Semiconductor devices and electronic systems having memory structures
JP2019057556A (ja) 2017-09-20 2019-04-11 東芝メモリ株式会社 記憶装置
CN107818984B (zh) * 2017-11-01 2018-11-30 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
KR102402667B1 (ko) * 2018-01-10 2022-05-26 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR102427638B1 (ko) * 2018-01-10 2022-08-01 삼성전자주식회사 비휘발성 메모리 장치 및 이의 읽기 방법
US11295818B2 (en) 2018-02-09 2022-04-05 Samsung Electronics Co., Ltd. Non-volatile memory device, operating method thereof, and storage device having the same
KR102419895B1 (ko) * 2018-02-09 2022-07-12 삼성전자주식회사 비휘발성 메모리 장치 및 이의 읽기 방법
KR102366973B1 (ko) * 2018-03-26 2022-02-24 삼성전자주식회사 메모리 장치
US10497752B1 (en) 2018-05-11 2019-12-03 International Business Machines Corporation Resistive random-access memory array with reduced switching resistance variability
JP2020009904A (ja) 2018-07-09 2020-01-16 キオクシア株式会社 半導体メモリ
CN109166858A (zh) * 2018-09-06 2019-01-08 长江存储科技有限责任公司 3d-nand闪存
CN109166860A (zh) * 2018-09-06 2019-01-08 长江存储科技有限责任公司 3d-nand闪存的形成方法
CN109192733A (zh) * 2018-09-06 2019-01-11 长江存储科技有限责任公司 3d-nand闪存的形成方法
CN109148467A (zh) * 2018-09-06 2019-01-04 长江存储科技有限责任公司 3d-nand闪存
US10593730B1 (en) * 2018-10-10 2020-03-17 Micron Technology, Inc. Three-dimensional memory array
KR20200113063A (ko) 2019-03-20 2020-10-06 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 동작 방법
CN110047840B (zh) * 2019-03-29 2020-08-14 长江存储科技有限责任公司 3d nand闪存及制备方法
TWI685091B (zh) * 2019-04-18 2020-02-11 旺宏電子股份有限公司 半導體結構及其製造方法
US10811427B1 (en) 2019-04-18 2020-10-20 Macronix International Co., Ltd. Semiconductor structure and manufacturing method thereof
KR102657866B1 (ko) * 2019-06-10 2024-04-17 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20210000409A (ko) * 2019-06-25 2021-01-05 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US11309332B2 (en) * 2019-09-12 2022-04-19 Sandisk Technologies Llc Three-dimensional memory device containing ferroelectric memory elements encapsulated by transition metal-containing conductive elements and method of making thereof
JP2021114519A (ja) * 2020-01-17 2021-08-05 キオクシア株式会社 半導体記憶装置
KR20220144731A (ko) * 2021-04-20 2022-10-27 에스케이하이닉스 주식회사 탄소 나노 구조물을 포함하는 저항 변화층을 구비하는 반도체 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010034112A (ja) * 2008-07-25 2010-02-12 Toshiba Corp 半導体記憶装置
US20100078701A1 (en) * 2008-09-30 2010-04-01 Samsung Electronics Co., Ltd. Three-dimensional microelectronic devices including repeating layer patterns of different thicknesses
JP2011170953A (ja) * 2010-02-17 2011-09-01 Samsung Electronics Co Ltd 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
JP2011233831A (ja) * 2010-04-30 2011-11-17 Hitachi Ltd 半導体記憶装置
JP2014150236A (ja) * 2013-01-31 2014-08-21 Toshiba Corp 半導体記憶装置
JP2014241358A (ja) * 2013-06-12 2014-12-25 株式会社東芝 半導体記憶装置

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6933556B2 (en) * 2001-06-22 2005-08-23 Fujio Masuoka Semiconductor memory with gate at least partially located in recess defined in vertically oriented semiconductor layer
US7595778B2 (en) * 2005-04-15 2009-09-29 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device using the same
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
WO2008072692A1 (ja) 2006-12-15 2008-06-19 Nec Corporation 不揮発性記憶装置及びその製造方法
JP4772656B2 (ja) * 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
JP5086851B2 (ja) * 2008-03-14 2012-11-28 株式会社東芝 不揮発性半導体記憶装置
JP5279403B2 (ja) * 2008-08-18 2013-09-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20100028827A (ko) 2008-09-05 2010-03-15 주식회사 하이닉스반도체 반도체 소자 제조 방법 및 이를 이용한 수직 채널형 비휘발성 메모리 소자 제조 방법
JP5317664B2 (ja) 2008-12-17 2013-10-16 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP5364394B2 (ja) 2009-02-16 2013-12-11 株式会社東芝 不揮発性半導体記憶装置
KR20100107661A (ko) * 2009-03-26 2010-10-06 삼성전자주식회사 수직 구조를 갖는 비휘발성 메모리 소자의 제조방법
KR101623547B1 (ko) 2009-12-15 2016-05-23 삼성전자주식회사 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
US20120270978A1 (en) 2009-12-28 2012-10-25 3M Innovative Properties Company Plasticized polylactide
US8455940B2 (en) 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
KR101688598B1 (ko) 2010-05-25 2017-01-02 삼성전자주식회사 3차원 반도체 메모리 장치
US8928061B2 (en) * 2010-06-30 2015-01-06 SanDisk Technologies, Inc. Three dimensional NAND device with silicide containing floating gates
US9159739B2 (en) * 2010-06-30 2015-10-13 Sandisk Technologies Inc. Floating gate ultrahigh density vertical NAND flash memory
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR20120007838A (ko) 2010-07-15 2012-01-25 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
US8570808B2 (en) 2010-08-09 2013-10-29 Samsung Electronics Co., Ltd. Nonvolatile memory device with 3D memory cell array
US8378412B2 (en) * 2010-10-13 2013-02-19 Micron Technology, Inc. Memory arrays where a distance between adjacent memory cells at one end of a substantially vertical portion is greater than a distance between adjacent memory cells at an opposing end of the substantially vertical portion and formation thereof
DE102011084603A1 (de) * 2010-10-25 2012-05-16 Samsung Electronics Co., Ltd. Dreidimensionales Halbleiterbauelement
KR101744127B1 (ko) 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
KR101855437B1 (ko) * 2010-12-02 2018-05-08 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR20120077040A (ko) 2010-12-30 2012-07-10 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101842237B1 (ko) 2011-04-19 2018-03-27 삼성전자주식회사 3차원 반도체 메모리 소자 및 이를 제조하는 방법
KR101845507B1 (ko) * 2011-05-03 2018-04-05 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130005434A (ko) 2011-07-06 2013-01-16 에스케이하이닉스 주식회사 불휘발성 메모리 소자
KR102031182B1 (ko) * 2011-11-29 2019-10-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR20130116604A (ko) * 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102059525B1 (ko) * 2013-03-19 2019-12-27 삼성전자주식회사 보호 패턴을 가진 수직 셀형 반도체 소자
US9099496B2 (en) * 2013-04-01 2015-08-04 Sandisk Technologies Inc. Method of forming an active area with floating gate negative offset profile in FG NAND memory
KR102078597B1 (ko) * 2013-06-27 2020-04-08 삼성전자주식회사 반도체 장치
KR20150062768A (ko) * 2013-11-29 2015-06-08 삼성전자주식회사 이중 블로킹 절연막들을 갖는 반도체 메모리 소자를 제조하는 방법
KR102116668B1 (ko) * 2014-02-04 2020-05-29 삼성전자주식회사 불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법
KR102175763B1 (ko) * 2014-04-09 2020-11-09 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR102248205B1 (ko) * 2014-06-25 2021-05-04 삼성전자주식회사 수직 채널 및 에어 갭을 갖는 반도체 소자
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9236396B1 (en) * 2014-11-12 2016-01-12 Sandisk Technologies Inc. Three dimensional NAND device and method of making thereof
US9305849B1 (en) * 2014-11-12 2016-04-05 Sandisk Technologies Inc. Method of making a three dimensional NAND device
JP6343256B2 (ja) * 2015-05-29 2018-06-13 東芝メモリ株式会社 半導体装置及びその製造方法
US9659958B2 (en) * 2015-10-13 2017-05-23 Samsung Elctronics Co., Ltd. Three-dimensional semiconductor memory device
US9793139B2 (en) * 2015-10-29 2017-10-17 Sandisk Technologies Llc Robust nucleation layers for enhanced fluorine protection and stress reduction in 3D NAND word lines
KR102624498B1 (ko) * 2016-01-28 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9953996B2 (en) * 2016-02-10 2018-04-24 Toshiba Memory Corporation Semiconductor memory device
KR102609348B1 (ko) * 2016-10-26 2023-12-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10431591B2 (en) * 2017-02-01 2019-10-01 Micron Technology, Inc. NAND memory arrays
JP2018163965A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体記憶装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010034112A (ja) * 2008-07-25 2010-02-12 Toshiba Corp 半導体記憶装置
US20100078701A1 (en) * 2008-09-30 2010-04-01 Samsung Electronics Co., Ltd. Three-dimensional microelectronic devices including repeating layer patterns of different thicknesses
JP2011170953A (ja) * 2010-02-17 2011-09-01 Samsung Electronics Co Ltd 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
JP2011233831A (ja) * 2010-04-30 2011-11-17 Hitachi Ltd 半導体記憶装置
JP2014150236A (ja) * 2013-01-31 2014-08-21 Toshiba Corp 半導体記憶装置
JP2014241358A (ja) * 2013-06-12 2014-12-25 株式会社東芝 半導体記憶装置

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9761605B1 (en) 2016-03-08 2017-09-12 Kabushiki Kaisha Toshiba Semiconductor memory device
US9837434B2 (en) 2016-03-14 2017-12-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10418376B2 (en) 2016-03-14 2019-09-17 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR20180027308A (ko) 2016-09-06 2018-03-14 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체
JP2018046159A (ja) * 2016-09-14 2018-03-22 東芝メモリ株式会社 半導体記憶装置
CN107818982B (zh) * 2016-09-14 2021-08-03 东芝存储器株式会社 半导体存储装置
US10482963B2 (en) 2016-09-14 2019-11-19 Toshiba Memory Corporation Semiconductor memory device
CN107818982A (zh) * 2016-09-14 2018-03-20 东芝存储器株式会社 半导体存储装置
US10396087B2 (en) 2016-09-21 2019-08-27 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10090322B2 (en) 2017-01-11 2018-10-02 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device
KR20180082935A (ko) 2017-01-11 2018-07-19 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법, 기록 매체 및 기판 처리 장치
US10115583B2 (en) 2017-02-16 2018-10-30 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device
US10283522B2 (en) 2017-03-21 2019-05-07 Toshiba Memory Corporation Three dimensional semiconductor memory device in which a channel layer has a stacked structure including an outer semiconductor layer and a doped inner semiconductor layer
KR20180107693A (ko) 2017-03-22 2018-10-02 가부시키가이샤 히다치 고쿠사이 덴키 기판 처리 장치, 반도체 장치의 제조 방법 및 기억 매체
JP2019075559A (ja) * 2017-10-11 2019-05-16 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 垂直型メモリ装置及び垂直型メモリ装置の製造方法
JP7296706B2 (ja) 2017-10-11 2023-06-23 三星電子株式会社 垂直型メモリ装置及び垂直型メモリ装置の製造方法
US10910401B2 (en) 2019-03-15 2021-02-02 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same
US11335699B2 (en) 2019-03-15 2022-05-17 Kioxia Corporation Semiconductor device and method of manufacturing the same
US11785774B2 (en) 2019-03-15 2023-10-10 Kioxia Corporation Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
KR102130558B1 (ko) 2020-07-07
CN110085598A (zh) 2019-08-02
US10043816B2 (en) 2018-08-07
TWI658570B (zh) 2019-05-01
TW201513314A (zh) 2015-04-01
US10541248B2 (en) 2020-01-21
US20230127052A1 (en) 2023-04-27
US11545503B2 (en) 2023-01-03
US20200152643A1 (en) 2020-05-14
KR20150027408A (ko) 2015-03-12
US20180366474A1 (en) 2018-12-20
CN104425512A (zh) 2015-03-18
CN104425512B (zh) 2019-02-19
CN110085598B (zh) 2023-10-13
US20150060992A1 (en) 2015-03-05
JP6510202B2 (ja) 2019-05-08

Similar Documents

Publication Publication Date Title
JP6510202B2 (ja) 半導体装置
US9466613B2 (en) Vertical type memory device
JP6553848B2 (ja) 半導体装置
KR102002802B1 (ko) 반도체 장치
US9478560B2 (en) Memory device
US9287167B2 (en) Vertical type memory device
KR102170770B1 (ko) 반도체 장치
KR102265240B1 (ko) 메모리 장치
US10043822B2 (en) Semiconductor memory devices having vertical pillars that are electrically connected to lower contacts
JP2014057068A (ja) 不揮発性メモリ装置及びその形成方法
CN108417560B (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170804

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180524

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180605

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180829

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20181106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190208

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20190215

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190312

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190404

R150 Certificate of patent or registration of utility model

Ref document number: 6510202

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250