JP7296706B2 - 垂直型メモリ装置及び垂直型メモリ装置の製造方法 - Google Patents

垂直型メモリ装置及び垂直型メモリ装置の製造方法 Download PDF

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Description

本発明は半導体装置に関し、より詳しくは、垂直型メモリ装置及び垂直型メモリ装置の製造方法に関する。
半導体メモリ装置はデータを格納することに使われ、揮発性メモリ装置と不揮発性メモリ装置とに区分される。不揮発性メモリ装置の一例として、フラッシュメモリ装置は、携帯電話、デジタルカメラ、携帯用情報端末機（ＰＤＡ）、移動式コンピュータ装置、固定式コンピュータ装置、及びその他の装置に使用できる。不揮発性メモリ装置に対する高容量化及び小型化の要求によって垂直型メモリ装置が開発された。垂直型メモリ装置は基板上に垂直に積層された複数のメモリセルまたはメモリセルアレイを含むメモリ装置を称する。垂直型メモリ装置のうち、チャンネルホールがマルチホール（multi holes）構造で具現される垂直型メモリ装置の場合、チャンネルホールと隣接した分離領域によってチャンネルホールに形成されるメモリセルの特性が変わることがある。
本発明の一目的は、複数の垂直チャンネルに連結されるビットラインの電気的特性を均一化した垂直型メモリ装置を提供することにある。
本発明の一目的は、複数の垂直チャンネルに連結されるビットラインの電気的特性を均一化した垂直型メモリ装置の製造方法を提供することにある。
前述した本発明の一目的を達成するために、本発明の実施形態に係る垂直型メモリ装置は、セルアレイ、複数のビットライン、及び複数のビットラインコンタクトを含む。前記セルアレイは、第２方向に沿って離隔し、各々が規則的に配列された複数の垂直チャンネルを含む複数のセル領域を備える。前記複数のビットラインは前記第２方向に沿って延在され、前記第２方向と交差する第１方向に離隔する。前記複数のビットラインコンタクトは前記垂直チャンネルと前記ビットラインを電気的に連結する。前記セル領域の各々は、前記第１方向に沿って延在されて前記セル領域を前記第２方向に沿って電気的に分離するサブ分離領域を含む。前記垂直チャンネルは、各セル領域で前記サブ分離領域からの前記第２方向への距離によって区分される複数のタイプを有する。前記ビットラインコンタクトは前記複数のビットラインの各々に少なくとも２つの異なるタイプを有する垂直チャンネルを電気的に連結させる。
前述した本発明の一目的を達成するために、本発明の実施形態に係る垂直型メモリ装置は、セルアレイ、複数のビットライン、及び複数のビットラインコンタクトを含む。前記セルアレイは、規則的に配列された複数の垂直チャンネルを各々含む複数のセル領域と前記複数のセル領域を分離する複数の分離領域を含む。前記複数のビットラインは前記セルアレイを第２方向に沿って横切る。前記ビットラインコンタクトは、前記垂直チャンネルと前記ビットラインを電気的に連結する。前記垂直チャンネルは、前記セル領域の各々を前記第２方向に分離する少なくとも１つのサブ分離領域からの前記第２方向への距離によって区分される複数のタイプを有する。前記ビットラインコンタクトは、前記セル領域の各々で前記ビットラインの各々に少なくとも２つの異なるタイプを有する垂直チャンネルを電気的に連結させる。
前述した本発明の一目的を達成するために、本発明の実施形態に係る、第２方向に沿って離隔し、各々が規則的に配列された複数の垂直チャンネルを含む複数のセル領域、前記第２方向に沿って延在され、前記第２方向と交差する第１方向に離隔した複数のビットライン、及び前記垂直チャンネルと前記ビットラインを電気的に連結する複数のビットラインコンタクトを含む垂直型メモリ装置の製造方法では、前記垂直型メモリ装置のレイアウトを設計し、前記レイアウトで前記ビットラインのローディング均等化を検証し、前記検証されたローディング均等化に基づいてマスクを製作し、前記マスクを用いて前記垂直型メモリ装置を形成する。前記垂直チャンネルは、前記セル領域の各々を前記第２方向に分離するサブ分離領域からの前記第２方向への距離によって区分される複数のタイプを有する。前記セル領域の各々で、前記ビットラインコンタクトは前記ビットラインの各々に異なるタイプを有する少なくとも２つの垂直チャンネルを電気的に連結させる。
本発明の実施形態によれば、サブ分離領域からの距離に従うタイプを有する垂直チャンネルをビットラインコンタクトを用いてビットラインに連結させる時、第１セル領域と第２セル領域の各々で異なるタイプを有する少なくとも２つの垂直チャンネルをビットラインの各々に連結させて、ビットラインのローディングを均等化することができる。
本発明の実施形態に係るメモリシステムを示すブロック図である。 本発明の実施形態に係る図１のメモリシステムにおける垂直型メモリ装置を示すブロック図である。 図２の垂直型メモリ装置でメモリセルアレイを示すブロック図である。 図３のメモリブロック（ＢＬＫ１～ＢＬＫｚ）のうち、１つ（ＢＬＫｉ）の等価回路を示す回路図である。 本発明の実施形態に係る垂直型メモリ装置を図示した平面図である。 図５の垂直型メモリ装置をＩＡ－ＩＢ線に沿って切開した断面図である。 図５の垂直型メモリ装置をＩＩＡ－ＩＩＢ線に沿って切開した断面図である。 図５の第１セル領域で第１サブ分離チャンネルから第２方向への距離によって区分される垂直チャンネルのタイプを説明する図である。 本発明の他の実施形態に係る垂直型メモリ装置を示す平面図である。 本発明の他の実施形態に係る垂直型メモリ装置を示す平面図である。 発明の更に他の実施形態に係る垂直型メモリ装置を示す平面図である。 本発明の実施形態に係る垂直型メモリ装置を示す平面図である。 本発明の他の実施形態に係る垂直型メモリ装置を示す平面図である。 本発明の他の実施形態に係る垂直型メモリ装置を示す平面図である。 本発明の実施形態に係る垂直型メモリ装置の製造方法を示すフローチャートである。 本発明の実施形態に係る垂直型メモリ装置のレイアウト検証方法を示すフローチャートである。 本発明の実施形態に係るＳＳＤ（solid state disk or solid state drive）を示すブロック図である。
以下、添付した図面を参照して、本発明の好ましい実施形態をより詳細に説明しようとする。図面上の同一な構成要素に対しては同一な参照符号を使用し、同一な構成要素に対して重複した説明は省略する。
図１は、本発明の実施形態に係るメモリシステムを示すブロック図である。
図１を参照すると、メモリシステム（または、不揮発性メモリシステム）１は、メモリコントローラ３及び少なくとも１つの垂直型メモリ装置５を含むことができる。垂直型メモリ装置５は、不揮発性メモリ装置で具現できる。
図１に図示したメモリシステム１は、メモリカード、ＵＳＢメモリ、ＳＳＤなどのフラッシュメモリを基盤とするデータ格納媒体が全て含まれることができる。
垂直型メモリ装置５は、メモリコントローラ３の制御によって消去、書込みまたは、読出動作などを遂行することができる。このために、垂直型メモリ装置５は、入出力ラインを通じてコマンド（ＣＭＤ）、アドレス（ＡＤＤＲ）、そしてデータ（ＤＡＴＡ）の入力を受ける。また、垂直型メモリ装置５は制御ラインを通じて制御信号（ＣＴＲＬ）の提供を受けることができる。また、垂直型メモリ装置５はパワーラインを通じてメモリコントローラ３からパワー（ＰＷＲ）の提供を受けることができる。
図２は、本発明の実施形態に係る図１のメモリシステムにおける垂直型メモリ装置を示すブロック図である。
図２を参照すると、垂直型メモリ装置５は、メモリセルアレイ１０、アドレスデコーダ２０、ページバッファ回路３０、データ入出力回路４０、制御回路５０、及び電圧生成回路６０を含むことができる。
メモリセルアレイ１０は、ストリング選択ライン（ＳＳＬ）、複数のワードライン（ＷＬｓ）、及び接地選択ライン（ＧＳＬ）を通じてアドレスデコーダ２０と連結できる。また、メモリセルアレイ１０は複数のビットライン（ＢＬｓ）を通じてページバッファ回路３０と連結できる。メモリセルアレイ１０は、複数のワードライン（ＷＬｓ）及び複数のビットライン（ＢＬｓ）に連結される複数の不揮発性メモリセルを含むことができる。複数の不揮発性メモリセルはメモリセルアレイ１０に配置できる。
一実施形態において、メモリセルアレイ１０は基板上に３次元構造（または、垂直構造）で形成される３次元（three dimensional）メモリセルアレイでありうる。この場合、メモリセルアレイ１０は互いに積層されて形成される複数のメモリセルを含む垂直メモリセルストリングを含むことができる。３次元メモリセルアレイに対する詳細な説明は本明細書に参考文献として結合された米国登録番号７，６７９，１３３；８，５５３，４６６；８，６５４，５８７；８，５５９，２３５、及び米国公開番号２０１１／０２３３６４８に記述されている。
図３は、図２の垂直型メモリ装置でメモリセルアレイを示すブロック図である。
図３を参照すると、メモリセルアレイ１０は、複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ、ｚは２以上の整数）を含む。実施形態において、メモリブロック（ＢＬＫ１～ＢＬＫｚ）は図２に図示したアドレスデコーダ２０により選択される。例えば、アドレスデコーダ２０はメモリブロック（ＢＬＫ１～ＢＬＫｚ）のうち、ブロックアドレスに対応するメモリブロック（ＢＬＫ）を選択することができる。
図４は、図３のメモリブロック（ＢＬＫ１～ＢＬＫｚ）のうちの１つ（ＢＬＫｉ）を示す回路図である。
図４に図示したメモリブロック（ＢＬＫｉ）は基板上に３次元構造で形成される３次元メモリメモリブロックを示す。例えば、メモリブロック（ＢＬＫｉ）に含まれる複数のメモリセルストリングは前記基板と垂直な方向に形成できる。
図４を参照すると、メモリブロック（ＢＬＫｉ）は、ビットライン（ＢＬ１、ＢＬ２、ＢＬ３）と共通ソースライン（ＣＳＬ）との間に連結される複数のメモリセルストリング（ＮＳ１１～ＮＳ３３）を含むことができる。複数のメモリセルストリング（ＮＳ１１～ＮＳ３３）の各々は、ストリング選択トランジスタ（ＳＳＴ）、複数のメモリセル（ＭＣ１、ＭＣ２、．．．、ＭＣ８）、及び接地選択トランジスタ（ＧＳＴ）を含むことができる。図４には複数のメモリセルストリング（ＮＳ１１～ＮＳ３３）の各々が８個のメモリセル（ＭＣ１、ＭＣ２、．．．、ＭＣ８）を含むものとして図示されているが、本発明はこれに限定されるものではない。
ストリング選択トランジスタ（ＳＳＴ）は、相応するストリング選択ライン（ＳＳＬ１、ＳＳＬ２、ＳＳＬ３）に連結できる。複数のメモリセル（ＭＣ１、ＭＣ２、．．．、ＭＣ８）は各々相応するワードライン（ＷＬ１、ＷＬ２、．．．、ＷＬ８）に連結できる。接地選択トランジスタ（ＧＳＴ）は、相応する接地選択ライン（ＧＳＬ１、ＧＳＬ２、ＧＳＬ３）に連結できる。ストリング選択トランジスタ（ＳＳＴ）は、相応するビットライン（ＢＬ１、ＢＬ２、ＢＬ３）に連結され、接地選択トランジスタ（ＧＳＴ）は共通ソースライン（ＣＳＬ）に連結できる。
同一高さのワードライン（例えば、ＷＬ１）は共通に連結され、接地選択ライン（ＧＳＬ１、ＧＳＬ２、ＧＳＬ３）及びストリング選択ライン（ＳＳＬ１、ＳＳＬ２、ＳＳＬ３）は各々分離できる。図４にはメモリブロック（ＢＬＫｉ）が８個のワードライン（ＷＬ１、ＷＬ２、．．．、ＷＬ８）及び３個のビットライン（ＢＬ１、ＢＬ２、ＢＬ３）に連結されるものとして図示されているが、本発明の実施形態はこれに限定されるものではない。
また、図２を参照すると、制御回路５０はメモリコントローラ３からコマンド信号（ＣＭＤ）及びアドレス信号（ＡＤＤＲ）を受信し、コマンド信号（ＣＭＤ）及びアドレス信号（ＡＤＤＲ）に基づいて垂直型メモリ装置５の消去ループ、プログラムループ、及び読出動作を制御することができる。ここで、プログラムループはプログラム動作とプログラム検証動作を含むことができ、消去ループは消去動作と消去検証動作を含むことができる。
例えば、制御回路５０はコマンド信号（ＣＭＤ）に基づいて電圧生成回路６０を制御するための制御信号（ＣＴＬｓ）を生成し、アドレス信号（ＡＤＤＲ）に基づいてローアドレス（Ｒ＿ＡＤＤＲ）及びコラムアドレス（Ｃ＿ＡＤＤＲ）を生成することができる。制御回路５０は、ローアドレス（Ｒ＿ＡＤＤＲ）をアドレスデコーダ２０に提供し、コラムアドレス（Ｃ＿ＡＤＤＲ）をデータ入出力回路４０に提供することができる。
アドレスデコーダ２０は、ストリング選択ライン（ＳＳＬ）、複数のワードライン（ＷＬｓ）、及び接地選択ライン（ＧＳＬ）を通じてメモリセルアレイ１０と連結できる。プログラム動作または読出動作時、アドレスデコーダ２０は制御回路５０から提供されるローアドレス（Ｒ＿ＡＤＤＲ）に基づいて複数のワードライン（ＷＬｓ）のうちの１つを選択ワードラインに決定し、複数のワードライン（ＷＬｓ）のうち、選択ワードラインを除外した残りのワードラインを非選択ワードラインに決定することができる。
電圧生成回路６０は、制御回路５０から提供される制御信号（ＣＴＬｓ）に基づいて垂直型メモリ装置５の動作に必要なワードライン電圧（ＶＷＬｓ）を生成することができる。電圧生成回路６０から生成されるワードライン電圧（ＶＷＬｓ）は、アドレスデコーダ２０を通じて複数のワードライン（ＷＬｓ）に印加できる。
例えば、消去動作時、電圧生成回路６０はメモリブロックのウェルに消去電圧を印加し、メモリブロックの全てのワードラインに接地電圧を印加することができる。消去検証動作時、電圧生成回路６０は１つのメモリブロックの全てのワードラインに消去検証電圧を印加するか、またはワードライン単位で消去検証電圧を印加することができる。
例えば、プログラム動作時、電圧生成回路６０は選択ワードラインにプログラム電圧を印加し、非選択ワードラインにはプログラムパス電圧を印加することができる。また、プログラム検証動作時、電圧生成回路６０は選択ワードラインにプログラム検証電圧を印加し、非選択ワードラインには検証パス電圧を印加することができる。
また、読出動作時、電圧生成回路６０は選択ワードラインに読出電圧を印加し、非選択ワードラインには読出パス電圧を印加することができる。
ページバッファ回路３０は、複数のビットライン（ＢＬｓ）を通じてメモリセルアレイ１０と連結できる。ページバッファ回路３０は、複数のページバッファを含むことができる。一実施形態において、１つのページバッファに１つのビットラインが連結できる。他の実施形態において、１つのページバッファに２つ以上のビットラインが連結できる。
ページバッファ回路３０は、プログラム動作時、選択されたページにプログラムされるデータを一時的に格納し、読出動作時、選択されたページから読出されたデータを一時的に格納することができる。ページバッファ回路３０は、制御回路５０からの制御信号（ＰＣＴＬ）に応答して動作することができる。
データ入出力回路４０は、データライン（ＤＬｓ）を通じてページバッファ回路３０と連結できる。プログラム動作時、データ入出力回路４０はメモリコントローラ３からプログラムデータ（ＤＡＴＡ）を受信し、制御回路５０から提供されるコラムアドレス（Ｃ＿ＡＤＤＲ）に基づいてプログラムデータ（ＤＡＴＡ）をページバッファ回路３０に提供することができる。読出動作時、データ入出力回路４０は制御回路５０から提供されるコラムアドレス（Ｃ＿ＡＤＤＲ）に基づいてページバッファ回路３０に格納された読出データ（ＤＡＴＡ）をメモリコントローラ３に提供することができる。
また、ページバッファ回路３０と入出力回路４０はメモリセルアレイ１０の第１格納領域からデータを読出し、読出されたデータをメモリセルアレイ１０の第２格納領域に書き込むことができる。即ち、ページバッファ回路３０と入出力回路４０はコピー－バック（copy-back）動作を遂行することができる。ページバッファ回路３０と入出力回路４０は、制御回路５０により制御できる。
図５は、本発明の実施形態に係る垂直型メモリ装置を図示した平面図である。
図６は、図５の垂直型メモリ装置をＩＡ－ＩＢ線に沿って切開した断面図である。
図７は、図５の垂直型メモリ装置をＩＩＡ－ＩＩＢ線に沿って切開した断面図である。
図５から図７を参照すると、垂直型メモリ装置１０ａは、半導体基板１００の上にゲートスタック１６０、ゲートスタック１６０を貫通する垂直チャンネル１５０、そして垂直チャンネル１５０と電気的に連結されたビットライン（ＢＬ１～ＢＬ４）を含むことができる。垂直型メモリ装置１０ａは、垂直チャンネル１５０に沿って延在されたメモリ膜１３５をさらに含む半導体メモリ装置でありうる。一例に、メモリ膜１３５は酸化膜の間に挿入された窒化膜を含むことができる。他の例に、メモリ膜１３５はカルコゲン化合物や遷移金属酸化膜のような可変抵抗膜を含むことができる。また、垂直チャンネル１５０はチャンネルホールと称されることができる。
ビットライン（ＢＬ１～ＢＬ４）は、半導体基板１００に水平な第２方向（Ｄ２）に沿って延在され、第２方向（Ｄ２）と交差して半導体基板１００に水平な第１方向（Ｄ１）に沿って互いに離隔できる。垂直チャンネル１５０は、半導体基板１００から垂直な第３方向（Ｄ３）に沿って延在できる。
ゲートスタック１６０は、第１方向（Ｄ１）に沿って延在された、垂直チャンネル１５０に沿って垂直積層されて絶縁膜１２５により離隔した複数個のゲート１６１～１６６を含む複数個のセルストリング１６７を含むことができる。ゲート１６１～１６６は、半導体基板１００に隣接し、接地選択ライン（ＧＳＬ）を構成する少なくとも１つの第１ゲート１６１、ビットライン（ＢＬ１～ＢＬ４）に隣接し、ストリング選択ライン（ＳＳＬ）を構成する少なくとも１つの第６ゲート１６６、そして接地選択ライン（ＧＳＬ）とストリング選択ライン（ＳＳＬ）との間のワードライン（ＷＬ）を構成する第２から第５ゲート１６２～１６５を含むことができる。本実施形態では６個のゲート１６１～１６６に対して説明するが、これに限定されず、それ以上でありうる。
垂直型メモリ装置１０ａは、ゲートスタック１６０を第２方向（Ｄ２）に沿って分離するワードラインカット領域１３１ａ、１３１ｂ、１３１ｃをさらに含むことができる。ワードラインカット領域１３１ａ、１３１ｂ、１３１ｃは分離領域と称されることができる。ワードラインカット領域１３１ａ、１３１ｂ、１３１ｃは、第１方向（Ｄ１）に沿って延在されたトレンチ形態を有することができ、絶縁膜１４１で詰められていることができる。
絶縁膜１４１の下の半導体基板１００には共通ソースライン（ＣＳＬ）を構成する共通ソース１２６が提供できる。共通ソース１２６は、半導体基板１００の導電型（例：Ｐ型）と反対になる導電型（例：Ｎ型）を有することができる。垂直チャンネル１５０の上端には共通ソース１２６と同一な導電型（例：Ｐ型）を有するドレイン１２８が提供できる。
垂直チャンネル１５０の下端は半導体基板１００と電気的に連結されることができ、垂直チャンネル１５０の上端はビットライン（ＢＬ１～ＢＬ４）と電気的に連結できる。
垂直型メモリ装置１０ａは、第２方向（Ｄ２）に沿って離隔した第１セル領域（ＬＣ）と第２セル領域（ＲＣ）を含むことができる。第１セル領域（ＬＣ）と第２セル領域（ＲＣ）はワードラインカット領域１３１ｂにより分離できる。第１セル領域（ＬＣ）は左側セル領域、第２セル領域（ＲＣ）は右側セル領域と称されることができる。ワードラインカット領域１３１ｂは分離領域と称されることができる。
垂直型メモリ装置１０ａは、垂直チャンネル１５０と同一な構造を有する少なくとも１つのダミーチャンネル１７０をさらに含むことができる。例えば、左側セル領域（ＬＣ）と右側セル領域（ＲＣ）の各々は少なくとも１つのダミーチャンネル１７０を含むことができる。垂直型メモリ装置１０ａは、ビットライン（ＢＬ１～ＢＬ４）と電気的に連結される８個の垂直チャンネル１５０と１つのダミーチャンネル１７０からなる９個のチャンネルを有するセルアレイが反復されるセル構造を有することができる。
左側セル領域（ＬＣ）及び右側セル領域（ＲＣ）の各々で、第６ゲート１６６は少なくとも２つに分離できる。例えば、第６ゲート１６６は、第１方向（Ｄ１）に沿ってトレンチ形態に延在される選択ラインカット領域１３３ａ、１３３ｂにより、第２方向（Ｄ２）に離隔した第１ストリング選択ライン（ＳＳＬ１）と第２ストリング選択ライン（ＳＳＬ２）とに分離できる。選択ラインカット領域１３３ａ、１３３ｂの各々はサブ分離領域と称されることができる。
選択ラインカット領域１３３ａ、１３３ｂの各々は絶縁膜１４３で詰められていることができる。複数個のダミーチャンネル１７０は、選択ラインカット領域１３３ａ、１３３ｂ上で第１方向（Ｄ１）に沿って一列配列できる。一例に、選択ラインカット領域１３３ａ、１３３ｂの各々はワードラインカット領域１３１ａ、１３１ｂ、１３１ｃの各々に比べて小さい幅、即ち第２方向（Ｄ２）への間隔が小さいことがある。
左側セル領域（ＬＣ）及び右側セル領域（ＲＣ）の各々に含まれた垂直チャンネル１５０とダミーチャンネル１７０は規則的に配列できる。例えば、垂直チャンネル１５０とダミーチャンネル１７０は第１方向（Ｄ１）に沿ってジグザグ形態に配列されることができ、そのジグザグ配列が第２方向（Ｄ２）に沿って反復できる。
したがって、例えば、垂直チャンネルが一列配列された場合に比べてジグザグ配列された場合、垂直チャンネル１５０の密度をより増加させることができるので、高集積化に有利でありうる。併せて、ストリング選択ライン（ＳＳＬ１、ＳＳＬ２）がより多い数の垂直チャンネル１５０と連結されることによって、垂直型メモリ装置１０ａのページサイズを拡張させることができ、これはより多いデータを同時に書込みし読出することを可能にすることによって、動作速度を増加させることができる。
例えば、第１方向（Ｄ１）に沿って最隣接する２つの垂直チャンネル１５０は、ビットライン（ＢＬ１～ＢＬ４）のピッチ（以下、ビットラインピッチ）の約２倍に相当する距離に離隔できる。同様に、第１方向（Ｄ１）に沿って最隣接する垂直チャンネル１５０とダミーチャンネル１７０は、ビットラインピッチの約２倍に相当する距離に離隔できる。第２方向（Ｄ２）に沿って隣接した垂直チャンネル１５０とダミーチャンネル１７０は、同一間隔で離隔して一列配列できる。ここでの同一間隔はビットラインピッチの約２倍に相当するか、またはこれと異なる距離でありうる。
本発明の実施形態によれば、図５から分かるように、右側セル領域（ＲＣ）でのチャンネル１５０、１７０の配列は、左側セル領域（ＬＣ）でのチャンネル１５０、１７０の配列に対して第２分離領域１３１ｂを中心として線対称をなすミラーイメージ（mirror image）を有することができる。
左側セル領域（ＬＣ）で垂直チャンネル１５０は第１サブ分離領域１３３ａを中心として線対称をなすことができる。右側セル領域（ＲＣ）で垂直チャンネル１５０は第２サブ分離領域１３３ｂを中心として線対称をなすことができる。
左側セル領域（ＬＣ）で、ビットラインピッチの約２倍に該当する距離単位で、第２方向（Ｄ２）に平行な仮想線上に配置されたビットラインコンタクト１８０は、第１サブ分離領域１３３ａを中心として点対称をなすことができる。右側セル領域（ＲＣ）で、ビットラインピッチの約２倍に該当する距離単位で、第２方向（Ｄ２）に平行な仮想線上に配置されたビットラインコンタクト１８０は、第２サブ分離領域１３３ｂを中心として点対称をなすことができる。左側セル領域（ＬＣ）でビットラインコンタクト１８０は第２分離領域１３１ｂを中心として右側セル領域（ＲＣ）でのビットラインコンタクト１８０と点対称をなすことができる。
ビットライン（ＢＬ１～ＢＬ４）のうち、隣接した第１ビットライン（ＢＬ１）と第２ビットライン（ＢＬ２）は第２方向（Ｄ２）に沿って一列配列された垂直チャンネル１５０上に提供できる。同様に、ビットライン（ＢＬ１～ＢＬ４）のうち、隣接した第３ビットライン（ＢＬ３）と第４ビットライン（ＢＬ４）は第２方向（Ｄ２）に沿って一列配列された垂直チャンネル１５０上に提供できる。
ビットラインコンタクト１８０が垂直チャンネル１５０上に提供できる。ビットラインコンタクト１８０はドレイン１２８と接続して垂直チャンネル１５０とビットライン（ＢＬ１～ＢＬ４）を電気的に連結させることができる。ダミーチャンネル１７０上ではビットラインコンタクト１８０が提供されないことがある。
図８は、図５の第１セル領域で第１サブ分離領域から第２方向への距離によって区分される垂直チャンネルのタイプを説明する図である。
図８を参照すると、第１セル領域（ＬＣ）で、隣接した第１サブ分離領域１３３ａから第２方向への距離によって、第１距離（ｄ１）を有する垂直チャンネル１５１は第１タイプを有し、第２距離（ｄ２）を有する垂直チャンネル１５２は第２タイプを有し、第３距離（ｄ３）を有する垂直チャンネル１５３は第３タイプを有し、第４距離（ｄ４）を有する垂直チャンネル１５４は第４タイプを有すると仮定する。ここで、第２距離（ｄ２）は第１距離（ｄ１）より大きく、第３距離（ｄ３）は第２距離（ｄ２）より大きく、第４距離（ｄ４）は第３距離（ｄ３）より大きいとし得る。
また、図５から図７を参照すると、ビットラインコンタクト１８０はビットライン（ＢＬ１～ＢＬ４）の各々に互いに異なるタイプを有する少なくとも２つの垂直チャンネルが連結されるように配置できる。
図６を参照すると、左側セル領域（ＬＣ）で、ビットラインコンタクト１８１４は第１ビットライン（ＢＬ１）と第４タイプの垂直チャンネルを連結させ、ビットラインコンタクト１８２２は第２ビットライン（ＢＬ２）と第２タイプの垂直チャンネルを連結させ、ビットラインコンタクト１８１２は第１ビットライン（ＢＬ１）と第２タイプの垂直チャンネルを連結させ、ビットラインコンタクト１８２４は第２ビットライン（ＢＬ２）と第４タイプの垂直チャンネルを連結させることができる。
図７を参照すると、左側セル領域（ＬＣ）で、ビットラインコンタクト１８３３は第３ビットライン（ＢＬ３）と第３タイプの垂直チャンネルを連結させ、ビットラインコンタクト１８４１は第４ビットライン（ＢＬ４）と第１タイプの垂直チャンネルを連結させ、ビットラインコンタクト１８３１は第３ビットライン（ＢＬ３）と第１タイプの垂直チャンネルを連結させ、ビットラインコンタクト１８４４は第４ビットライン（ＢＬ４）と第３タイプの垂直チャンネルを連結させることができる。
したがって、図５から図７のように、ビットラインコンタクト１８０により第１ビットライン（ＢＬ１）には第２タイプの垂直チャンネルと第４タイプの垂直チャンネルが連結されることができ、第２ビットライン（ＢＬ２）には第２タイプの垂直チャンネルと第４タイプの垂直チャンネルが連結されることができ、第３ビットライン（ＢＬ３）には第１タイプの垂直チャンネルと第３タイプの垂直チャンネルが連結されることができ、第４ビットライン（ＢＬ４）には第１タイプの垂直チャンネルと第３タイプの垂直チャンネルが連結されることができる。
したがって、第１ビットライン（ＢＬ１）と第２ビットライン（ＢＬ２）の各々には第２タイプの垂直チャンネルと第４タイプの垂直チャンネルに連結されるので、第１ビットライン（ＢＬ１）と第２ビットライン（ＢＬ２）を該当する垂直チャンネルに連結するビットラインコンタクトは実質的に同一な寄生キャパシタンスを有することができる。したがって、第１ビットライン（ＢＬ１）と第２ビットライン（ＢＬ２）は実質的に同一なビットラインローディングを有することができる。また、第３ビットライン（ＢＬ３）と第４ビットライン（ＢＬ４）の各々には第１タイプの垂直チャンネルと第３タイプの垂直チャンネルが連結されるので、第３ビットライン（ＢＬ３）と第４ビットライン（ＢＬ４）を該当する垂直チャンネルに連結するビットラインコンタクトは実質的に同一な寄生キャパシタンスを有することができる。したがって、第３ビットライン（ＢＬ３）と第４ビットライン（ＢＬ４）は実質的に同一なビットラインローディングを有することができる。
図９は、本発明の他の実施形態に係る垂直型メモリ装置を示す平面図である。
図９の垂直型メモリ装置１０ｂは、図５の垂直型メモリ装置１０ａとビットライン（ＢＬ１～ＢＬ４）の各々に連結される垂直チャンネルのタイプが異なることを除いて、図５の垂直型メモリ装置１０ａと類似しているので、詳細な説明は省略する。
図８及び図９を参照すると、左側セル領域（ＬＣ）で、ビットラインコンタクト１８１４は第１ビットライン（ＢＬ１）と第４タイプの垂直チャンネルを連結させ、ビットラインコンタクト１８２２は第２ビットライン（ＢＬ２）と第２タイプの垂直チャンネルを連結させ、ビットラインコンタクト１８３３は第３ビットライン（ＢＬ３）と第３タイプの垂直チャンネルを連結させ、ビットラインコンタクト１８４１は第４ビットライン（ＢＬ４）と第１タイプの垂直チャンネルを連結させることができる。
また、右側セル領域（ＲＣ）で、ビットラインコンタクト１８１２は第１ビットライン（ＢＬ１）と第２タイプの垂直チャンネルを連結させ、ビットラインコンタクト１８２４は第２ビットライン（ＢＬ２）と第４タイプの垂直チャンネルを連結させ、ビットラインコンタクト１８３１は第３ビットライン（ＢＬ３）と第１タイプの垂直チャンネルを連結させ、ビットラインコンタクト（１８４３）は第４ビットライン（ＢＬ４）と第３タイプの垂直チャンネルを連結させることができる。
左側セル領域（ＲＣ）で、チャンネル１５０、１７０の配列は右側セル領域（ＲＣ）でのチャンネル１５０、１７０の配列に対して第２分離領域１３１ｂを中心として線対称をなすミラーイメージ（mirror image）を有することができる。
左側セル領域（ＬＣ）で、垂直チャンネル１５０の配列は第１サブ分離領域１３３ａを中心として線対称をなすミラーイメージ（mirror image）を有することができる。左側セル領域（ＬＣ）で、ビットラインコンタクト１８１４、１８２２、１８３３、１８４１の配列は第１サブ分離領域１３３ａを中心として線対称をなすことができる。
右側セル領域（ＲＣ）で、垂直チャンネル１５０の配列は第２サブ分離領域１３３ｂを中心として線対称をなすミラーイメージ（mirror image）を有することができる。右側セル領域（ＬＣ）で、ビットラインコンタクト１８１２、１８２４、１８３１、１８４３の配列は第２サブ分離領域１３３ｂを中心として線対称をなすことができる。
また、第１方向（Ｄ１）にビットラインピッチの２倍に該当する距離内で見て、左側セル領域（ＬＣ）で第２方向（Ｄ２）に平行な仮想線上に配置されるビットラインコンタクト１８１４、１８３３、１８２２、１８４１と、右側セル領域（ＲＣ）で第２方向（Ｄ２）に平行な仮想線上に配置されるビットラインコンタクト１８１２、１８２４、１８３１、１８４３は、第２分離領域１３１ｂを中心として点対称をなすことができる。
したがって、第１ビットライン（ＢＬ１）には第２タイプの垂直チャンネルと第４タイプの垂直チャンネルに連結され、第２ビットライン（ＢＬ２）には第２タイプの垂直チャンネルと第４タイプの垂直チャンネルが連結できる。したがって、第１ビットライン（ＢＬ１）と第２ビットライン（ＢＬ２）を該当する垂直チャンネルに連結するビットラインコンタクトは、実質的に同一なカップリングキャパシタンスを有することができる。したがって、第１ビットライン（ＢＬ１）と第２ビットライン（ＢＬ２）は実質的に同一なビットラインローディングを有することができる。
また、第３ビットライン（ＢＬ３）には第１タイプの垂直チャンネルと第３タイプの垂直チャンネルが連結されることができ、第４ビットライン（ＢＬ４）には第１タイプの垂直チャンネルと第３タイプの垂直チャンネルが連結できる。したがって、第３ビットライン（ＢＬ３）と第４ビットライン（ＢＬ４）を該当する垂直チャンネルに連結するビットラインコンタクトは、実質的に同一なカップリングキャパシタンスを有することができる。したがって、第３ビットライン（ＢＬ３）と第４ビットライン（ＢＬ４）は実質的に同一なビットラインローディングを有することができる。
図１０は、本発明の他の実施形態に係る垂直型メモリ装置を示す平面図である。
図１０の垂直型メモリ装置１０ｃは、図５の垂直型メモリ装置１０ａとビットライン（ＢＬ１～ＢＬ４）の各々に連結される垂直チャンネルのタイプが異なり、第２セル領域（ＲＣ）でチャンネルの配置が異なることを除いて、図５の垂直型メモリ装置１０ａと類似しているので、詳細な説明は省略する。
図８及び図１０を参照すると、左側セル領域（ＬＣ）で、ビットラインコンタクト１８１４は第１ビットライン（ＢＬ１）と第４タイプの垂直チャンネルを連結させ、ビットラインコンタクト１８１２は第１ビットライン（ＢＬ１）と第２タイプの垂直チャンネルを連結させる。ビットラインコンタクト１８２２は第２ビットライン（ＢＬ２）と第２タイプの垂直チャンネルを連結させ、ビットラインコンタクト１８２４は第２ビットライン（ＢＬ２）と第４タイプの垂直チャンネルを連結させる。ビットラインコンタクト１８３３は第３ビットライン（ＢＬ３）と第３タイプの垂直チャンネルを連結させ、ビットラインコンタクト１８３１は第３ビットライン（ＢＬ３）と第１タイプの垂直チャンネルを連結させる。ビットラインコンタクト１８４１は第４ビットライン（ＢＬ４）と第１タイプの垂直チャンネルを連結させ、ビットラインコンタクト（１８４３）は第４ビットライン（ＢＬ４）と第３タイプの垂直チャンネルを連結させる。
また、右側セル領域（ＲＣ）で、ビットラインコンタクト１８１３は第１ビットライン（ＢＬ１）と第３タイプの垂直チャンネルを連結させ、ビットラインコンタクト１８１１は第１ビットライン（ＢＬ１）と第１タイプの垂直チャンネルを連結させる。ビットラインコンタクト１８２１は第２ビットライン（ＢＬ２）と第１タイプの垂直チャンネルを連結させ、ビットラインコンタクト１８２３は第２ビットライン（ＢＬ２）と第３タイプの垂直チャンネルを連結させる。ビットラインコンタクト１８３４は第３ビットライン（ＢＬ３）と第４タイプの垂直チャンネルを連結させ、ビットラインコンタクト１８３２は第３ビットライン（ＢＬ３）と第２タイプの垂直チャンネルを連結させる。ビットラインコンタクト１８４２は第４ビットライン（ＢＬ４）と第２タイプの垂直チャンネルを連結させることができる。ビットラインコンタクト１８４４は第４ビットライン（ＢＬ４）と第４タイプの垂直チャンネルを連結させる。
左側セル領域（ＬＣ）で垂直チャンネル１５０の配列は第１サブ分離領域１３３ａを中心として線対称をなすミラーイメージ（mirror image）を有することができる。左側セル領域（ＬＣ）で第２方向（Ｄ２）に平行な方向に配置されるビットラインコンタクト１８１４、１８３３、１８２２、１８４１の配列はビットラインコンタクト１８３１、１８１２、１８４３、１８２４と第１サブ分離領域１３３ａを中心として点対称をなすことができる。
右側セル領域（ＲＣ）で垂直チャンネル１５０の配列は第２サブ分離領域１３３ｂを中心として線対称をなすミラーイメージ（mirror image）を有することができる。右側セル領域（ＲＣ）で第２方向（Ｄ２）に平行な方向に配置されるビットラインコンタクト１８２１、１８４２、１８１３、１８３４の配列はビットラインコンタクト１８１１、１８３２、１８２３、１８４４の配列と第２サブ分離領域１３３ｂを中心として点対称をなすことができる。
左側セル領域（ＬＣ）での第２方向（Ｄ２）に平行な仮想線方向へのチャンネル１５０、１７０の配列は、右側セル領域（ＲＣ）でのチャンネル１５０、１７０の配列と第２分離領域１３１ｂを中心として点対称をなすことができる。また、左側セル領域（ＬＣ）での第２方向（Ｄ２）に平行な仮想線方向への、ビットラインピッチの４倍に該当する距離内のビットラインコンタクトの配列は、右側セル領域（ＲＣ）でのビットラインコンタクトの配列と第２分離領域１３１ｂを中心として点対称をなすことができる。
したがって、左側セル領域（ＲＣ）と右側セル領域（ＲＣ）を考慮する時、第１から第４ビットライン（ＢＬ１～ＢＬ４）の各々には相応するビットラインコンタクトにより第１から第４タイプの垂直チャンネルが全て連結される。したがって、ビットラインコンタクトのカップリングキャパシタンスが実質的に全て同一であるので、第１から第４ビットライン（ＢＬ１～ＢＬ４）は均一なビットラインローディングを有することができる。
図１１は、発明の更に他の実施形態に係る垂直型メモリ装置を示す平面図である。
図１１の垂直型メモリ装置１０ｄはダミーチャンネル１７０上にダミーコンタクト１７１、１７３が形成される点を除いて、図１０の垂直型メモリ装置１０ｃと実質的に同一であるので、同一な部分に対する詳細な説明は省略する。
図１１を参照すると、垂直型メモリ装置１０ｄの左側セル領域（ＬＣ）で少なくとも１つのダミーコンタクト１７１がダミーチャンネル１７０上に形成され、右側セル領域（ＲＣ）で少なくとも１つのダミーコンタクト１７３がダミーチャンネル１７０上に形成できる。ダミーコンタクト１７１、１７３はビットライン（ＢＬ～ＢＬ４）に連結されず、周辺のビットラインコンタクトに対してカップリングキャパシタンスを提供する役割を遂行する。したがって、ビットライン（ＢＬ～ＢＬ４）の各々に連結されるビットラインコンタクトのカップリングキャパシタンスが実質的に同一であるので、第１から第４ビットライン（ＢＬ１～ＢＬ４）は均一なビットラインローディングを有することができる。
図１１を参照して説明したダミーコンタクト１７１、１７３は、図５の垂直型メモリ装置１０ａ及び図９の垂直型メモリ装置１０ｂの各々にも提供できる。
図５、図９、図１０、図１１の垂直型メモリ装置１０ａ、１０ｂ、１０ｃ、１０ｄの各々は、図２の垂直型メモリ装置５でメモリセルアレイ１０（または、セルアレイ）に該当できる。
図１２は、本発明の実施形態に係る垂直型メモリ装置を示す平面図である。
図１２の垂直型メモリ装置１５ａは左側セル領域（ＬＣ）が第１サブ分離領域１３４ａと第２サブ分離領域１３４ｂにより第２方向（Ｄ２）に分離され、右側セル領域（ＲＣ）が第３サブ分離領域１３５ａと第４サブ分離領域１３５ｂにより第２方向（Ｄ２）に分離される点が図５の垂直型メモリ装置１０ａと差がある。第１サブ分離領域１３４ａはストリング選択ライン（ＳＳＬ３）とストリング選択ライン（ＳＳＬ２）を分離し、第２サブ分離領域１３４ｂはストリング選択ライン（ＳＳＬ２）とストリング選択ライン（ＳＳＬ１）を分離する。また、第３サブ分離領域１３５ａはストリング選択ライン（ＳＳＬ３）とストリング選択ライン（ＳＳＬ２）を分離し、第４サブ分離領域１３５ｂはストリング選択ライン（ＳＳＬ２）とストリング選択ライン（ＳＳＬ１）を分離する。
左側セル領域（ＬＣ）で垂直チャンネル１５０の配置は第１サブ分離領域１３４ａと第２サブ分離領域１３４ｂの各々を中心として線対称をなすことができる。右側セル領域（ＲＣ）で垂直チャンネル１５０の配置は第３サブ分離領域１３５ａと第４サブ分離領域１３５ｂの各々を中心として線対称をなすことができる。
左側セル領域（ＬＣ）でのチャンネル１５０、１７０の配置は第２分離領域１３１ｂを中心として右側セル領域（ＲＣ）でのチャンネル１５０、１７０の配置と第２方向（Ｄ２）に点対称をなすことができる。
また、左側セル領域（ＬＣ）でのビットラインコンタクト１８０ａの配置は第２分離領域１３１ｂを中心として右側セル領域（ＲＣ）でのビットラインコンタクト１８０ｂの配置と第２方向（Ｄ２）に点対称をなすことができる。したがって、ビットラインコンタクト１８０ａ、１８０ｂはビットライン（ＢＬ１～ＢＬ４）の各々に少なくとも２つの異なるタイプの垂直チャンネルを電気的に連結させる。したがって、ビットラインコンタクト１８０ａ、１８０ｂのカップリングキャパシタンスが実質的に同一になるので、ビットライン（ＢＬ１～ＢＬ４）は均一なビットラインローディングを有することができる。
図１３は、本発明の他の実施形態に係る垂直型メモリ装置を示す平面図である。
図１３の垂直型メモリ装置１５ｂは右側セル領域（ＲＣ）でのチャンネル１５０、１７０の配置とビットラインコンタクト１８０ｃの配置が図１２の垂直型メモリ装置１５ａの右側セル領域（ＲＣ）でのチャンネル１５０、１７０の配置とビットラインコンタクト１８０ｂの配置と差がある。
図１３を参照すると、左側セル領域（ＬＣ）で垂直チャンネル１５０の配置は第１サブ分離領域１３４ａと第２サブ分離領域１３４ｂの各々を中心として線対称を具現することができる。右側セル領域（ＲＣ）で垂直チャンネル１５０の配置は第３サブ分離領域１３５ａと第４サブ分離領域１３５ｂの各々を中心として線対称をなすことができる。
左側セル領域（ＬＣ）でのチャンネル１５０、１７０の配置は右側セル領域（ＲＣ）でのチャンネル１５０、１７０の配置と第２分離領域１３１ｂを中心として線対称をなすことができる。
また、左側セル領域（ＬＣ）でのビットラインコンタクト１８０ａの配置は第２分離領域１３１ｂを中心として右側セル領域（ＲＣ）でのビットラインコンタクト１８０ｃの配置と第２方向（Ｄ２）に点対称をなすことができる。したがって、ビットラインコンタクト１８０ａ、１８０ｃはビットライン（ＢＬ１～ＢＬ４）の各々に少なくとも２つの異なるタイプの垂直チャンネルを電気的に連結させる。したがって、ビットラインコンタクト１８０ａ、１８０ｃのカップリングキャパシタンスが実質的に同一になるので、ビットライン（ＢＬ１～ＢＬ４）は均一なビットラインローディングを有することができる。
図１４は、本発明の他の実施形態に係る垂直型メモリ装置を示す平面図である。
図１４の垂直型メモリ装置１５ｃは左側セル領域（ＬＣ）で第１サブ分離領域１３４ａ及び第２サブ分離領域１３４ｂ上に提供されるダミーチャンネル１７０上にダミーコンタクト１７４、１７５をさらに含み、右側セル領域（ＲＣ）で第３サブ分離領域１３５ａ及び第４サブ分離領域１３５ｂ上に提供されるダミーチャンネル１７０上にダミーコンタクト１７６、１７７をさらに含む点で図１３の垂直型メモリ装置１５ｂと差がある。
ダミーコンタクト１７４、１７５、１７６、１７７はビットライン（ＢＬ１～ＢＬ４）と電気的に連結されない。
したがって、ビットラインコンタクト１８０ａ、１８０ｃはビットライン（ＢＬ１～ＢＬ４）の各々を互いに異なるタイプを有する少なくとも２つの垂直チャンネルに電気的に連結する。したがって、ビットラインコンタクト１８０ａ、１８０ｃのカップリングキャパシタは実質的に同一であるので、ビットライン（ＢＬ１～ＢＬ４）は均一なビットラインローディングを有することができる。
図１２、図１３、及び図１４の垂直型メモリ装置１５ａ、１５ｂ、１５ｃの各々は図２の垂直型メモリ装置５でメモリセルアレイ１０（または、セルアレイ）に該当できる。
図１５は、本発明の実施形態に係る垂直型メモリ装置の製造方法を示すフローチャートである。
図５から図１４を参照すると、垂直型メモリ装置のレイアウトを設計する（Ｓ１００）。ここで、垂直型メモリ装置は図５から図１４を参照して説明したように、第１方向に沿って離隔し、各々が規則的に配列された複数の垂直チャンネルを含む複数のセル領域、前記第１方向と交差する第２方向に沿って延在され、前記第１方向に離隔した複数のビットライン、及び前記垂直チャンネルと前記ビットラインを電気的に連結する複数のビットラインコンタクトを含むことができる。
ここで、レイアウトは垂直型メモリ装置に対してデザインされた回路がウエハ上に転写できる物理的な表示であって、多数のパターン（patterns）を含むことができる。ここで、パターンは垂直型メモリ装置の動作に直接関連する回路、相互連結（interconnection）などに対応することができる。
前記設計されたレイアウトでビットラインのローディング均等化を検証する（Ｓ２００）。ビットラインのローディング均等化検証は、検証ツールにより遂行されることができ、検証ツールはレイアウトデータを受信して、ビットラインのローディング均等化を検証することができる。例えば、ビットラインのローディング均等化検証ツールはプロセッサで実行される複数の命令語を含むソフトウェアモジュールであって、コンピュータにより読取できる格納媒体に格納できる。
本実施形態で、各ビットラインに連結された複数の垂直チャンネルのタイプ（types）が等しく分布しているか、及び垂直チャンネルとビットラインを電気的に連結するビットラインコンタクトのカップリングキャパシタンスが実質的に同一であるかを確認することによって、複数のビットラインのローディング均等化を検証することができる。垂直型メモリ装置で、サブ分離領域と隣接した垂直チャンネルとの距離によってチャンネルホールに形成されたメモリセルの特性が変わることがある。これによって、ビットラインの間のローディングミスマッチ（mismatch）は垂直型メモリ装置の動作速度及び性能を低下させる要因となることができる。
実施形態において、レイアウトでビットラインのローディング均等化を検証し、ローディング均等化検証の結果、パスされた場合、該当レイアウトで垂直型メモリ装置を形成することができる。一方、ローディング均等化検証の結果、フェイルされた場合には、例えば、該当ビットラインとチャンネルホールとの間のルーティング（routing）を変更することによって、ビットラインのローディングを均等化させることができる。
パスされたレイアウトに基づいてマスクを製作する（Ｓ３１０）。ステップＳ２００とＳ３１０との間にＯＰＣ（Optical Proximity Correction）ステップ、またはポストシミュレーションステップが遂行できる。ここで、ＯＰＣは光近接現象（Optical Proximity Effect、ＯＰＥ）に従う誤差を反映してレイアウトに含まれたパターンを変更する処理を意味する。この際、レイアウトに含まれたパターンまたはレイアウトで修正されたパターンを用いてマスク用基板上に露光工程を遂行することによって、マスクを形成することができる。露光工程後には、例えば、現像（development）、エッチング、洗浄、及びベーク（bake）などの一連の工程をさらに遂行してマスクを形成することができる。
前記製作されたマスクを用いて垂直型メモリ装置を形成する（Ｓ３２０）。マスクを用いてウエハなどの半導体基板上に多様な半導体工程を進行して垂直型メモリ装置を形成する。例えば、マスクを用いる工程はリソグラフィー（lithography）工程を通じてのパターニング工程を意味することができる。このようなパターニング工程を通じて半導体基板や物質層上に所望のパターンを形成することができる。
一方、半導体工程は、堆積工程、エッチング工程、イオン工程、洗浄工程などを含むことができる。ここで、堆積工程は、ＣＶＤ、スパッタリング、スピンコーティングなど、多様な物質層形成工程を含むことができる。イオン工程はイオン注入、拡散、熱処理などの工程を含むことができる。また、半導体工程は半導体素子をＰＣＢ上に実装し、封入材で封入するパッケージング工程を含むこともでき、半導体素子やパッケージに対してテストを行うテスト工程を含むこともできる。
図１６は、本発明の実施形態に係る垂直型メモリ装置のレイアウト検証方法を示すフローチャートである。
図１６の垂直型メモリ装置のレイアウト検証方法は、図１５のステップ（Ｓ２００）に対応できる。
図５から図１６を参照すると、垂直チャンネル１５０は、セル領域（ＬＣ、ＲＣ）を第２方向（Ｄ２）に分離するサブ分離領域１３３ａ、１３３ｂの各々からの第２方向（Ｄ２）への距離によって区分される複数のタイプを有することができる。図８を参照して説明したように、垂直チャンネル１５０はサブ分離領域１３３ａ、１３３ｂの各々からの第２方向（Ｄ２）への距離によって第１タイプ乃至第４タイプを有することができる。前記レイアウトに含まれた複数の垂直チャンネルを複数のタイプに分類する（Ｓ２１０）。
ビットライン（ＢＬ１～ＢＬ４）の各々に互いに異なるタイプを有する少なくとも２つの垂直チャンネルが連結されるようにビットラインコンタクト１８０を配置する（Ｓ２３０）。垂直チャンネル１５０、ダミーチャンネル１７０、及びビットラインコンタクト１８０の配置は、図５、図９～図１４のうちの１つで具現できる。
前記ビットラインコンタクト１８０の前記配置により垂直チャンネル１５０とビットライン（ＢＬ１～ＢＬ４）を連結し、ビットライン（ＢＬ１～ＢＬ４）のローディング均等化を検証する（Ｓ２５０）。したがって、ビットライン（ＢＬ１～ＢＬ４）の各々に互いに異なるタイプを有する少なくとも２つのチャンネルホールをビットラインコンタクトで連結することによって、ビットラインコンタクトのカップリングキャパシタンスを実質的に同一にすることによって、ビットライン（ＢＬ１～ＢＬ４）のローディングを均等にすることができる。
図１６を参照して説明したレイアウト検証方法は、多様なコンピュータ手段を通じて遂行できるプログラム命令形態に具現されてコンピュータ読取可能媒体に記録できる。コンピュータ読取可能媒体は、プログラム命令、データファイル、データ構造などを単独に、または組み合せて含むことができる。前記媒体に記録されるプログラム命令は、本実施形態のために特別に設計され構成されたもの、またはコンピュータソフトウェア当業者に公知されて使用可能なものでありうる。
コンピュータ読取可能記録媒体の例には、ハードディスク、フロッピーディスク、及び磁気テープのような磁気媒体（magnetic media）、ＣＤ－ＲＯＭ、ＤＶＤのような光記録媒体（optical media）、フロプティカルディスク（floptical disk）のような磁気－光媒体（magneto-optical media）、及びＲＯＭ、ＲＡＭ、フラッシュメモリなどのプログラム命令を格納し遂行するように特別に構成されたハードウェア装置が含まれる。プログラム命令の例には、コンパイラーにより作られるような機械語コードだけでなく、インタプリタなどを使用してコンピュータにより実行できる高級言語コードを含む。
図１７は、本発明の実施形態に係るＳＳＤ（solid state disk or solid state drive）を示すブロック図である。
図１７を参照すると、ＳＳＤ１０００は複数の垂直型メモリ装置１１００及びＳＳＤ制御器１２００を含む。
垂直型メモリ装置１１００は、オプション的に外部高電圧（ＶＰＰ）の提供を受けるように具現できる。垂直型メモリ装置１１００は前述した図３の垂直型メモリ装置５で具現できる。したがって、垂直型メモリ装置１１００は、第２方向に沿って離隔し、各々が規則的に配列された複数の垂直チャンネルを含む複数のセル領域、前記第２方向に沿って延在され、前記第２方向と交差する第１方向に離隔した複数のビットライン、及び前記垂直チャンネルと前記ビットラインを電気的に連結する複数のビットラインコンタクトを含むことができる。ビットラインコンタクトはビットラインの各々を互いに異なるタイプを有する少なくとも２つの垂直チャンネルに電気的に連結させてビットラインのローディングを均等化することができる。
ＳＳＤ制御器１２００は複数のチャンネル（ＣＨ１～ＣＨｉ）を介して垂直型メモリ装置１１００に連結される。ＳＳＤ制御器１２００は、少なくとも１つのプロセッサ１２１０、バッファメモリ１２２０、エラー訂正回路１２３０、ホストインターフェース１２５０、及び不揮発性メモリインターフェース１２６０を含む。バッファメモリ１２２０は、メモリ制御器１２００の駆動に必要なデータを一時的に格納することができる。また、バッファメモリ１２２０は、書込み要請時、プログラム動作に用いられるデータをバッファリングしておくことができる。
エラー訂正回路１２３０は書込み動作でプログラムされるデータのエラー訂正コード値を計算し、読取動作で読み取られたデータをエラー訂正コード値に基づいてエラー訂正し、データ復旧動作で垂直型メモリ装置１１００から復旧されたデータのエラーを訂正することができる。
本発明の実施形態に係る垂直型メモリ装置または格納装置は、多様な形態のパッケージを用いて実装できる。
本発明は、垂直型メモリ装置を備える任意の電子装置に有用に利用できる。
前述したように、本発明の好ましい実施形態を参照して説明したが、該当技術分野で通常の知識を有する者であれば、以下の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解することができる。
１ メモリシステム
３ メモリコントローラ
５、１０ａ－１０ｄ、１５ａ－１５ｃ 垂直型メモリ装置
１３１ａ－１３１ｃ 分離領域
１３３ａ、１３３ｂ、１３４ａ、１３４ｂ、１３５ａ、１３５ｂ サブ分離領域
１５０、１５１－１５４ 垂直チャンネル
１７０ ダミーチャンネル
１７１、１７３、１７４－１７７ ダミーコンタクト
１８０、１８０ａ－１８０ｃ ビットラインコンタクト
ＬＣ、ＲＣ セル領域
ＢＬ１－ＢＬ４ ビットライン
Ｄ１ 第１方向
Ｄ２ 第２方向
Ｄ３ 第３方向

Claims (9)

  1. 第２方向に沿って離隔し、各々が規則的に配列された複数の垂直チャンネルを含む複数のセル領域を備えるセルアレイであり、前記複数の垂直チャンネルは、各列が前記第２方向に沿う複数列に配列されている、セルアレイと、
    前記第２方向に沿って延在され、前記第２方向と交差する第１方向に離隔した複数のビットラインであり、前記複数列の各列の前記垂直チャンネルに２つのビットラインが対応する、複数のビットラインと、
    前記複数の垂直チャンネルと前記複数のビットラインを電気的に連結する複数のビットラインコンタクトであり、各ビットラインコンタクトが、対応する垂直チャンネルと対応するビットラインとの交差位置に設けられ、当該複数のビットラインコンタクトは、前記複数の垂直チャンネルの各々を、対応する２つのビットラインのうちの一方に電気的に連結する、複数のビットラインコンタクトとを含み、
    前記セル領域の各々は、前記第１方向に沿って延在されて前記セル領域の各々内のストリング選択ラインを前記第２方向に沿って電気的に分離するサブ分離領域を含み、
    前記垂直チャンネルは、各セル領域で前記サブ分離領域からの前記第２方向への距離によって区分される複数のタイプを有し、
    前記複数のビットラインコンタクトは、前記複数列の各列の前記垂直チャンネルに対応する前記２つのビットライン間でビットラインローディングが実質的に同じになるように、各セル領域内で前記複数のビットラインの各々に少なくとも２つの異なるタイプを有する垂直チャンネルを電気的に連結させる、垂直型メモリ装置。
  2. 前記セルアレイは、前記第１方向に沿って延在されて前記セル領域の各々を前記第２方向に沿って分離する少なくとも１つの分離領域をさらに含み、
    前記セル領域は、
    第１分離領域と第２分離領域により分離される第１セル領域、及び前記第２分離領域と第３分離領域により分離される第２セル領域を含み、
    前記第１セル領域は、前記サブ分離領域として、前記第１セル領域内のストリング選択ラインを前記第２方向に沿って分離する第１サブ分離領域を含み、
    前記第２セル領域は、前記サブ分離領域として、前記第２セル領域内のストリング選択ラインを前記第２方向に沿って分離する第２サブ分離領域を含む、請求項１に記載の垂直型メモリ装置。
  3. 前記垂直チャンネルは前記第１方向に沿ってジグザグ配列され、前記ジグザグ配列は前記第２方向に沿って反復され、
    前記セル領域の各々は前記垂直チャンネルと共に前記規則的に配列されたパターンを具現する少なくとも１つのダミーチャンネルをさらに含み、
    前記少なくとも１つのダミーチャンネルは前記サブ分離領域に提供され、
    前記少なくとも１つのダミーチャンネルは前記垂直チャンネルの各々と同一な構造を有する、請求項２に記載の垂直型メモリ装置。
  4. 前記第１セル領域の前記垂直チャンネルである第１垂直チャンネルは前記第１サブ分離領域を中心として線対称をなし、
    前記第２セル領域の前記垂直チャンネルである第２垂直チャンネルは前記第２サブ分離領域を中心として線対称をなし、
    前記第１垂直チャンネルと前記第２垂直チャンネルは前記第２分離領域を中心として線対称をなし、
    前記第１セル領域の前記ダミーチャンネルである少なくとも１つの第１ダミーチャンネルと、前記第２セル領域の前記ダミーチャンネルである少なくとも１つの第２ダミーチャンネルは、前記第２分離領域を中心として線対称をなす、請求項３に記載の垂直型メモリ装置。
  5. 前記少なくとも１つの第１ダミーチャンネルは前記第１サブ分離領域に提供され、
    前記少なくとも１つの第２ダミーチャンネルは前記第２サブ分離領域に提供され、
    前記第１セル領域で、前記第２方向に平行な仮想線上に配置される前記ビットラインコンタクトである第１ビットラインコンタクトは前記第１サブ分離領域を中心として点対称をなし、
    前記第２セル領域で、前記仮想線上に配置される前記ビットラインコンタクトである第２ビットラインコンタクトは前記第２サブ分離領域を中心として点対称をなし、
    前記第１ビットラインコンタクトは前記第２分離領域を中心として前記第２ビットラインコンタクトと点対称をなす、請求項４に記載の垂直型メモリ装置。
  6. 前記少なくとも１つの第１ダミーチャンネルは前記第１サブ分離領域に提供され、
    前記少なくとも１つの第２ダミーチャンネルは前記第２サブ分離領域に提供され、
    前記第１セル領域内の前記ビットラインコンタクトである第１ビットラインコンタクトは、前記第１サブ分離領域を中心として線対称をなし、
    前記第２セル領域内の前記ビットラインコンタクトである第２ビットラインコンタクトは、前記第２サブ分離領域を中心として線対称をなし、
    前記第２方向に平行な仮想線上に配置される前記第１ビットラインコンタクト及び前記第２ビットラインコンタクトは、前記第２分離領域を中心として点対称をなし、
    前記第１セル領域は前記少なくとも１つの第１ダミーチャンネル上に形成される第１ダミーコンタクトをさらに含み、
    前記第２セル領域は前記少なくとも１つの第１ダミーチャンネル上に形成される第２ダミーコンタクトをさらに含む、請求項４に記載の垂直型メモリ装置。
  7. 前記第１セル領域の前記垂直チャンネルである第１垂直チャンネルは前記第１サブ分離領域を中心として線対称をなし、
    前記第２セル領域の前記垂直チャンネルである第２垂直チャンネルは前記第２サブ分離領域を中心として線対称をなし、
    前記第２方向に平行な仮想線上に配置される前記第１垂直チャンネルと前記第２垂直チャンネルは、前記第２分離領域を中心として点対称をなし、
    前記第１セル領域の前記ダミーチャンネルである少なくとも１つの第１ダミーチャンネルと前記第２セル領域の前記ダミーチャンネルである少なくとも１つの第２ダミーチャンネルは、前記仮想線を基準として前記第２分離領域を中心として点対称をなす、請求項３に記載の垂直型メモリ装置。
  8. 前記少なくとも１つの第１ダミーチャンネルは前記第１サブ分離領域に提供され、
    前記少なくとも１つの第２ダミーチャンネルは前記第２サブ分離領域に提供され、
    前記第１セル領域内の前記ビットラインコンタクトである第１ビットラインコンタクトのうちの、前記仮想線上に配置される第１ビットラインコンタクトは、前記第１サブ分離領域を中心として点対称をなし、
    前記第２セル領域内の前記ビットラインコンタクトである第２ビットラインコンタクトのうちの、前記仮想線上に配置される第２ビットラインコンタクトは、前記第２サブ分離領域を中心として点対称をなし、
    前記第１ビットラインコンタクトと前記第２ビットラインコンタクトは前記第２分離領域を中心として点対称をなし、
    前記第１セル領域は前記少なくとも１つの第１ダミーチャンネル上に形成される第１ダミーコンタクトをさらに含み、
    前記第２セル領域は前記少なくとも１つの第２ダミーチャンネル上に形成される第２ダミーコンタクトをさらに含む、請求項７に記載の垂直型メモリ装置。
  9. 第２方向に沿って離隔し、各々が規則的に配列された複数の垂直チャンネルを含む複数のセル領域、前記第２方向に沿って延在され、前記第２方向と交差する第１方向に離隔した複数のビットライン、及び前記複数の垂直チャンネルと前記複数のビットラインを電気的に連結する複数のビットラインコンタクトを含む垂直型メモリ装置のレイアウトを設計するステップであり、前記複数の垂直チャンネルは、各列が前記第２方向に沿う複数列に配列され、該複数列の各列の前記垂直チャンネルに２つのビットラインが対応し、前記複数のビットラインコンタクトの各々が、対応する垂直チャンネルと対応するビットラインとの交差位置に設けられ、前記複数の垂直チャンネルの各々が、対応する２つのビットラインのうちの一方に電気的に連結され、前記セル領域の各々は、前記第１方向に沿って延在されて前記セル領域の各々内のストリング選択ラインを前記第２方向に沿って電気的に分離するサブ分離領域を含む、ステップと、
    前記レイアウトで前記ビットラインのローディング均等化を検証するステップと、
    前記検証されたローディング均等化に基づいてマスクを製作するステップと、
    前記マスクを用いて前記垂直型メモリ装置を形成するステップとを含み、かつ、
    前記垂直チャンネルは、前記セル領域の各々で前記サブ分離領域からの前記第２方向への距離によって区分される複数のタイプを有し、
    前記セル領域の各々で、前記ビットラインコンタクトは前記ビットラインの各々に少なくとも２つの異なるタイプを有する垂直チャンネルを電気的に連結させ、
    前記ローディング均等化を検証するステップは、
    前記垂直チャンネルを前記複数のタイプに分類するステップと、
    前記複数列の各列の前記垂直チャンネルに対応する前記２つのビットライン間でビットラインローディングが実質的に同じになるように、各セル領域内で前記ビットラインの各々に前記少なくとも２つの異なるタイプの垂直チャンネルが連結されるように前記ビットラインコンタクトを配置するステップと、
    前記配置により前記垂直チャンネルと前記ビットラインを連結して前記ローディング均等化を検証するステップとを含む、垂直型メモリ装置の製造方法。
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