CN108461106B - 将存储器单元分组为子区块用于编程速度的统一性 - Google Patents

Abstract

将三维堆叠的存储器器件配置为提供形成在存储器孔中的存储器串的不同集合的统一编程速度。在从字线层移除牺牲材料的过程中，当存储器孔与引入蚀刻剂的字线层的边缘相对更近时，相对更多地蚀刻掉存储器孔中的阻挡氧化物层。更薄的阻挡氧化物层与更快的编程速度相关联。为了补偿，一起编程字线层的边缘处的存储器串，与内部的存储器串的编程步骤分离。与边缘的存储器串相比，编程操作可以使用更高的初始编程电压来编程内部的存储器串。

Description

将存储器单元分组为子区块用于编程速度的统一性

技术领域

本技术涉及存储器器件的操作。

背景技术

半导体存储器器件在各种电子装置中的使用已经变得越来越流行。例如，非易失性半导体存储器用于蜂窝电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和其它装置中。

诸如浮置栅极或电荷俘获材料的电荷储存材料可以用于这样的存储器器件中以储存表示数据状态的电荷。可以将电荷俘获材料垂直地布置为三维(3D)堆叠存储器结构，或者水平地布置为二维(2D)存储器结构。3D存储器结构的一个示例是位成本可扩展(BiCS)架构，其包括交替的导电层和电介质层的堆叠体。

存储器器件包含可以布置成串的存储器单元，例如，在串的端部设置选择栅极晶体管，以选择性地将串的沟道连接到源极线或位线。然而，在操作这样的存储器器件中存在各种挑战。

发明内容

一种存储器器件包括：多个字线层，该多个字线层通过电介质层彼此垂直地间隔开；延伸穿过多个字线层的存储器串的集合，存储器串的集合包括内部的子区块中的存储器串、分开的子区块的第一边缘部分中的存储器串和分开的子区块的第二边缘部分中的存储器串，其中内部的子区块在第一边缘部分与第二边缘部分之间；位线的第一集合，该位线的第一集合连接到第一边缘部分的存储器串和内部的子区块的存储器串，但是不连接到第二边缘部分的存储器串；以及位线的第二集合，该位线的第二集合连接到第二边缘部分的存储器串和内部的子区块的存储器串，但是不连接到第一边缘部分的存储器串。

一种存储器器件包括：延伸穿过多个字线层的存储器串的集合，其中多个字线层通过电介质层彼此垂直地间隔开，存储器串的集合包括与多个字线层的第一边缘相距一个距离(x1)的存储器串的一行，以及与多个字线层的第一边缘相距另一个距离(x2)的存储器串的另一行，另一个距离(x2)比一个距离(x1)大，以及用于使用具有一个初始编程电压(Vpgm_init_low)的增量步进脉冲编程来编程存储器串的一行并且单独地使用具有另一个初始编程电压(Vpgm_init_medium)的增量步进脉冲编程来编程存储器串的另一行的装置，另一个初始编程电压(Vpgm_init_medium)比一个初始编程电压更高(Vpgm_init_low)。

一种用于在存储器器件中编程的方法包括：同时编程存储器串的集合中的分开的子区块的第一边缘部分和第二边缘部分，其中存储器串的集合延伸穿过通过电介质层彼此垂直地间隔开的多个字线层；并且与同时编程第一边缘部分和第二边缘部分分离，编程存储器串的集合的内部的子区块，其中内部的子区块在第一边缘部分与第二边缘部分之间。

附图说明

相同编号的元件指不同图中的共同的部件。

图1是示例性存储器器件的框图。

图2是存储器器件600的透视图，该存储器器件600包括图1的存储器结构126的示例性3D配置中的平面中的区块的集合。

图3是存储器器件600a的透视图，该存储器器件600a包括图1的存储器器件的另一个示例性3D配置中的两个平面中的区块的集合。

图4描绘了图2或图3的区块之一的部分的示例性截面图。

图5描绘了示例性晶体管500。

图6描绘了图4的堆叠体的区域622的近视图。

图7描绘了图2或图3的区块之一中的示例性子区块SB0-SB3。

图8A描绘了在两个未分开的子区块之中共享字线层的存储器单元的区块BLK0的示例性截面图。

图8B描绘了为四个未分开的子区块的每一个提供单独的字线层的存储器单元的区块BLK0的示例性截面图。

图8C描绘了存储器单元的区块BLK0的示例性截面图，其中在区域860和861的每一个中一个未分开的子区块和一个分开的子区块之中共享字线层。

图9A描绘了与图8A一致的区块的集合的透视图。

图9B描绘了与图8C一致的区块的集合的透视图。

图10A描绘了与图8A和图9A一致的区块BLK0的SGD层的示例性俯视图，其中在区域850和851的每一个中的两个未分开的子区块之中共享字线层。

图10B1描绘了与图8C和图9B一致的区块BLK0的SGD层的示例性俯视图，其中在区域860和861的每一个中的一个未分开的子区块和一个分开的子区块之中共享字线层。

图10B2描绘了与图10B1一致的区块BLK0的字线层的示例性俯视图。

图10C描绘了区块BLK0的SGD层的示例性俯视图，其中区域1050和1051的每一个中的一个未分开的子区块和两个分开的子区块之中共享字线层。

图11A描绘了连接到字线的存储器单元的集合的示例性阈值电压(Vth)分布，示出了区块中的编程速度变化的影响，其中使用四个数据状态。

图11B描绘了包括增量步进脉冲编程的示例性编程操作的波形，其中Vpgm_init是初始编程电压并且dVpgm是步长。

图11C描绘了存储器单元的Vpgm_init相对于存储器单元位于的行与WLL的边缘的距离的曲线图。

图11D描绘了将Vpgm_init的最佳值与图10B1的每个子区块关联的示例性表格。

图11E描绘了将Vpgm_init的最佳值与图10C的每个子区块关联的示例性表格。

图12A描绘了编程区块以提供统一的编程速度的示例性过程。

图12B描绘了与图12A的步骤1202一致的编程子区块的示例性过程。

图13描绘了图1的列控制电路中的感测块51的示例性框图。

图14描绘了用于向存储器单元的区块提供电压的示例性电路。

具体实施方式

提供了用于编程存储器器件(诸如3D堆叠非易失性存储器器件)中的存储器单元的技术，存储器器件具有提高的编程速度的统一性。还提供了对应的存储器器件。

在一些存储器器件中，存储器单元诸如在区块或子区块中的NAND串中彼此连接。每个NAND串包括一些存储器单元，这些存储器单元在连接到位线的NAND串的漏极侧上在一个或多个漏极侧SG晶体管(SGD晶体管)之间串联连接，并且这些存储器单元在连接到源极线的NAND串的源极侧上在一个或多个源极侧SG晶体管(SGS晶体管)之间串联连接。另外，可以将存储器单元布置为具有作为控制栅极的公共控制栅极线(例如，字线)。字线的集合从区块的源极侧延伸到区块的漏极侧。存储器单元可以以其它类型的串连接，也可以以其它方式连接。

在3D存储器结构中，可以将存储器单元布置为堆叠体中的垂直串，其中堆叠体包括交替的导电层和电介质层。导电层作为连接到存储器单元的字线。存储器串在形成在堆叠体中的存储器孔中延伸。

存储器单元可以包含可用于储存用户数据的数据存储器单元和不可用于储存用户数据的虚拟或非数据存储器单元。虚拟字线连接到虚拟存储器单元。可以在存储器单元的串的漏极端和/或源极端设置一个或多个虚拟存储器单元，以提供沟道电压梯度的逐渐转变。

在编程操作期间，根据字线编程顺序来编程存储器单元。例如，编程可以从在区块的源极侧处的字线处开始，并且继续到在区块的漏极侧处的字线。在一种方法中，每个字线在编程下一个字线之前被完全地编程。例如，使用一遍或多遍编程(one or moreprogramming passes)来编程第一字线WL0，直到完成编程。接下来，使用一遍或多遍编程来编程第二字线WL1，直到完成编程，等等。一遍编程可以包含增加的编程电压的集合，在相应的编程循环或编程-验证迭代中将该增加的编程电压的集合施加到字线。可以在每个编程电压之后进行验证操作以确定存储器单元是否已经完成编程。当对于存储器单元完成编程时，可以将其锁定在进一步编程之外，而在随后的编程循环中对于其它存储器单元继续编程。

还可以根据子区块编程顺序来编程存储器单元，其中在编程另一个子区块中的存储器单元之前，编程一个子区块或区块的部分中的存储器单元。

每个存储器单元可以根据编程命令中的写入数据而与数据状态相关联。基于其数据状态，存储器单元将保持在被擦除状态或被编程到被编程的数据状态。例如，在每单元一位的存储器器件中，存在两种数据状态，包含被擦除状态和被编程状态。在每单元两位的存储器器件中，存在四种数据状态，包含被擦除状态和三种更高的数据状态，称为A、B和C数据状态(见图11A)。在每单元三位的存储器器件中，存在八种数据状态，包含被擦除状态和七种更高的数据状态，称为A、B、C、D、E、F和G数据状态。在每单元四位的存储器器件中，存在十六种数据状态，包含被擦除状态和十五种更高的数据状态。这些数据状态可以称为S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14和S15数据状态，其中S0是被擦除状态。

在编程存储器单元之后，可以在读取操作中读回数据。读取操作可以涉及：在感测电路确定连接到字线的单元是处于导电还是不导电状态时，将一系列读取电压施加到字线。如果单元处于不导通状态，则存储器单元的Vth超过读取电压。读取电压设定为预期在相邻数据状态的阈值电压电平之间的电平。

然而，编程速度可以对于不同存储器孔的存储器单元基于它们的与最近的局部互连体的距离而变化，最近的局部互连体用于在沉积字线的金属之前引入蚀刻剂以移除字线的牺牲材料。特别地，除了移除牺牲材料，蚀刻剂移除存储器单元的阻挡氧化层667的一些(图6)。此外，与互连体最近的阻挡氧化物层接受最多的蚀刻，并且变得最薄。因为栅极到沟道距离较小，更薄的阻挡氧化物层导致更块的编程或擦除速度。在给定栅极到沟道电压时(诸如在编程操作中)，当距离更小时，电场强度更大。因而，对于存储器孔，包括SiO2的阻挡氧化物层的厚度Th(图6)基于它们与互连体的距离而变化。这导致了由编程时间增加、Vth分布宽度和编程干扰可见的性能降低。特别地，可能需要更高的最终编程电压和更多的编程循环来结束对于离互连体更远的更慢的单元的编程操作。

本文提供的技术解决了以上问题和其它问题。在一个方面，提供了存储器器件，其中具有相对较薄的阻挡氧化物层的存储器串与具有相对较厚的阻挡氧化物层的存储器串单独地编程。例如，具有相对较厚的阻挡氧化物层的存储器串的SGD晶体管可以在一个未分开的子区块中连接到彼此，而不同地(while seperately)，具有相对较薄的阻挡氧化物层的存储器串的SGD晶体管可以在另一个分开为两部分的子区块中连接到彼此。一个子区块可以在两个部分之间，并且中心地位于相邻的局部互连体之间。此外，在一种方法中，相比于具有相对较薄的阻挡氧化物层的存储器串，对于具有相对较厚的阻挡氧化物层的存储器串的编程可以使用更大的初始编程电压。可以对于具有共同编程速度的单元的集合优化编程参数(诸如Vpgm_init)。这些技术实现了编程持续时间整体降低、Vth分布更窄、编程序干扰降低和可靠性更好。

随着存储器器件进一步缩小，这些技术可期望变得越来越重要。为了进行缩小，降低局部互连体的数量，并且增加局部互连体之间的存储器孔的数量。这意味着需要蚀刻掉并且在每两个相邻的局部互连体之间替换掉(例如，通过钨)更大范围的牺牲材料。因此蚀刻过程的持续时间将增加，导致不同存储器孔的阻挡氧化物厚度中的很大差异，该差异基于它们与最近的局部互连体的距离。

在本文中讨论这些和其它特征。

图1是示例性存储器器件的框图。存储器器件100(诸如非易失性储存系统)可以包含一个或多个存储器裸芯108。存储器裸芯108包含存储器单元的存储器结构126(诸如存储器单元的阵列)、控制电路110和读取/写入电路128。存储器结构126可以经由行解码器124通过字线可寻址，并且经由列解码器132通过位线可寻址。读取/写入电路128包含多个感测块51、52、...、53(感测电路)并且允许并行读取或编程存储器单元的页。通常，将控制器122作为一个或多个存储器裸芯108包含在相同的存储器器件100(例如，可移动储存卡)中。控制器可以与存储器裸芯分开。经由数据总线120在主机140与控制器122之间传输命令和数据，并且经由线118在控制器与一个或多个存储器裸芯108之间传输命令和数据。

存储器结构可以是2D或3D。存储器结构可以包括一个或多个包含3D阵列的存储器单元的阵列。存储器结构可以包括单片3D存储器结构，其中多个存储器级形成在诸如晶片的单个衬底之上(而不是单个衬底中)，而没有介于中间的衬底。存储器结构可以包括任何类型的非易失性存储器，其单片地形成在存储器单元的阵列的一个或多个物理级中，存储器单元具有设置在硅衬底之上的有源区域。存储器结构可以在具有与存储器单元的操作相关联的电路的非易失性存储器器件中，无论相关联的电路在衬底之上还是之内。

控制电路110与读取/写入电路128协作以在存储器结构126上进行存储器操作，并且包含状态机112、片上地址解码器114和功率控制模块116。状态机112提供存储器操作的芯片级控制。可以提供储存区域113，例如用于操作性参数和软件/代码。在一个实施例中，状态机可以由软件编程。在其它实施例中，状态机不使用软件并且完全以硬件(例如，电路)实现。

片上地址解码器114提供由主机或存储器控制器使用的地址到由解码器124和132使用的硬件地址之间的地址接口。功率控制模块116控制在存储器操作期间供应到字线、选择栅极线、位线和源极线的功率和电压。它可以包含用于字线、SGS和SGD晶体管以及源极线的驱动器。在一种方法中，感测块可以包含位线驱动器。SGS晶体管是在NAND串的源极端处的选择栅极晶体管，并且SGD晶体管是在NAND串的漏极端处的选择栅极晶体管。

在一些实现方式中，可以组合一些部件。在各种设计中，除了存储器结构126，一个或多个部件(独自或组合)可以被认为是配置为进行本文所描述的技术的至少一个控制电路，本文所描述的技术包含本文所描述的过程的步骤。例如，控制电路可以包含控制电路110、状态机112、解码器114和132、功率控制模块116、感测块51、52、...、53、读取/写入电路128、控制器122等等中的任何一个或组合。

片外控制器122(其在一个实施例中是电路)可以包括处理器122c、诸如ROM 122a和RAM 122b的储存装置(存储器)以及错误校正代码(ECC，error-correction code)引擎245。ECC引擎可以校正一些读取错误。

还可以提供存储器接口122d。与ROM、RAM和处理器通信的存储器接口是在控制器与存储器裸芯之间提供电气接口的电路。例如，存储器接口可以改变信号的格式或定时，提供缓冲器、浪涌隔离、锁存器I/O等等。处理器可以经由存储器接口122d向控制电路110(或存储器裸芯的任何其它部件)发出命令。

存储器器件包括诸如指令的集合的代码，并且处理器可操作来执行该指令的集合以提供本文所描述的功能。替代地或附加地，处理器可以访问来自存储器结构的储存装置126a的代码，诸如一个或多个字线中的存储器单元的保留区域。

例如，控制器可以使用代码来访问存储器结构，诸如用于编程、读取和擦除操作。代码可以包含引导代码和控制代码(例如，指令的集合)。引导代码是在引导或启动过程期间初始化控制器并且使控制器能够访问存储器结构的软件。控制器可以使用代码来控制一个或多个存储器结构。一旦上电，处理器122c从ROM122a或储存装置126a取出引导代码用于执行，引导代码初始化系统部件并且将控制代码加载进RAM 122b中。一旦将控制代码加载进RAM中，它就由处理器执行。控制代码包含进行基本任务的驱动程序，该基本任务诸如控制和分配存储器、优先化(prioritize)指令的处理、以及控制输入和输出端口。

通常，控制代码可以包含用于进行本文所描述的功能的指令，这些功能包含下面进一步讨论的流程图的步骤，并且提供包含下面进一步讨论的电压波形。可以将控制电路配置为执行指令以进行本文所描述的功能。

在一个实施例中，主机是计算装置(诸如膝上型计算机、台式计算机、智能手机、平板电脑、数码相机)，主机包含一个或多个处理器、一个或多个处理器可读储存装置(RAM、ROM、闪存、硬盘驱动器、固态存储器)，一个或多个处理器可读储存装置储存用于编程一个或多个处理器以进行本文所描述的方法的处理器可读代码(例如，软件)。主机还可以包含附加的系统存储器、一个或多个输入/输出装置和/或与一个或多个处理器通信的一个或多个输入/输出接口。

除了NAND闪存，还可以使用其它类型的非易失性存储器。

半导体存储器器件包含易失性存储器器件，诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器器(“SRAM”)器件；非易失性存储器器件，诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存(也可以认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)，以及其它能够储存信息的半导体元件。每种类型的存储器器件可以具有不同配置。例如，可以将闪存器件配置为NAND或NOR配置。

存储器器件可以由无源和/或有源元件以任何组合形成。作为非限制性示例，无源半导体存储器元件包含ReRAM器件元件，ReRAM器件元件在一些实施例中包含电阻率开关储存元件(诸如反熔丝或相变材料)，以及可选地导向元件(诸如二极管或晶体管)。进一步作为非限制性示例，有源半导体存储器元件包含EEPROM和闪存器件元件，EEPROM和闪存器件元件在一些实施例中包含含有电荷储存区域的元件，诸如浮置栅极、导电纳米颗粒或电荷储存电介质材料。

可以将多个存储器元件配置为使得它们被串联连接，或者使得每个元件都是单独地可访问的。作为非限制性示例，NAND配置(NAND存储器)中的闪存器件通常含有串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的串联连接的晶体管的集合的示例。

可以将NAND存储器阵列配置为使得阵列由多个存储器串组成，其中串由共享单个位线的多个存储器元件组成，并且作为集合来访问。替代地，可以将存储器元件配置为使得每个元件都是单独地可访问的，例如NOR存储器阵列。NAND和NOR存储器配置是示例，并且可以另外配置存储器元件。

位于衬底内和/或衬底上方的半导体存储器元件可以以二维或三维布置，诸如2D存储器结构或3D存储器结构。

在2D存储器结构中，将半导体存储器元件布置在单个平面或单个存储器器件级中。通常，在2D存储器结构中，将存储器元件布置在基本平行于支撑存储器元件的衬底的主表面延伸的平面中(例如，在x-y方向的平面中)。衬底可以是在其上或其中形成存储器元件的层的晶片，或者可以是在形成存储器元件之后附着到存储器元件的载体衬底。作为非限制性示例，衬底可以包含诸如硅的半导体。

可以将存储器元件在有序阵列中(诸如在多个行和/或列中)布置在单个存储器器件级中。然而，存储器元件可以以非规则或非正交配置排列。存储器元件可以每个具有两个或多个电极或接触线，诸如位线和字线。

将3D存储器阵列布置为使得存储器元件占据多个平面或多个存储器器件级，从而在三维(即，在x方向、y方向和z方向上，其中z方向基本垂直于衬底的主表面，并且x方向和y方向基本平行于衬底的主表面)。

作为非限制性示例，可以将3D存储器结构作为多个2D存储器器件级的堆叠体而垂直地布置。作为另一个非限制性示例，可以将3D存储器阵列布置为多个垂直列(例如，基本垂直于衬底的主表面，即在y方向上延伸的列)，其中每个列具有多个存储器元件。可以在2D配置中(例如在x-y平面中)布置这些列，导致具有在多个垂直地堆叠的存储器平面上的元件的存储器元件的3D布置。三维的存储器元件的其它配置也可以构成3D存储器阵列。

作为非限制性示例，在3D NAND存储器阵列中，可以将存储器元件耦合在一起以在单个水平(例如，x-y)存储器器件级内形成NAND串。替代地，可以将存储器元件耦合在一起以形成穿越多个水平存储器器件级的垂直NAND串。可以设想其它3D配置，其中一些NAND串含有单个存储器级中的存储器元件，而其它串含有跨越多个存储器级的存储器元件。也可以将3D存储器阵列设计为以NOR配置和以ReRAM配置。

通常，在单片3D存储器阵列中，在单个衬底之上形成一个或多个存储器器件级。可选地，单片3D存储器阵列还可以具有至少部分在单个衬底内的一个或多个存储器层。作为非限制性示例，衬底可以包含诸如硅的半导体。在单片3D阵列中，构成阵列的每个存储器器件级的层通常形成在阵列的下层的存储器器件级的层上。然而，单片3D存储器阵列的相邻存储器器件级的层可以被共享或具有存储器器件级之间的介于中间的层。

可以单独地形成2D阵列，然后将其封装在一起以形成具有多个存储器的层的非单片存储器器件。例如，可以通过在单独的衬底上形成存储器级，然后将存储器级上下叠置，来构建非单片堆叠存储器。可以在堆叠之前减薄衬底或从存储器器件级移除衬底，但是由于存储器器件级初始地形成在单独的衬底上方，产生的存储器阵列不是单片3D存储器阵列。此外，可以在单独的芯片上形成多个2D存储器阵列或3D存储器阵列(单片或非单片)，然后将其封装在一起以形成堆叠芯片存储器器件。

对于存储器元件的操作和对于与存储器元件的通信通常需要相关联的电路。作为非限制性示例，存储器器件可以具有用于控制和驱动存储器元件的电路，以实现诸如编程和读取的功能。该相关联的电路可以作为存储器元件在相同的衬底上和/或在单独的衬底上。例如，用于存储器读取-写入操作的控制器可以位于单独的控制器芯片上，和/或与存储器元件相同的衬底上。

本领域技术人员将认识到该技术不限于所描述的2D和3D示例性结构，而是覆盖了在本文所描述的技术的精神和范围内以及如本领域的技术人员所理解的所有相关的存储器结构。

图2是存储器器件600的透视图，该存储器器件600包括图1的存储器结构126的示例性3D配置中的平面中的区块的集合。在衬底601上的是存储器单元(储存元件)的示例性区块BLK0、BLK1、BLK2和BLK3以及具有用于区块使用的电路的外围区域。外围区域604沿着每个区块的边缘延伸，而外围区域605在该区块的集合的端部处。在一个方法中，用于位线的电压检测器可以位于该外围区域605中。在这种情况中，区块BLK0、BLK1、BLK2和BLK3与电压检测器的距离逐步变大。

该电路可以包含连接到区块的控制栅极层、位线和源极线的电压驱动器。在一种方法中，通常驱动区块中共同的高度处的控制栅极层。衬底还可以承载区块下方的电路，以及一个或多个下部的金属层，这些金属层被图案化成导电路径以承载电路的信号。区块形成在存储器器件的中间区域602中。在存储器器件的上部区域603中，一个或多个上部的金属层被图案化为导电路径以承载电路的信号。每个区块包括存储器单元的堆叠区域，其中堆叠体的交替级表示字线。在一种可能的方法中，每个区块具有相对的分层侧面，垂直接触从相对的分层侧面向上延伸到上部的金属层，以形成到导电路径的连接。虽然描绘了四个区块作为示例，但是可以使用两个或多个区块，在x和/或y方向上延伸。通常，在x方向上的区块的长度比在y方向上的宽度长很多。

在一种可能的方法中，区块在平面中，并且在x方向上的平面的长度表示通向字线的信号路径在一个或多个上部的金属层中延伸的方向(字线或SGD线方向)，并且在y方向上的平面的宽度表示通向位线的信号路径在一个或多个上部的金属层中延伸的方向(位线方向)。z方向表示存储器器件的高度。如图3所描绘的，还可以将区块布置在多个平面中。

图3是存储器器件600a的透视图，该存储器器件600a包括图1的存储器器件的另一个示例性3D配置中的两个平面中的区块的集合。区块640和641的集合形成在衬底601a上的两个平面上。通常将平面定义为包含若干存储器单元的区块和相关联的行和列控制电路的衬底的区域。在一种方法中，平面的区块可以形成在共同的p阱上。区块形成在存储器器件的中间区域602a中。区块的集合640包含区块B0a、B0b、B0c和B0d。集合641包含区块B1a、B1b、B1c和B1d。衬底的外围区域604a包含区块的集合均使用的电路。外围区域605a和605b分别可以包含由区块的集合640和641使用的电路。

图4描绘了图2或图3的区块之一的部分的示例性截面图。区块包括交替的导电层和电介质层的堆叠体610。区块包括垂直地间隔开的导电层，并且导电层包括连接到存储器单元的字线和连接到SGD和SGS晶体管的选择栅极线。

在该示例中，除了数据字线层(或字线)WLL0-WLL10，导电层或导电板还包括两个SGD层、两个SGS层和四个虚拟字线层(或字线)WLD1、WLD2、WLD3和WLD4。电介质层被标记为DL0-DL19。另外，描绘了包括NAND串NS1和NS2的堆叠体的区域。每个NAND串包括(encompass)存储器孔618或619，存储器孔618或619填充有形成与字线相邻的存储器单元的材料。堆叠体的区域622在图6中以更大的细节示出。

堆叠体包括衬底611。在一种方法中，源极线SL的部分包括衬底中的n型源极扩散层611a，n型源极扩散层611a与区块中的存储器单元的每个串的源极端接触。在一个可能的实现方式中，n型源极扩散层611a形成在p型阱区域611b中，p型阱区域611b又形成在n型阱区域611c中，n型阱区域611c又形成在p型半导体衬底611d中。在一种方法中，n型源极扩散层可以由平面中的所有区块共享。

NS1具有在堆叠体616或多个字线层的底部616b处的源极端613和在堆叠体或多个字线层的顶部616a处的漏极端615。可以在堆叠体上周期性地设置局部互连体(诸如互连体617)。局部互连体可以是延伸穿过堆叠体的金属填充的狭缝，诸如将源极线/衬底连接到堆叠体之上的线。金属617d通过绝缘材料617c与字线层隔离。可以在字线形成期间使用该狭缝，随后用金属填充该狭缝。具体而言，对于与诸如氧化物的电介质层交替的字线层可以用诸如SiN的牺牲材料形成堆叠体。在堆叠体中周期性地蚀刻狭缝向下(down)到衬底，从而暴露牺牲材料的部分。诸如热磷酸的蚀刻剂沉积在狭缝中以移除牺牲材料，形成空隙。然后经由狭缝将金属沉积在空隙中，因而形成最终的字线层。随后，将狭缝中的金属清除，并且沿狭缝的侧壁沉积绝缘材料617c。在绝缘层的底部蚀刻孔。用金属617d填充狭缝的剩余部分，该金属617d穿过孔延伸到衬底，并且向上延伸到堆叠体的顶部，因而形成从堆叠体的底部到堆叠体的顶部的导电路径或局部互连体。

还描绘了位线BL0的部分。导电通孔将每个存储器串的漏极端连接到位线。例如，导电通孔621将漏极端615连接到BL0。局部互连体617具有顶部617a和底部617b。底部与衬底接触。

在一种方法中，存储器单元的区块包括交替的控制栅极和电介质层的堆叠体，并且将存储器单元布置在堆叠体中垂直地延伸的存储器孔中。

在一种方法中，每个区块包括阶梯状边缘，其中垂直互连体连接到包含SGS层、WL层和SGD层的每个层，并且向上延伸到通向电压源的水平路径。

作为示例，该示例包含每个串中的两个SGD晶体管、两个漏极侧虚拟存储器单元、两个源极侧虚拟存储器单元和两个SGS晶体管。通常，使用虚拟存储器单元是可选的，并且可以设置一个或多个存储器单元。还可以在存储器串中设置一个或多个SGD晶体管和一个或多个SGS晶体管。

还可以设置隔离区域IR以将SGD层彼此分开，以提供每个子区块一个独立地驱动的SGD线。在一个示例中，字线层对于两个相邻的子区块是公共的。参见图8A。在另一种可能的实现方式中，隔离区域向下延伸到衬底以分开字线层。参见图8B。在这种情况中，在每个子区块中将字线层分开。虽然在任一情况中，区块的字线层可以在其端部处彼此连接，使得它们在区块内被共同驱动，如图9A和图9B中所描绘的。隔离区域包括诸如氧化物的绝缘材料，并且在堆叠体中分离字线层的集合。

图5描绘了示例性晶体管500。晶体管包括控制栅极CG、漏极D、源极S和沟道CH。在编程操作期间，晶体管具有正的栅极到沟道电压。在擦除操作期间，晶体管具有正的沟道到栅极电压。

图6描绘了图4的堆叠体的区域622的近视图。存储器单元在字线层和存储器孔的交叉处形成在堆叠体的不同级上。在该示例中，将SGD晶体管680和681设置在虚拟存储器单元682和683以及数据存储器单元MC之上。可以沿着存储器孔630的侧壁(SW)和/或在每个字线层内沉积一些层，例如使用原子层沉积。例如，由存储器孔内的材料形成的每个柱699或列可以包含阻挡氧化物667、电荷俘获层663或诸如氮化硅(Si3N4)或其它氮化物的薄膜、隧穿层664、沟道665(例如，包括多晶硅)、以及电介质芯666。字线层可以包含区块高-k材料660、金属屏障661、以及作为控制栅极的诸如钨的导电金属662。例如，设置控制栅极690、691、692、693和694。在不同的存储器孔中相似地形成附加的柱。柱可以形成NAND串的列状有源区域(AA)。

阻挡氧化物层667具有厚度Th。如所提到的，这个厚度可以对于不同存储器孔基于它们与最近的局部互连体的距离而变化，最近的局部互连体用于引入蚀刻剂以移除字线的牺牲材料。特别地，将更早地通过蚀刻剂蚀刻围绕外部或边缘的存储器孔(与局部互连体或字线层的边缘更近的存储器孔)的牺牲材料，而将较迟地蚀刻围绕里面或内部的存储器孔(与局部互连体或字线层的边缘更远的存储器孔)的牺牲材料。将边缘的存储器孔中的阻挡氧化物层或其它电介质层暴露于蚀刻剂较长时间。由于该暴露，边缘的存储器孔内的阻挡氧化物层将比内部的存储器孔中阻挡氧化物层被更多地蚀刻掉。如所提到的，这将导致不同的编程速度。如果边缘的存储器孔和内部的存储器孔在相同的子区块内被分组在一起，则当编程子区块中的所选择的字线时，快和慢的单元之间的编程速度差异将会很大。这个相同字线内的编程速度差异将在编程过程期间需要更多的编程验证测试，并且因而增加总编程时间。

本文中所提供的技术通过将具有共同的编程速度的单元分组来克服这个问题。例如，边缘的单元可以在一组中，而内部的单元在另一个组中。

当编程存储器单元时，在与存储器单元相关联的电荷俘获层的部分中储存电子。这些电子从沟道中并且穿过隧穿层被吸入电荷俘获层。存储器单元的Vth与所储存的电荷的量成比例地增加。在擦除操作期间，电荷回到沟道。

存储器孔的每一个可以填充有多个环形层，多个环形层包括阻挡氧化物层、电荷俘获层、隧穿层和沟道层。存储器孔的每一个的核心区域填充有主体材料，并且多个环形层在存储器孔的每一个中的核心区域与字线之间。

NAND串可以被认为具有浮置主体沟道，因为沟道的长度不形成在衬底上。另外，NAND串由多个字线层提供，多个字线层在堆叠体中在彼此之上，并且通过电介质层彼此分开。

在图6的示例中，SGD晶体管与存储器单元同时形成，并且共享存储器膜。在另一种可能的方法中，在形成存储器单元之后形成SGD晶体管，并且SGD晶体管不包含存储器膜。在这种情况中，可以掺杂SGD晶体管以提供期望的Vth电平而不使用存储器膜。在一个实施例中，形成并填充存储器孔，在这之后沉积SGD层并蚀刻穿过SGD层以形成到存储器孔的顶部的导电路径。

图7描绘了图2或图3的区块之一中的示例性子区块SB0-SB3。子区块是区块的部分，并且表示被一起编程并具有共同的SGD线的存储器串的集合。而且，在一种方法中，子区块中的每个存储器串连接到不同的位线。

描绘了在每个子区块中沿着字线在x方向上延伸的示例性存储器单元。为了简单，将每个存储器单元描绘为立方体。SB0包含NAND串700n、701n、702n和703n。SB1包含NAND串710n、711n、712n和713n。SB2包含NAND串720n、721n、722n和723n。SB3包含NAND串730n、731n、732n和733n。将位线连接到NAND串的集合。例如，将位线BL0连接到NAND串700n、710n、720n和730n，将位线BL1连接到NAND串701n、711n、721n和731n，将位线BL2连接到NAND串702n、712n、722n和732n，并且将位线BL3连接到NAND串703n、713n、723n和733n。可以将感测电路连接到每个位线。例如，可以将感测电路400、400a、400b、400c分别连接到位线BL0、BL1、BL2、BL3。NAND串是从衬底向上延伸的垂直存储器串的示例。

编程和读取可以对于一个字线和一个子区块中的所选择的单元发生一次。这允许每个所选择的单元由相应的位线和/或源极线控制。例如，将SB0中的存储器单元的示例性集合795连接到WLL4。相似地，将包括SB1、SB2、SB3中的数据存储器单元的集合796、797和798连接到WLL4。

图8A描绘了两个未分开的子区块之中共享字线层的存储器单元的区块BLK0的示例性截面图。堆叠体的区域850包括多个垂直地间隔开的字线层，并且在局部互连体(LI)800与801之间。该区域包含子区块SB0和SB1。这些子区块每个具有通过隔离区域(IR)804分离的单独的SGD层802和803。类似地，堆叠体的区域851包括多个垂直地间隔开的字线层，并且在局部互连体(LI)801与805之间。该区域包含子区块SB2和SB3。这些子区块每个具有通过IR 806分离的单独的SGD层807和808。

在SB0和SB1之中共享一个字线层的集合，并且在SB2和SB3之中共享另一个字线层的集合。在该示例中，在SB1与SB2之间，在区块的两侧和区块的中间，设置局部互连体(LI)。结合图4所讨论的隔离区域，为每个子区块提供单独的SGD层。在该示例中，字线层的宽度在每个区域850和851内是统一的。另外，区域850中的字线层的宽度可以与区域851中的字线层的宽度相同。

通常，区块可以包括两个或多个局部互连体之间的字线层的一个或多个区域。注意，如果不期望具有穿过堆叠体的导电路径，则可以用隔离区域(例如，诸如没有金属的氧化物的绝缘物)替代金属互连体。

图8B描绘了为四个未分开的子区块的每一个子区块提供单独的字线层的存储器单元的区块BLK0的示例性截面图。这里，IR向下延伸穿过堆叠体，使得字线层在每个子区块中分开。虽然在图8A和8B中，字线层可以在端部区域结合，从而可以在区块中共同驱动它们。参见图9A。在该示例中，对于所有字线层，每个子区块内的宽度是统一的。

图8C描绘了在区域860和861的每一个中一个未分开的子区块和一个分开的子区块之中共享字线层的存储器单元的区块BLK0的示例性截面图。堆叠体的区域860在局部互连体800与801之间，并且包含一个包括子区块部分SB0a和SB0b的分开的子区块，子区块部分SB0a和SB0b由另一个子区块SB1分离。通常，分开的子区块可以包含通过至少一个其它的子区块或子区块的部分分离的两部分。边缘的子区块部分SB0a和SB0b每个具有相应的边缘的SGD层820和822，但是这些层通过导电路径连接，使得它们被共同驱动。参见图9B中的导电路径828。未分开的子区块SB1具有与SGD层820和822单独地驱动的SGD层821。SGD层821分别通过隔离区域830和831与SGD层820和822分离。SGD层的宽度在子区块区域SB0a和SB0b中可以是相等的并且小于SB1中的SGD层821的宽度，其中宽度在位线延伸的y方向上。

因而，边缘的选择栅极层820和822连接到彼此，并且与内部的选择栅极层821分离。边缘的选择栅极层823和825连接到彼此，并且与内部的选择栅极层824分离。

而且，边缘的选择栅极层连接到第一边缘部分和第二边缘部分(例如，相应地，SB0a和SB0b)的存储器串(例如，相应地，1022和1011)，并且内部的选择栅极层821在边缘的选择栅极层820与822之间并且连接到内部的子区块(例如，SB1)的存储器串(例如，1020、1023)。

类似地，堆叠体的区域861在局部互连体801与805之间，并且包含一个包括子区块部分SB2a和SB2b的分开的子区块，子区块部分SB2a和SB2b通过另一个子区块SB3分离。边缘的子区块部分SB2a和SB2b每个具有相应的边缘的SGD层823和825，但是这些层通过导电路径连接使得它们被共同驱动。参见图9B中的导电路径829。子区块SB3具有与SGD层823和825单独地驱动的SGD层824。SGD层824分别通过隔离区域833和834与SGD层823和825分离。SGD层的宽度可以在子区块区域SB2a和SB2b中相等并且小于SB3中的SGD层824的宽度。

如所描述的，本文所提供的技术将具有共同的编程速度的单元分组。例如，边缘的单元可以在一组(其分开为两部分)中，而内部的单元在另一个未分开的组中。与图8A的示例相比，在没有发生这样的分组时，存在SGD层的附加的蚀刻以创建(create)组。然而，位线和存储器孔或存储器串的数量可以保持相同。而且，子区块中存储器孔或存储器串的数量可以保持相同。还存在位线与存储器串之间的连接的修改。例如，与图10A和图10B相比。这些是可以显著提高性能的微小的调整。

图9A描绘了与图8A一致的区块的集合的透视图。描绘了区块BLK0、BLK1、BLK2和BLK3。描绘了如结合图8A所讨论的区域850和851。描绘了每个区块中的字线层(WLL)连同示例性SGD线。在该示例中，在每个子区块中提供一个SGD线或SGD层。BLK0包含子区块SB0、SB1、SB2和SB3。子区块在x方向上伸长，并且实际上含有数千个存储器串。另外，在y方向上，除了所描绘的那些区块，还将许多更多的区块以行布置在衬底上。字线层和SGD/SGS层可以从行解码器1401接收电压。还参见图14。每个SGD层可以从行解码器接收单独的电压。例如，SGD层802、803、807和808可以分别接收电压Vsgd0、Vsgd1、Vsgd2和Vsgd3。在编程区块期间，一次编程一个字线层和一个子区块的存储器单元。因而，编程SB0中的WLL0的存储器单元，随后编程SB0中的WLL1的存储器单元，等等，直到编程SB0中的所有字线层的存储器单元。接下来，SB2中的WLL0的存储器单元，随后SB2中的WLL1的存储器单元等等。如果需要，则编程可以继续进行到下一个子区块。

图9B描绘了与图8C一致的区块的集合的透视图。描绘了如结合图8B所讨论的区域860和861。描绘了每个区块中的WLL连同示例性SGD线。对于子区块部分SB0a和SB0b分别提供SGD线或SGD层820和822，并且SGD线或SGD层820和822通过导电路径828连接，使得它们可以由电压Vsgd0共同驱动。

对于子区块部分SB2a和SB2b分别提供SGD线或SGD层823和825，并且SGD线或SGD层823和825通过导电路径829连接，使得它们可以由电压Vsgd2共同驱动。对于子区块SB1和SB3分别提供SGD线或SGD层821和824，并且由电压Vsgd1和Vsgd3分离地驱动。

在图10A-图10C中，每个圆圈表示选择栅极层处的存储器孔的截面。或者，存储器孔不向上延伸到SGD层，每个圆圈表示在选择栅极层之下的字线层处的存储器孔的截面。若干位线在存储器孔之上延伸，并且如“X”符号所指示的连接到存储器孔。在这些示例中，存在标记为BL0-BL31的31个位线。每个位线连接到每个子区块中的一个存储器孔或存储器串。

图10A描绘了与图8A和图9A一致的区块BLK0的SGD层的示例性俯视图，其中区域850和851的每一个中的两个未分开的子区块之中共享字线层。描绘了图8A的SGD层802、803、807和808。区域850中的SB0在局部互连体800与隔离区域804之间延伸。区域850中的SB1在隔离区域804与局部互连体801之间延伸。区域851中的SB2在局部互连体801与隔离区域806之间延伸。区域851中的SB3在隔离区域806与局部互连体805之间延伸。

如所提到的，每个位线连接到每个子区块中的一个存储器孔或存储器串。例如，BL31分别连接到SB0、SB1、SB2和SB3中的存储器孔或存储器串1010、1011、1012和1013。而且，可以将存储器串布置成x方向上延伸的行R1-R16，并且相邻行交错以提高存储器孔的密度。

描绘了存储器串的每一行与最近的局部互连体的距离。例如，R1，R2，R3和R4与LI800的距离分别为d1、d2、d3，并且d4，R5、R6、R7和R8与LI 801的距离分别为d4、d3、d2和d1。随着与最近的局部互连体的距离逐步变大，每行的存储器串的阻挡氧化物层逐步变厚。

图10B1描绘了与图8C和图9B一致的区块BLK0的SGD层的示例性俯视图，其中区域860和861的每一个中的一个未分开的子区块和一个分开的子区块之中共享字线层。描绘了图8C的SGD层820-825。区域860包括在局部互连体800与隔离区域830之间的分开的子区块SB0的第一边缘部分SB0a，在隔离区域830与831之间的内部的未分开的子区块SB1，以及在隔离区域831与局部互连体801之间的子区块SB0的第二边缘部分SB0b。区域861包括在局部互连体801与隔离区域833之间的分开的子区块SB2的第一边缘部分SB2a，在隔离区域833与834之间的内部的未分开的子区块SB3，以及在隔离区域834与局部互连体805之间的子区块SB2的第二边缘部分SB2b。

如所提到的，每个位线连接到每个子集中的一个存储器孔或存储器串。例如，BL31分别连接到SB1、SB0b、SB3和SB2b中的存储器孔或存储器串1020、1011、1021和1013。作为另一个示例，BL30分别连接到SB0a、SB1、SB2a和SB3中的存储器孔或存储器串1022、1023、1024和1025。通常，在区域860内，第一个位线的集合(例如，BL0-BL30的偶数编号的位线)连接到子区块SB0的第一边缘部分SB0a的存储器串(例如，1022)，并且连接到内部的子区块SB1的存储器串(例如，1023)，但是不连接到子区块的第二边缘部分SB0b的存储器串(例如，1011)，并且第二个位线的集合(例如，BL0-BL30的奇数编号的位线)连接到第二边缘部分SB0b的存储器串(例如1011)，并且连接到内部的子区块SB1的存储器串(例如，1020)，但是不连接到第一边缘部分SB0a的存储器串(例如，1022)。因而，在一种方法中，将位线连接到每个区块中的子区块中的仅一个存储器串，不论该子区块是分开的还是未分开的。这确保了通过施加低位线电压或高位线电压，在编程电压期间可以分别编程或禁止子区块中的每个存储器串。也就是说，可以同时编程子区块中的所有存储器串。

描绘了存储器串的每一行与最近的局部互连体的距离。例如，R1，R2，R3和R4与LI800的距离分别为d1、d2、d3和d4，R5、R6、R7，并且R8与LI801的距离分别为d4、d3、d2和d1。随着与最近的局部互连体的距离逐步变大，每行的存储串的阻挡氧化物层逐步变厚。结果，对于SB0a中的R1和R2、SB0b中的R7和R8、SB2a中的R9和R10以及SB2b中的R15和R16，阻挡氧化物层的厚度类似(相对较薄)。对于SB1中的R3-R6和SB3中的R11-R14，阻挡氧化物层的厚度类似(相对较厚)。

在一个实施例中，在区域860中，将存储器串布置成行R1-R8，并且第一边缘部分和第二边缘部分中的行的数量总共(例如，四行：第一边缘部分SB0a中的R1和R2以及第二边缘部分SB0b中的R7和R8)等于内部的子区块中的行的数量(例如，SB1中的四行R3-R6)。

在另一个实施例中，在图10C中，在区域1050中，将存储器串布置成行R1-R12，并且第一边缘部分和第二边缘部分中的行的数量总共(例如，四行：第一边缘部分SB0a中的R1和R2以及第二边缘部分SB0b中的R11和R12)小于内部的区块中的剩余行的数量(例如，八行R3-R10，包含SB1a中的R3和R4、SB2中的R5-R8以及SB1b中的R9和R10)。

通常，基于测试指示基于与字线层的边缘的距离的存储器单元的相对编程速度，可以设定子区块或子区块的部分中的行的数量。在一种方法中，在中心子区块的每侧上存在中心子区块和一个或多个子区块部分。

图10B2描绘了与图10B1一致的区块BLK0的字线层的示例性俯视图。例如，字线层可以是图4中的WLL0-WLL10中的任一个。这里，在部分WLL10a和WLL10b中描绘了字线层WLL10。垂直地间隔开的第一多个字线层包括WLL0a-WLL10a(WLL0a-WLL9a在这里未示处，但是在WLL10a之下)，并且垂直地间隔开的第二多个字线层包括WLL0b-WLL10b(WLL0b-WLL9b在这里未示处，但是在WLL10b之下)。

如所提到的，LI之间的区域包括通过电介质层彼此垂直地间隔开的多个字线层。每个字线层包括与LI相邻的边缘。例如，WLL10a包括分别与LI 800和LI 801相邻的边缘1030和1031，并且WLL10b包括分别与LI 801和LI 805相邻的边缘1032和1033。

描绘了存储器串的每一行与最近的字线层的边缘的距离。这也是与最近的局部互连体的距离。例如，R1、R2、R3和R4与边缘1030的距离分别为d1、d2、d3，并且d4，R5、R6、R7和R8与边缘1031的距离分别为d4、d3、d2和d1。随着与最近的边缘的距离逐步变大，每行的存储串的阻挡氧化物层逐步变厚。

在一个实施例中，多个字线层WLL0a-WLL10a具有相对的第一边缘和第二边缘(分别为1030和1031)，并且第一边缘部分和第二边缘部分(例如，分别为SB0a和SB0b的1022和1011)分别与第一边缘和第二边缘相邻。类似地，多个字线层WLL0b-WLL10b具有相对的第一边缘和第二边缘(分别为1032和1033)，并且第一边缘部分和第二边缘部分的存储器串(例如，分别为SB2a和SB2b的1024和1013)分别与第一边缘和第二边缘相邻。

第一隔离区域和第二隔离区域(例如，800和801)或互连体分别与第一边缘和第二边缘(例如，1030和1031)相邻，并且从多个字线层616b的底部延伸到多个字线层616a的顶部。

图10C描绘了区块BLK0的SGD层的示例性俯视图，其中区域1050和1051的每一个中的一个未分开的子区块和两个分开的子区块之中共享字线层。在该示例中，图10B1的概念被扩展(extend)。在该概念的进一步扩展(未示出)中，一个未分开的子区块和多于两个的分开的子区块用于LI之间的区域。

局部互连体800与801之间的区块的区域1050包括共享的字线层之上的五个SGD层。区域1050包括LI 800与IR 1060之间的分开的子区块SB0的第一边缘部分SB0a，IR 1060与IR 1061之间的分开的子区块SB1的第一部分SB1a，IR 1061与IR 1062之间的中央或内部的未分开的子区块SB2，IR 1062与IR 1063之间的分开的子区块SB1的第二部分SB1b以及IR1063与LI 801之间的分开的子区块SB0的第二边缘部分SB0b。区域1051包括LI 801与IR1064之间的分开的子区块SB3的第一边缘部分SB03a，IR 1064与IR 1065之间的分开的子区块SB4的第一部分SB4a，IR 1065与IR 1066之间的内部的未分开的子区块SB5，IR 1066与IR1067之间的分开的子区块SB4的第二部分SB4b以及IR 1067与LI 805之间的分开的子区块SB3的第二边缘部分SB3b。

如所提到的，每个位线连接到每个子集中的一个存储器孔或存储器串。例如，BL31分别连接到SB2、SB1b、SB0b、SB5、SB4b和SB3b中的存储器孔或存储器串1070、1071、1072、1073、1074和1075。这个示例与图10B1的不同之处在于，在LI之间存在十二个存储器的行，而不是八个。

对于SB0a中的R1和R2、SB0b中的R11和R12、SB3a中的R13和R14以及SB3b中的R23和R24，阻挡氧化物层的厚度类似(相对较薄)。对于SB1a中的R3和R4、SB1b中的R9和R10、SB4a中的R15和R16以及SB4b中的R21和R22，阻挡氧化物层的厚度类似(中等厚度，在相对较薄和相对较厚之间)。对于SB2中的R5-R8和SB5中的R17-R20，阻挡氧化物层的厚度类似(相对较厚)。

导电路径1040连接SB0a和SB0b的SGD层，导电路径1041连接SB1a和SB1b的SGD层，导电路径1042连接SB3a和SB3b的SGD层，导电路径1043连接SB4a和SB4b的SGD层。

在一个实施例中，在区域1050中，将存储器串布置成行R1-R12，并且第一边缘部分和第二边缘部分中的行的数量一起(例如，四行：第一边缘部分SB0a中的R1和R2以及第二边缘部分SB0b中的R11和R12)等于内部的子区块中的行的数量(例如，SB1中的四行R5-R8)。而且，内部的子区块的一侧上的行(例如，四行R1-R4)的数量与内部的子区块的相对侧上的行(例如，四行R9-R12)的数量相同。关于内部的子区块存在对称。

图10C还示出了行R1、R3和R5与字线层的边缘1083的距离分别为x1、x2和x3，并且分别包含连接到BL28的示例性存储器串1080、1081和1082。

图11A描绘了连接到字线的存储器单元的集合的示例性阈值电压(Vth)分布，示出了区块中的编程速度变化的影响，其中使用四个数据状态。对于一起编程的单元的集合，当单元具有显著的编程速度变化时，Vth分布1120、11221、1122和1123分别表示被擦除(Er)的状态和被编程的数据状态A、B和C，档单元具有相对较小的编程速度变化时，Vth分布1120a、1121a、1122a和1123a分别表示被擦除(Er)状态和被编程的数据状态A、B和C。在擦除操作中，当单元的Vth降到验证电平VvEr之下时，达到被擦除状态。在编程操作中，当单元的Vth分别超过验证电平VvA、VvB或VvC时，达到A、B和C状态。该示例使用了四个数据状态。也可以使用其它数量的数据状态，诸如八个或十六个。使用读取电压VvA、VvB和VvC从具有该Vth分布的单元的集合中读取数据。

在一种方法中，存储器单元储存单独的数据的页。例如，对于如该示例中的每个单元四位，将存在下部页和上部页。使用VrA和VrC读取下部页，使用VrB读取上部页。对于Er、A、B和C状态的示例性位的编码分别是以上部页(UP)位/下部页(LP)位的格式的11、10、00和01。

当字线层的单元具有不同的编程速度时，编程循环的数量增加。这是由于编程摆动很大，这是最终编程电压与初始编程电压之间的差异。例如，箭头1100和1100a分别表示当单元具有显著的编程速度变化或相对较小的编程速度变化时的编程摆动。编程摆动等于被擦除状态的Vth分布的上尾(例如，VvEr)与最高被编程状态的Vth分布的上尾之间的差异。在C状态的Vth分布的上尾中具有Vth的单元消耗(take)最多的编程循环来编程。另外，当单元具有显著的编程速度变化时，用于每个被编程状态的验证操作的数量更大。这也促进了编程循环的数量增加。

由于在一起编程的单元的集合被约束为使用相同的初始编程电压和步长，所以导致这种情况。相反，通过一起编程具有类似的编程速度的单元的集合，可以对于该集合最优化初始编程电压和/或步长。参见图11D和图11E。

图11B描绘了包括增量步进脉冲编程(ISPP)的示例性编程操作的波形，其中Vpgm_init是初始编程电压并且dVpgm是步长。横轴描绘了编程循环(PL)的数量，纵轴描绘了控制栅极或字线电压。通常，编程操作可以涉及将脉冲串施加到所选择的字线，其中脉冲串包含多个编程循环或编程-验证迭代。编程-验证迭代的编程部分包括编程电压，并且编程-验证迭代的验证部分包括一个或多个验证电压，诸如结合图11A所讨论的。

在一种方法中，每个编程电压包含两个步骤。另外，在该示例中使用ISPP，其中编程电压使用固定的或变化的步长在每个连续的编程循环中逐步升高。该示例在完成编程的单遍编程中使用ISPP。ISPP还可以用于多遍操作的每遍编程。

波形1100包含一系列编程电压1101、1102、1103、1104、1105、...1106，将其施加到所选择的字线用于编程并且将其施加到相关联的非易失性存储器单元的集合。一系列编程电压从Vpgm_init的初始编程电压开始。每个连续的编程电压可以以步长dVpgm增加。作为示例，基于正在验证的目标数据状态，可以在每个编程电压之后提供一个或多个验证电压。可以在编程电压和验证电压之间将0V施加到所选择的字线。例如，可以在编程电压1101和1102中每一个之后，分别施加VvA和VvB的A和B状态验证电压(波形1110)。可以在编程电压1103和1104中每一个之后，分别施加VvA、VvB和VvC的A、B和C状态验证电压(波形1111)。在附加的编程循环之后，可以在最终的编程电压1106之后施加VvB和VvC的B和C状态验证电压(波形1112)。

编程操作可以使用一遍或多遍编程。一遍编程操作涉及多个编程-验证操作(或编程循环)的一个序列，该序列从初始的Vpgm电平开始进行，并且前进到最终的Vpgm电平，直到所选择的存储器单元的集合的阈值电压达到所分配的数据状态的验证电压。在开始一遍编程时，所有存储器单元可以初始地处于被擦除状态。在完成一遍编程之后，可以使用在Vth分布之间的读取电压从存储器单元读取数据。同时，将读取通过电压Vpass(例如，8-10V)施加到剩余的字线。通过测试给定的存储器单元的Vth是在读取电压的一个或多个之上或之下，系统可以确定由存储器单元表示的数据状态。这些读取电压是分界电压，因为它们分界在不同的数据状态的Vth范围之间。

图11C描绘了存储器单元的Vpgm_init相对于存储器单元位于的行与WLL的边缘的距离的曲线图。当与WLL的边缘的距离相对更大时，可以将Vpgm_init设定得相对更高。当编程速度相对更低时，通过将Vpgm_init对于存储器串设定为相对更高，将慢速的单元的编程加快到快速的单元的水平，并且可以在相同数量的编程循环中完成所有单元的编程。可选地，当编程速度相对更低时，可以将dVpgm对于存储器串设定为相对更高。在某些情况中，调整Vpgm_init就足够了，而对于不同的子集使用相同的dVpgm。在实践中，图11C可以通过提供将Vpgm_init的最佳值与每个子区块关联的表格来实现。参见图11D和图11E。

另一种方法涉及当编程速度相对较低时，例如对于内部的子区块，对于编程操作设定更高的最大可允许编程循环的数量。另一种方法涉及调整擦除电压，使得与边缘的子区块部分相比，内部的子区块使用更高的初始擦除电压。擦除过程可以使用与图11B的编程电压类似的一系列擦除电压。

图11D描绘了将Vpgm_init的最佳值与图10B1的每个子区块关联的示例性表格。对于SB0(包括SB0a和SB0b)和SB2(包括SB2a和SB2b)使用Vpgm_init的低值，例如Vpgm_init_low。对于SB1和SB3使用Vpgm_init的高值，例如Vpgm_init_high。

图11E描绘了将Vpgm_init的最佳值与图10C的每个子区块关联的示例性表格。Vpgm_init_low用于SB0(包括SB0a和SB0b)和SB3(包括SB3a和SB3b)。SB1(包括SB1a和SB1b)和SB4(包括SB4a和SB4b)使用Vpgm_init的中间值，例如Vpgm_init_medium。Vpgm_init_high用于SB2和SB5。Vpgm_init_high>Vpgm_init_medium>Vpgm_init_low。

图12A描绘了编程区块以提供统一的编程速度的示例性过程。步骤1200开始对于区块的编程操作。步骤1210包含选择子区块，并且例如基于图11C，为该子区块获得Vpgm_init。步骤1202包含使用Vpgm_init来编程子区块。这可能涉及编程连接到一个或多个字线的存储器单元。还参见图12B。判定步骤1203确定在区块中是否存在将编程的下一个子区块。如果判定步骤1203为是，对于下一个区块重复步骤1201。如果判定步骤1203为否，则步骤1204指示完成对于该区块的编程。

图12B描绘了与图12A的步骤1202一致的编程子区块的示例性过程。步骤1210包含设定Vpgm＝Vpgm_init(该子区块的优化的初始编程电压)。步骤1211包含将Vpgm施加到所选择的字线。步骤1212包含对连接到所选择的字线的所选择的存储器单元进行验证测试。判定步骤1213确定所选择的存储器单元是否通过验证测试。如果判定步骤1213为否，则步骤1216将Vpgm升高dVpgm，并且在步骤1211进行下一个编程循环。如果判定步骤1213为是，则判定步骤1214确定在该子区块中是否存在将编程的下一个字线。如果判定步骤1214为是，在步骤1210开始重复该过程。如果判定步骤1214为否，则步骤1215指示完成该区块的编程。

图13描绘了图1的列控制电路中的感测块51的示例性框图。列控制电路可以包含多个感测块，其中每个感测块经由相应的位线对于多个存储器单元进行感测(例如，读取验证或擦除验证操作)。

在一种方法中，感测块包括多个感测电路，也称为感测放大器。每个感测电路与数据锁存器和缓存相关联。例如，示例性感测电路1350a、1351a、1352a和1353a分别与缓存1350c、1351c、1352c和1353c相关联。

在一种方法中，可以使用不同的相应的感测块来感测位线的不同的子集。这允许与感测电路相关联的处理负载被划分，并由每个感测块中的相应的处理器处理。例如，感测电路控制器1360可以与感测电路和锁存器的集合(例如，十六个)通信。感测电路控制器可以包含预充电电路1361，预充电电路1361向每个感测电路提供电压以设定预充电电压。感测电路控制器还可以包含存储器1362和处理器1363。

图14描绘了用于向存储器单元的区块提供电压的示例性电路。在该示例中，行解码器1401向字线和区块的集合1410中的每个区块的选择栅极提供电压。该集合可以在平面中并且包含与图9B一致的区块BLK0到BLK8。行解码器向传输门管(pass gate)1422提供控制信号，控制栅极2022将区块连接到行解码器。通常，在一个所选择的区块上一次进行例如编程、读取或擦除的操作。行解码器可以将通用控制线1402连接到局部控制线1403。控制线表示导电路径。在来自电压源1420的通用控制线上提供电压。电压源可以向开关1421提供电压，开关1421可以连接到通用控制线。将传输门管1424(也称为传输晶体管或转移晶体管)控制为将来自电压源1420的电压传输(pass)到开关1421。

例如，电压源1420可以在字线(WL)、SGS控制栅极和SGD控制栅极上提供电压。

包含行解码器的多个部件可以从诸如状态机112或控制器122的控制器接收命令，以进行本文所描述的功能。

源极线电压源1430经由控制线1432向源极线/衬底中的扩散区域提供电压。在一种方法中，源极扩散区域1433对于区块是公共的。位线的集合1442也由这些区块共享。位线电压源1440向位线提供电压。在一种可能的实现方式中，电压源1420靠近位线电压源。

在一个实施例中，存储器器件包括：多个字线层，该多个字线层通过电介质层彼此垂直地间隔开；延伸穿过多个字线层的存储器串的集合，存储器串的集合包括内部的子区块中的存储器串、分开的子区块的第一边缘部分中的存储器串和分开的子区块的第二边缘部分中的存储器串，其中内部的子区块在第一边缘部分与第二边缘部分之间；位线的第一集合，该位线的第一集合连接到第一边缘部分的存储器串和内部的子区块的存储器串，但是不连接到第二边缘部分的存储器串；以及位线的第二集合，该位线的第二集合连接到第二边缘部分的存储器串和内部的子区块的存储器串，但是不连接到第一边缘部分的存储器串。

在另一个实施例中，存储器器件包括：延伸穿过多个字线层的存储器串的集合，其中多个字线层通过电介质层彼此垂直地间隔开，存储器串的集合包括与多个字线层的第一边缘相距一个距离(x1)的存储器串的一行(例如，图10C中的R1)，以及与多个字线层的第一边缘相距另一个距离(x2)的存储器串的另一行(R3)，另一个距离(x2)比一个距离(x1)大，以及用于使用具有一个初始编程电压(Vpgm_init_low)的增量步进脉冲编程来编程存储器串的一行并且单独地使用具有另一个初始编程电压(Vpgm_init_medium)的增量步进脉冲编程来编程存储器串的另一行的装置，另一个初始编程电压(Vpgm_init_medium)比一个初始编程电压更高(Vpgm_init_low)。

以上器件还可以包含位线的集合(BL0-BL31)，其中位线的集合中的每个位线连接到存储器串的一行中的存储器串(例如，1080)，并且连接到存储器串的另一行中的存储器串(例如，1081)。

在以上的器件中：存储器串的集合包括与多个字线层的第一边缘相距一距离(x3)的存储器串的附加的行(例如，图10C中的R5)，距离(x3)大于另一个距离(x2)；并且将用于编程的装置配置为使用具有比另一个初始编程电压更高的初始编程电压(Vpgm_init_high)的增量步进脉冲编程来编程存储器串的附加的行，与存储器串的一行和存储器串的另一行的编程分开。

以上器件还包括位线的集合，位线的集合中的每个位线连接到存储器串的一行中的存储器串(例如，1080)，并且连接到存储器串的另一行中的存储器串(例如，1081)，并且连接到存储器串的附加的行中的存储器串(例如，1082)。

在以上器件中：存储器串的集合包括与多个字线层的第二边缘相距一个距离(x1)的存储器串的附加的行(例如，图10C中的R12)，第二边缘与第一边缘相对；并且将用于编程的装置配置为使用具有初始编程电压(Vpgm_init_high)的增量步进脉冲编程来同时编程存储器串的附加的行与存储器串的一行。

在以上器件中，存储器串的一行的增量步进脉冲编程和存储器串的另一行的增量步进脉冲编程使用共同的编程电压步长(dVpgm)。

以上所描述的装置可以包含例如图1的存储器器件100的部件。例如，功率控制模块116控制在存储器操作期间供应到字线、选择栅极线和位线的功率和电压。此外，上述装置可以包含图14的部件，包含解码器、电压驱动器、开关和传输晶体管。该装置可以进一步包含图1中的控制电路的任一个，诸如控制电路110和控制器122。

在另一个实施例中，用于在存储器器件中编程的方法包括：同时编程存储器串的集合中的分开的子区块的第一边缘部分和第二边缘部分，其中存储器串的集合延伸穿过通过电介质层彼此垂直地间隔开的多个字线层；并且与同时编程第一边缘部分和第二边缘部分分离，编程存储器串的集合的内部的子区块，其中内部的子区块在第一边缘部分与第二边缘部分之间。

已经出于说明和描述的目的给出了本发明的上述详细描述。这并不旨在穷举或将本发明限制于所公开的确切形式。鉴于上述教导，许多修改和变化是可能的。选择所描述的实施例是便于最好地阐释本发明的原理及其实际应用，从而使本领域的其他技术人员能够在各种实施例中和结合适合于预期的特定使用的各种修改最佳地利用本发明。本发明的范围由所附的权利要求限定。

Claims (9)

1.一种存储器器件，包括：

多个字线层，所述多个字线层通过电介质层彼此垂直地间隔开；

NAND串的集合，所述NAND串的集合延伸穿过所述多个字线层，所述NAND串的集合包括区块区域的内部的子区块中的NAND串、所述区块区域的第一边缘部分中的NAND串和所述区块区域的第二边缘部分中的NAND串，其中所述内部的子区块在所述第一边缘部分与所述第二边缘部分之间；

位线的第一集合，所述位线的第一集合连接到所述第一边缘部分的NAND串和所述内部的子区块的NAND串，但是不连接到所述第二边缘部分的NAND串；以及

位线的第二集合，所述位线的第二集合连接到所述第二边缘部分的NAND串和所述内部的子区块的存储器串，但是不连接到所述第一边缘部分的NAND串，

其中所述第一边缘部分和第二边缘部分的所述NAND串中的阻挡氧化物层的厚度小于所述内部的子区块的所述NAND串中的阻挡氧化物层的厚度。

2.如权利要求1所述的存储器器件，还包括：

第一边缘的选择栅极层，所述第一边缘的选择栅极层连接到所述第一边缘部分的NAND串的选择栅极晶体管；

第二边缘的选择栅极层，所述第二边缘的选择栅极层连接到所述第二边缘部分的NAND串的选择栅极晶体管；

导电路径，所述导电路径连接所述第一边缘的选择栅极层和所述第二边缘的选择栅极层；以及

内部的选择栅极层，所述内部的选择栅极层在所述第一边缘的选择栅极层和第二边缘的选择栅极层之间，并且连接到所述内部的子区块的NAND串的选择栅极晶体管。

3.如权利要求2所述的存储器器件，其中：

所述第一边缘的选择栅极层和第二边缘的选择栅极层不连接到所述内部的选择栅极层。

4.如权利要求1所述的存储器器件，其中：

所述多个字线层具有相对的第一边缘和第二边缘；并且

所述第一边缘部分和所述第二边缘部分的NAND串分别与所述第一边缘和所述第二边缘相邻。

5.如权利要求4所述的存储器器件，还包括：

第一隔离区域和第二隔离区域，所述第一隔离区域和所述第二隔离区域分别与所述第一边缘和所述第二边缘相邻，并且从所述多个字线层的底部延伸到所述多个字线层的顶部。

6.如权利要求4所述的存储器器件，还包括：

第一金属互连体和第二金属互连体，所述第一金属互连体和第二金属互连体分别与所述第一边缘和所述第二边缘相邻，并且从所述多个字线层的底部延伸到所述多个字线层的顶部，其中所述金属互连体的金属和所述多个字线层的金属包括钨。

7.如权利要求1所述的存储器器件，其中：

将所述NAND串的集合布置成行；以及

所述第一边缘部分和所述第二边缘部分中的NAND串的行的数量总共等于所述内部的子区块中的NAND串的行的数量。

8.如权利要求1所述的存储器器件，其中：

将所述NAND串的集合布置成行；并且

所述第一边缘部分和所述第二边缘部分中的NAND串的行的数量总共小于所述区块区域中的NAND串的剩余行的数量。

9.如权利要求1所述的存储器器件，其中：

所述NAND串的集合垂直地延伸穿过所述多个字线层。

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