CN101206922A - 非易失性存储器及在非易失性存储器中编程的方法 - Google Patents

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Abstract

本发明提供了在非易失性存储器中编程的方法，使用增量步进脉冲作为被施加到所选择的字线的编程电压。本方法可以包括：施加预充电电压到偶数位线和奇数位线，以便该偶数位线和该奇数位线被交替地充以预充电电压和高于该预充电电压的升压电压。本方法可以还包括：施加与编程数据相对应的位线电压到偶数位线和奇数位线中所选择的位线。

Description

非易失性存储器及在非易失性存储器中编程的方法
相关申请的交叉引用
本申请要求于2006年12月22日向韩国知识产权局提交的2006-132813号韩国专利申请的优先权，通过引用的方式将其公开内容全部并入此处。
技术领域
本发明涉及半导体器件，并且，更具体来说，涉及在存储器中编程的方法及存储器(memory devices)。
背景技术
典型地，半导体存储器可以被分类为非易失性存储器和易失性存储器，前者即使在断电时也能维持所存储的数据，后者在断电时丢失所存储的数据。非易失性存储器可以包括电可擦可编程只读存储器(electrically erasableprogrammable read-only memory，EEPROM)，其中，可以电擦除所存储的数据，然后可以再编程新数据。
EEPROM的操作可以包括：程序模式，用于将数据写入存储单元；读取模式，用于读取存储单元中所存储的数据；和擦除模式，用于通过删除所存储的数据将存储单元初始化。在增量步进脉冲编程(incremental step pulseprogramming，ISPP)方法中，可以通过使用增量步进脉冲来重复进行校验(verification)和再编程，直到所期望的数据被存储。
在属于EEPROM的闪存器件中，可以对每个存储块或存储扇区执行擦除操作，并且可以对每页执行编程操作，所述页包括多个被共同耦接到字线的存储单元。根据存储单元阵列的配置，可以将闪存器件分类为NAND闪存器件和NOR闪存器件，在NAND闪存器件中，单元晶体管(cell transistor)被并行地耦接在位线与地电极之间，而在NOR闪存器件中，单元晶体管被串行地耦接在位线与地电极之间。NARD闪存器件可以具有比NOR闪存器件更高的编程速度和擦除速度，但是在读取和编程操作中可能不提供对每字节的存取。
图1是示出了在非易性存储器中编程的传统方法的时序图。参照图1，在时刻t1，电源电压Vcc被施加到偶数位线BLe和奇数位线BLo。在时刻t2，对应于电源电压Vcc与串选择晶体管(string selection transistor)的阈值电压Vth之和的电压Vcc+Vth被施加到串选择线SSL。由此，串选择晶体管被导通，并且存储单元的沟道(channel)被预充电到电源电压Vcc。
当在时刻t3编程电压(program voltage)Vpgm被施加到所选择的字线并且通过电压(pass voltage)Vpass被施加到未被选择的字线时，由于存储单元之间的电容耦合导致编程禁止单元(program-inhibited cell)的沟道可能被升压到高于电源电压Vcc的电压V1。当在时刻t5编程电压Vpgm被禁用时，结束编程操作的周期。
图1示出了这样的例子：其中，作为编程禁止电压(program-inhibitingvoltage)的电源电压Vcc被施加到编程禁止位线，并且耦接到该编程禁止位线的存储单元的沟道被升压到高于电源电压Vcc的电压V1。相反地，作为编程使能电压的编程使能电压(例如，0V的地电压)可以被施加到使能编程位线。由于在耦接到使能编程位线的存储单元中，浮置栅级(floating gate)与沟道之间的电压差可以相对较高，因此可以通过Fowler-Nordheim(F-N)隧穿对耦接到使能编程位线的存储单元进行编程。
图2是示出了图1的编程方法中位线和沟道的电压变化的图。在图2中示出了根据ISPP，对于编程禁止偶数位线BLe、耦接到编程禁止偶数位线BLe的存储单元的沟道、编程禁止奇数位线BLo、以及耦接到编程禁止奇数位线BLo的存储单元的沟道的电压变化，其中脉冲的电压电平被顺序地升高步进ΔISPP。
预充电电压(例如，电源电压Vcc)可以在第(N-2)到第(N+2)个脉冲被顺序地施加到所选择的字线之前被同时施加到位线BLe和BLo。由此，当脉冲被施加到所选择的字线时，编程禁止偶数位线和奇数位线BLe和BLo可以被维持在电源电压Vcc，并且耦接到其的存储单元的沟道可以被升压到高于电源电压Vcc的电压V1。
例如，可以选择偶数位线BLe，以便可以根据所载入的编程数据对耦接到偶数位线的存储单元进行编程。在此情况下，偶数位线BLe的电压可以根据所载入的编程数据的每一位而变为电源电压Vcc(即，编程禁止电压)或0V的地电压(即，编程使能电压)。为了描绘方便，在图2中略去了使能编程偶数位线的电压。不论载入例如页缓冲器(page buffer)中的编程数据的位值(bit value)为何值，未被选择的奇数位线BLo都维持在编程禁止电压，也即，电源电压Vcc。
随着存储器的集成程度的提高以及其中的存储单元大小的降低，沟道与浮置栅级之间的电容可能增大，并且从沟道到衬底主体(substrate body)的漏电流可能增大。由于沟道的升压电压V1被降低，因而增大的电容和漏电流导致编程干扰(program disturbance)。编程干扰表示这样一种不想要的编程：因为沟道与浮置栅级之间的电压差大到由于不足的升压效应(insufficientboosting effect)而足以导致F-N隧穿，从而对耦接到禁止程序位线的存储单元进行编程。
在使用相对较低的电源电压作为预充电电压的非易失性存储器中，编程干扰可能会变得更为严重。可能需要更高的电源来降低编程干扰。在1999-120779号日本专利申请公开说明书中公开了提高升压效率的方法，该方法能够通过利用相同水平的电源电压提高升压效率来获得较高的沟道电压。
图3是示出了传统非易失性存储器的电路图。参照图3，非易失性存储器包括由耦接到偶数位线BLe的存储单元11和耦接到奇数位线BLo的存储单元12组成的存储单元阵列10。偶数和奇数位线对通过位线选择晶体管T11和T12被共同耦接到每一个页缓冲器。
由选择信号SS1和SSW控制位线选择晶体管T11和T12的开关操作。位线BLe和BLo被分别耦接到用于施加预充电电压VA1和VA2(例如，电源电压Vcc)的晶体管T21和T22，并且由预充电信号PRA1和PRA2控制晶体管T21和T22。
在非易失性存储器50中，可以通过控制预充电信号PRA1和PRA2的激活时间来对预充电位线BLe和BLo进行升压，然后可以同时导通位线选择晶体管。因此，在完成预充电操作之后，通过电荷共享(charge sharing)，偶数和奇数位线BLe和BLo共同具有升压电压Vbst。可以在方程式1中确定升压电压，如下：
Vbst＝(Vcc+βVcc)/2＝(1+β/2)Vcc    方程式1
其中，电源电压Vcc被用作预充电电压，并且根据衬底中所形成的存储单元的配置来确定位线耦合系数β。
图4是示出了图3的非易失性存储器中的位线和沟道的电压变化的图。由于位线耦合系数β是正值，因此位线被升压到高于预充电电压Vcc的电压(1+β/2)Vcc，并且耦接到编程禁止偶数位线和奇数位线BLe和BLo的存储单元的沟道被共同升压到电压V1a。图4的升压沟道电压V1a大于图2的升压沟道电压V1。
非易失性存储器50能够通过相邻位线之间的电容耦合来提高沟道电压。但是，可能需要用于导通晶体管T11和T12的时间，以供相邻偶数和奇数位线BLe和BLo之间的电荷共享，并且由此增加编程时间。如果增量步进脉冲被用作编程电压Vpgm，则可能增加对于每个步进脉冲所需要的晶体管T11和T12的导通时间，并且可能会进一步增加整体编程时间。
发明内容
本发明的一些示范性实施例提供了在非易失性存储器中编程的方法，使用增量步进脉冲作为被施加到所选择的字线的编程电压。这样的方法的一些实施例可以包括：施加预充电电压到偶数位线和奇数位线，以便该偶数位线和该奇数位线被交替地充以预充电电压和高于该预充电电压的升压电压；以及施加与编程数据相对应的位线电压到偶数位线和奇数位线中所选择的位线。
在一些实施例中，施加预充电电压包括：在浮置了被充以预充电电压的偶数位线之后，施加预充电电压到奇数位线；以及在浮置了被充以预充电电压的奇数位线之后，施加预充电电压到偶数位线。
一些实施例提供了在浮置了偶数位线之后施加预充电电压到奇数位线以及在浮置了奇数位线之后施加预充电电压到偶数位线被交替地重复进行，直到完成将编程数据写入存储单元。在一些实施例中，在浮置了偶数位线之后施加预充电电压到奇数位线包括：施加预充电电压到偶数位线；在耦接到该偶数位线的存储单元的沟道被充以预充电电压之后，浮置该偶数位线；以及施加预充电电压到奇数位线，以将被浮置的偶数位线升压至升压电压。
在一些实施例中，在浮置了奇数位线之后施加预充电电压到偶数位线包括：施加预充电电压到奇数位线；在耦接到该奇数位线的存储单元的沟道被充以预充电电压之后，浮置该奇数位线；以及施加预充电电压到偶数位线，以将被浮置的奇数位线升压至升压电压。
在一些实施例中，当增量步进脉冲中的每一个被施加到所选择的字线时，耦接到所选择的具有预充电电压的位线的存储单元的沟道被升压至第一电压，而耦接到所选择的具有升压电压的位线的存储单元的沟道被进一步升压至高于第一电压的第二电压。
一些实施例提供施加所述预充电电压包括：连接用于提供预充电电压的第一晶体管到偶数位线；连接用于提供预充电电压的第二晶体管到奇数位线；以及控制第一晶体管和第二晶体管的开关时间，以便偶数位线和奇数位线被交替地充以预充电电压和升压电压。
在一些实施例中，控制第一晶体管和第二晶体管的开关时间包括：在截止第一晶体管之后导通第二晶体管；以及在截止第二晶体管之后导通第一晶体管。一些实施例提供在截止第一晶体管之后导通第二晶体管以及在截止第二晶体管之后导通第一晶体管被交替地重复进行，直到完成将编程数据写入存储单元。
在一些实施例中，在截止第一晶体管之后导通第二晶体管包括：导通第一晶体管，以施加预充电电压到偶数位线；在耦接到该偶数位线的存储单元的沟道被充以预充电电压之后，截止第一晶体管；以及导通第二晶体管，以施加预充电电压到奇数位线。在一些实施例中，在截止第二晶体管之后导通第一晶体管包括：导通第二晶体管，以施加预充电电压到奇数位线；在耦接到该奇数位线的存储单元的沟道被充以预充电电压之后，截止第二晶体管；以及导通第一晶体管，以施加预充电电压到偶数位线。
在一些实施例中，施加预充电电压包括：在与增量步进脉冲的第N个脉冲相对应的预充电操作期间，在浮置了被充以预充电电压的偶数位线之后施加预充电电压到奇数位线；以及在与增量步进脉冲的第(N+1)个脉冲相对应的预充电操作期间，在浮置了被充以预充电电压的奇数位线之后施加预充电电压到偶数位线。
在一些实施例中，所述预充电电压包含非易失性存储器的内部电源电压。在一些实施例中，所述非易失性存储器包括NAND型闪存器件。
一些实施例提供了施加位线电压包括：当编程数据的相应位值是逻辑低时，施加低于预充电电压的编程使能电压到所选择的位线；以及当编程数据的相应位值是逻辑高时，维持在所选择的位线处所充的预充电电压或升压电压。
本发明的一些实施例可以包括非易失性存储器。这样的器件的一些实施例可以包括：存储单元阵列，其包含耦接到多个位线和多个字线的存储单元；预充电电路，其被配置为交替地施加预充电电压到多个位线的偶数位线和多个位线的奇数位线。所述预充电电路可以被配置为，交替地对偶数位线和奇数位线充以预充电电压及高于预充电电压的升压电压。器件的一些实施例可以包括：页缓冲器块，其被配置为施加与编程数据相对应的位线电压到偶数位线和奇数位线中所选择的位线；和行选择电路，其被配置为施加增量步进脉冲到字线中所选择的字线。
在一些实施例中，预充电电路被配置为，在与所述增量步进脉冲的第N个脉冲相对应的预充电操作期间，在浮置了被充以预充电电压的偶数位线之后施加预充电电压到奇数位线，并且还被配置为，在与增量步进脉冲的第(N+1)个脉冲相对应的预充电操作期间，在浮置了被充以预充电电压的奇数位线之后施加预充电电压到偶数位线。
在一些实施例中，预充电电路包括：第一晶体管，其被配置为控制偶数位线与预充电电压供应线之间的电连接；和第二晶体管，其被配置为控制奇数位线与预充电电压供应线之间的电连接。在一些实施例中，第二晶体管被配置为，在与增量步进脉冲的第N个脉冲相对应的预充电操作期间、在第一晶体管截止之后导通，并且第一晶体管被配置为，在与增量步进脉冲的第(N+1)个脉冲相对应的预充电操作期间、在第二晶体管截止之后导通。
根据一些实施例的器件可以包括预充电控制电路，其被配置为产生被施加到第一晶体管的栅极的第一预充电信号和被施加到第二晶体管的栅极的第二预充电信号，其中，在与增量步进脉冲的第N个脉冲相对应的预充电操作期间、在禁用了第一预充电信号之后激活第二预充电信号，并且在与增量步进脉冲的第(N+1)个脉冲相对应的预充电操作期间、在禁用了第二预充电信号之后激活第一预充电信号。
在一些实施例中，所述升压电压由所述偶数位线和所述奇数位线中相邻偶数位线与奇数位线之间的电容耦合引起。
在一些实施例中，当增量步进脉冲中的每一个被施加到所选择的字线时，耦接到具有预充电电压的位线的存储单元的沟道被升压至第一电压，而耦接到具有升压电压的位线的存储单元的沟道被进一步升压至高于第一电压的第二电压。
在一些实施例中，所述预充电电压包括非易失性存储器的内部电源电压。在一些实施例中，所述非易失性存储器包括NAND型闪存器件。
在一些实施例中，所述页缓冲器被配置为，当编程数据的相应位值是逻辑低时，施加低于预充电电压的编程使能电压到所选择的位线，并且其中，所述页缓冲器还被配置为，当编程数据的相应位值是逻辑高时，维持在所选择的位线中所充的预充电电压或升压电压。
附图说明
图1是示出了在非易失性存储器中编程的传统方法的时序图。
图2是示出了图1的编程方法中位线和沟道的电压变化的图。
图3是示出了传统非易失性存储器的电路图。
图4是示出了图3的非易失性存储器中的位线和沟道的电压变化的图。
图5是示出了在根据本发明的一些实施例的非易失性存储器中编程的操作的流程图。
图6是示出了根据本发明的一些实施例的非易失性存储器的框图。
图7是示出了根据本发明的一些实施例的位线之间的电容耦合的图。
图8和图9是示出了对于图6的非易失性存储器中的两个连续脉冲(consecutive pulse)的位线电压的图。
图10是示出了在根据本发明的一些实施例的编程操作中的位线和沟道的电压变化的图。
图11是用于描述根据本发明的一些实施例的沟道的升压效应的存储单元的截面视图。
图12和图13是示出了在根据本发明的一些实施例的非易失性存储器中编程的操作的时序图。
图14是示出了根据本发明的一些实施例的非易失性存储器的电路图。
图15是示出了根据本发明的一些实施例的图14中的预充电电路的操作的时序图。
具体实施方式
现在将在下文中参照附图更加充分地描述本发明，在附图中示出了本发明的实施例。但是，本发明不应被释为局限于这里所提出的实施例。而是，提供这些实施例以使得本公开将彻底和全面，并且将充分地向本领域的技术人员传达本发明的范围。
应当明白，虽然这里可能使用术语第一、第二等等来描述各种元素，但是这些元素不应当局限于这些术语。这些术语只是用来将元素彼此区分开来。因此，在不脱离本发明的范围的条件下，下面所讨论的第一元素可以被称作第二元素。此外，如这里所使用的那样，单数形式“a”、“an”和“the”意为也包括复数形式，除非上下文清楚地指示其不包括复数形式。还应当明白，如这里所使用的那样，术语“含有”或“包含”是非限制性的，并且包括一个或多个所述的元素、步骤和/或功能而不排除一个或多个未陈述的元素、步骤和/或功能。术语“和/或”包括一个或多个相关所列项目中的任意一个及其所有组合。
还应当明白，当一个元素被称作“连接”到另一个元素时，它可以是直接连接到其它元素或者存在中间元素。相反地，当一个元素被称作“直接连接”到另一个元素时，没有中间元素存在。还应当明白，所图示的元素的大小和相对方位并不是用于规定规模而示出，并且为了说明的目的，在一些例子中将它们进行了夸大。贯穿始终，相似的标号指代相似的元素。
在图中，包括层和区及其它在内的结构性部件的维度，不是用于规定规模，并且可能在这里被夸大以提供概念的清楚性。还应当明白，当某一层(或多层)被称为在另一层或衬底“上”时，它可以是直接位于其它层或衬底上，或者可以被中间层隔开。而且，应当明白，当某一层被称为在另一层“下”时，它可以是直接位于下面，或者也可以存在一个或多个中间层。此外，还应当明白，当某一层被称作在两层“之间”时，它可以是这两层之间仅有的一层，或者也可以存在一个或多个中间层。
这里所使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的技术人员之一一般所理解的意义相同的意义，除非另外进行了定义。还应当明白，诸如那些在一般所使用的字典中所定义的术语，应当被解释为具有与它们在相关领域的情况中的意义相一致的意义，而不应被解释为理想化或过于形式的意义，除非这里明确地这样定义。
现在参照图5，其是示出了在根据本发明的一些实施例的非易失性存储器中编程的操作的流程图。在用于执行图5中所示的操作的非易失性存储器的一些实施例中，脉冲可以被顺序地施加到所选择的字线。预充电电压可以被施加到偶数位线和奇数位线，以使该偶数位线和该奇数位线可以被交替地充以预充电电压和高于预充电电压的升压电压(框100)。增量步进脉冲编程(ISPP)可以提供重复对每个脉冲的校验操作和再编程操作直到完成校验。在一些实施例中，对于一个脉冲，奇数位线可以被充以预充电电压，并且偶数位线可以被充以升压电压。依次地，对于下一个脉冲，偶数位线可以被充以预充电电压，并且奇数位线可以被充以升压电压。
在位线被分别充以预充电电压和升压电压之后，与编程数据相对应的位线电压可以被施加到偶数位线和奇数位线中所选择的位线(框200)。非易失性存储器的一些实施例可以提供以矩阵的形式排列多个存储单元。一行中的存储单元可以被耦接到公共字线并且被分别耦接到偶数位线和奇数位线，该偶数位线和奇数位线以行方向交错排列。
在一些实施例中，耦接到偶数位线的存储单元可以形成一页(page)，而耦接到奇数位线的存储单元可以形成另一页。通常可以在非易失性存储器中的每一页执行编程操作，并且可以选择偶数位线和奇数位线其中之一用来对其进行编程。根据编程数据的每一位值可以将编程使能电压施加到所选择的位线中的每一个，并且未被选择的位线可以维持在预充电电压或升压电压。
在稳定了位线的电压之后，作为编程电压的脉冲可以被施加到所选择的字线，并且通过电压可以被施加到未被选择的字线。在一些实施例中，可以使用增量步进脉冲重复对每个脉冲的校验操作和再编程操作直到完成校验。因此，可以为每一个脉冲重复根据框100和框200的操作，并且可以根据存储单元的特性改变直到完成编程的脉冲的数量。
在一些实施例中，如上面关于框100所讨论的交替施加预充电电压到偶数位线和奇数位线，可以通过以下操作来执行：对于一个脉冲，在将被预充以预充电电压的偶数位线浮置之后施加预充电电压到奇数位线，并且对于下一个脉冲，在将被预充以预充电电压的奇数位线浮置之后施加预充电电压到偶数位线，上述操作可以被重复直到完成编程。
现在参照图6，其是示出了根据本发明的一些实施例的非易失性存储器的框图。在一些实施例中，非易失性存储器100可以包括存储单元阵列110、页缓冲器块120、预充电电路130、和行选择电路140。
存储单元阵列110可以包括多个分别耦接到位线BLe和BLo以及字线WL的存储单元。如图14所示，存储单元阵列110可以是NAND型存储单元阵列，在其中，一列中的存储单元可以被串联地耦接以形成NAND串。在NAND型存储器的一些实施例中，可以由串选择线SSL上的信号控制在NAND串与位线BLe和BLo之间的电连接，并且可以由地选择线(groundselection line)GSL上的信号控制在NAND串与公共源极线(common sourceline)CSL之间的电连接。
预充电电路130可以施加预充电电压到偶数位线BLe和奇数位线BLo，以使偶数位线BLe和奇数位线BLo可以被交替充以预充电电压和高于预充电电压的升压电压。在一些实施例中，非易失性存储器的内部电源电压可以被用作预充电电压。
在一些实施例中，页缓冲器块120可以施加与编程数据的每一位值相对应的位线电压到偶数位线和奇数位线中所选择的位线。例如，如果编程数据的位值是逻辑低，也即，‘0’，则页缓冲器块120可以施加作为编程使能电压的0V的地电压到相应的所选择的位线。反之，如果编程数据的位值是逻辑高，也即，‘1’，则页缓冲器块120可以施加作为编程禁止电压的电源电压Vcc到相应的位线，或者编程禁止位线可以维持预充电电压或升压电压。
在一些实施例中，行选择电路140可以顺序地施加增量步进脉冲到所选择的字线。行选择电路140可以响应于行地址信号选择字线WL之一，并且将作为编程电压的脉冲施加到所选择的字线以及将通过电压施加到未被选择的字线。在ISPP方法的一些实施例中，随着校验操作和再编程操作被重复，脉冲的电平(level)可以被提高。
现在参照图7，其是示出了位线之间的电容耦合的图。在图7中，Cbl-bl表示相邻位线之间的寄生电容，Cbl-sub表示位线与衬底之间的寄生电容。
例如，偶数位线BLe可以被预充以电源电压Vcc。如果在将预充电的偶数位线BLe浮置之后将电源电压施加到奇数位线BLo，则偶数位线BLe的电压可以通过相邻位线之间的电容耦合被升压到升压电压Vboost。例如，为升压电压提供了方程式2如下：
Vboost＝Vcc+βVcc＝(1+β)Vcc    方程式2
其中，Vcc是电源电压，β是位线耦合系数。
可以根据衬底中所形成的存储单元的配置来确定位线耦合系统β，并且可以用下面的表达式来表示：
β＝2Cbl-bl/(2Cbl-bl+Cbl-sub)    方程式3
其中，Cbl-bl是相邻位线之间的寄生电容，而Cbl-sub是位线与衬底之间的寄生电容。
在一些实施例中，位线之间的间隔减小，以提高存储单元阵列的积分速度，并且由此可以增大位线耦合系数β。例如，在一些实施例中，当Cbl-bl大于Cbl-sub约2.3倍的时，β为大约0.82。由此，部分位线可以使用位线之间的电容耦合被充以高于电源电压Vcc的升压电压Vboost。
现在参照图8和图9，其是示出了对于图6的非易失性存储器中的两个连续脉冲的位线电压的图。通过示例的方式，在图8和图9中将电源电压Vcc用作预充电电压。图8涉及增量步进脉冲的任意第N个脉冲，图9涉及跟在该第N个脉冲之后的第(N+1)个脉冲。虽然被图示为图8和图9的编程禁止位线，但是在脉冲被施加到所选择的字线之前，可以将待编程的位线的电压降至编程使能电压，例如，0V的地电压。
在第N个脉冲期间进行编程时，编程禁止奇数位线BLo可以被充以电源电压Vcc，并且编程禁止偶数位线BLe可以被充以高于电源电压Vcc的升压电压Vboost(也即，(1+β)Vcc)，如图8所示。
相反地，在第N个脉冲接下来的第(N+1)脉冲期间进行编程时，编程禁止偶数位线BLe可以被充以电源电压Vcc，并且编程禁止奇数位线BLo可以被充以升压电压Vboost，如图9所示。
在这点上，编程禁止偶数位线BLe和编程禁止奇数位线BLo可以被交替充以预充电电压和高于预充电电压的升压电压，从而统一地(uniformly)降低偶数位线和奇数位线的编程干扰而不增加编程时间。
现在参照图10，其是示出了在根据本发明的一些实施例的编程操作中的位线和沟道的电压变化。对于增量步进脉冲的每一个脉冲，示出了编程禁止位线BLe和BLo的预充电电压Vcc和Vcc(1+β)以及升压沟道电压V1和V2，所述增量步进脉冲可以具有以ΔISPP的步进提高的电压电平。
随着第(N-2)个脉冲至第(N+2)个脉冲被顺序地施加，编程禁止偶数位线BLe和编程禁止奇数位线BLo可以被交替地充以预充电电压Vcc和高于预充电电压的升压电压Vcc(1+β)。根据编程禁止位线的电压Vcc和Vcc(1+β)，耦接到编程禁止位线的存储单元可以被交替地分别升高到升压沟道电压V1和V2。
在图10中仅示出了编程禁止位线的电压和相应存储单元的沟道电压。在一些实施例中，可以在脉冲被施加到所选择的字线之前，将编程使能位线的电压降低至编程使能电压，该使能编程位线属于偶数位线和奇数位线中所选择的位线。当脉冲被施加到所选择的字线时，未被选择的位线可以被维持在电压Vcc或Vcc(1+β)。
现在参照图11，其是用于描述根据本发明的一些实施例的沟道的升压效应的存储单元的截面视图。在一些实施例中，为了形成存储单元，在衬底40的上(upper)部形成源极S和漏极D。浮置栅极FG和控制栅极CG可以形成在衬底40上的源极S和漏极D之间。诸如具有电容CONO的氧化物/氮化物/氧化物(ONO)的介电材料，可以填充在控制栅极CG与浮置栅级FG之间的空间，而具有电容CT的隧穿氧化物(tunneling oxide)可以填充在浮置栅极FG与衬底40的表面之间的空间。
如果诸如编程电压Vpgm和通过电压Vpass的高电压被施加到控制栅极CG，则可以在连接源极S和漏极D的衬底的表面部分形成沟道41。利用下面的方程式4可以由衬底电压VB与沟道41之间的电容C1和沟道41与控制栅极CG之间的等效电容C2确定耦合系数r：
r＝C2/(C1+C2)    方程式4
当编程电压Vpgm和通过电压Vpass被施加到NAND串中串联耦接的存储单元的控制栅极CG时，可以由存储单元之间的电容耦合来对串联耦接的存储单元的沟道电压进行升压。升压沟道电压可以取决于耦合系数r、单个NAND串中串联耦接的存储单元的数量和/或被施加到控制栅极CG的电压。
由于在预充电操作期间沟道41的电压更高，因而沟道41可以被升压到更高的电压。参照回图10，升压沟道电压V2，从先前沟道电压(1+β)Vcc升压的升压沟道电压V2可以高于从先前的沟道电压Vcc升压的升压沟道电压V1。
现在参照图12和图13，其是示出了在根据本发明的一些实施例的非易失性存储器中编程的操作的时序图。通过示例的方式，假定从偶数位线BLe和奇数位线BLo中选择偶数位线BLe。
参照图12，在时刻t11，诸如电源电压Vcc的预充电电压被施加到所选择的偶数位线BLe。与此同时，与电源电压Vcc和串选择晶体管的阈值电压Vth之和相对应的电压Vcc+Vth被施加到串选择线SSL。串选择晶体管被导通，并且由此，耦接到该偶数位线BLe的沟道被充以预充电电压Vcc。在耦接到该偶数位线BLe的沟道被稳定在预充电电压Vcc之后，可以在时刻t11与时刻t12之间将该偶数位线BLe浮置。
如果在时刻t12将预充电电压Vcc施加到未被选择的奇数位线BLo，则可以通过相邻位线之间的电容耦合来提高具有预充电电压Vcc的浮置偶数位线BLe，并且奇数位线BLo可以被充以预充电电压Vcc。结果，偶数位线BLe与相应的沟道可以具有升压电压Vboost，也即，(1+β)Vcc，而奇数位线BLo与相应的沟道可以具有预充电电压Vcc。
在时刻t13，根据编程数据的每一位值的位线电压被施加到所选择的偶数位线BLe。未被选择的奇数位线BLo被维持在预充电电压Vcc。例如，如果编程数据的相应位值是逻辑高‘1’，则偶数位线BLe可以维持升压电压Vboost，而如果编程数据的相应位值是逻辑低‘0’，则偶数位线BLe的电压可以被降至编程使能电压，诸如0V的地电压。
在时刻t13，第N个脉冲可以包含被施加到所选择的字线的编程电压Vpgm和被施加到未被选择的字线通过电压。可以在时刻t13通过降低串选择线SSL的电压来将串选择晶体管截止。从而，耦接到编程禁止奇数位线BLo的沟道可以被提高至第一升压沟道电压V1，而耦接到编程禁止偶数位线BLe的沟道可以被提高至第二升压沟道电压V2，该第二升压沟道电压V2高于第一升压沟道电压V1。
在时刻t14将编程电压Vpgm禁用，并且在时刻t15结束利用第N个脉冲进行的编程。在编程操作期间可以禁用(deactive)地选择线GSL上的信号，从而可以将NAND串从公共源极线CSL电断开。
与利用图12的第N个脉冲进行编程相比较，在利用图13的第(N+1)个脉冲进行编程时，可以提前预充电未被选择的奇数位线BLo，然后当预充电了的奇数位线BLo被浮置的时候可以预充电所选择的偶数位线BLe。在以下文中，不再重复如上关于图12所描述的操作。
参照图13，在时刻t21，诸如电源电压Vcc的预充电电压被施加到未被选择的奇数位线BLo。在耦接到该奇数位线BLo的沟道被稳定在预充电电压Vcc之后，可以在时刻t21与时刻t22之间将该奇数位线BLo浮置。
在一些实施例中，如果将预充电电压Vcc施加到所选择的偶数位线BLe，则可以通过相邻位线之间的电容耦合提高具有预充电电压Vcc的浮置奇数位线BLo，并且偶数位线BLe可以被充以预充电电压Vcc。结果，奇数位线BLo与相应的沟道可以具有升压电压Vboost，也即，(1+β)Vcc，而偶数位线BLe与相应的沟道可以具有预充电电压Vcc。
在时刻t23，根据编程数据的每一位值的位线电压被施加到所选择的偶数位线BLe。此外，在第(N+1)个脉冲期间，编程电压Vpgm可以被施加到所选择的字线，而通过电压可以在时刻t23被施加到未被选择字线。
从而，耦接到编程禁止偶数位线BLe的沟道可以被提高至第一升压沟道电压V1，而耦接到编程禁止奇数位线BLo的沟道可以被提高至第二升压沟道电压V2，该第二升压沟道电压V2高于第一升压沟道电压V1。在时刻t24将编程电压Vpgm禁用，并且在时刻t25结束利用第(N+1)个脉冲进行的编程。
如上面关于图12和图13所描述的那样，可以使用相邻位线之间的电容耦合将偶数位线BLe和奇数位线BLo交替升压，直到完成利用脉冲进行的编程。
现在参照图14，其是示出了根据本发明的一些实施例的非易失性存储器的电路图。可以利用沿列方向延伸的NAND串来形成存储单元阵列110a。在一些实施例中，每一个NAND串可以包含多个串联耦接在串选择晶体管SST与地选择晶体管GST之间的存储单元M1至Mm。属于每一个NAND串的存储单元Mk可以被共同耦接到字线WL1至WLm中的相应字线WLk。串选择晶体管SST可以被共同耦接到串选择线SSL，并且地选择晶体管GST被共同耦接到公共源极线CSL。
虽然一些实施例被图示为NAND型存储单元阵列110a，但是本发明的一些实施例可以被适用于任意非易失性存储器，其中，增量步进脉冲被用作编程电压，该编程电压被施加到所选择的字线。如上所讨论的那样，在一些实施例中，增量步进脉冲可以被用作编程电压，该编程电压被施加到所选择的字线。
在一些实施例中，页缓冲器块120a包括多个页缓冲器125或页寄存器。每一个页缓冲器125可以被耦接到一对偶数位线BLe和奇数位线BLo。可以由晶体管S1和S2交替选择耦接到偶数位线BLe的页与耦接到奇数位线BLo的页，该S1和S2响应于位线选择信号BSL1和BSL2进行操作。
在一些实施例中，由存储控制器(未示出)控制用于编程操作的电压电平以及图6的存储单元阵列110、页缓冲器块120、和行选择电路140的操作时间。
在一些实施例中，预充电电路130a可以施加预充电电压到位线BLe和BLo，以使偶数位线BLe和奇数位线BLo可以被交替充以预充电电压和高于预充电电压的升压电压。
在一些实施例中，预充电电路130a可以在与增量步进脉冲的第N个脉冲相对应的预充电操作期间、在将被预充了预充电电压的偶数位线BLe浮置之后，施加预充电电压到奇数位线BLo，然后依次地，在与增量步进脉冲的第(N+1)个脉冲相对应的预充电操作期间、在将奇数位线BLo浮置之后，施加预充电电压到偶数位线BLe。
在一些实施例中，预充电电路130可以包括：第一晶体管P1，其被配置为控制偶数位线BLe与预充电电压供应线(supply line)VPL之间的电连接；和第二晶体管P2，其被配置为控制奇数位线BLo与预充电电压供应线VPL之间的电连接。
在一些实施例中，可以在与增量步进脉冲的第N个脉冲相对应的预充电操作期间、在第一晶体管P1被截止之后导通第二晶体管P2，并且可以在与增量步进脉冲的第N个脉冲相对应的预充电操作期间、在第二晶体管P2被截止之后导通第一晶体管P1。
由此，预充电电路可以控制施加预充电电压的时间，以使偶数位线BLe和奇数位线BLo能够通过相邻位线之间的电容耦合被交替升压。
在一些实施例中，非易失性存储器还可以包括预充电控制电路(未示出)，用于生成第一预充电信号PRe和第二预充电信号PRo。第一预充电信号PRe可以被施加到第一晶体管P1的栅极，而第二预充电信号PRo可以被施加到第二晶体管P1的栅极，以控制晶体管P1和P2的开关时间。预充电控制电路可以被包含在预充电电路130a和存储控制器(未示出)内。
现在参照图15，其是示出了根据本发明的一些实施例的图14中的预充电电路的运行的时序图。该时序图包含预充电信号PRe和PRo、以及根据预充电信号PRe和PRo的位线BLe和BLo的电压。可以在时刻t31至t34期间可以执行利用增量步进脉冲的第N个脉冲进行的编程，并且可以在时刻t41至t44期间执行利用增量步进脉冲的第(N+1)个脉冲进行的编程。
当在时刻t31激活第一预充电信号PRe时，第一晶体管P1被导通，由此例如电源电压Vcc的预充电电压可以被施加到偶数位线BLe。在耦接到偶数位线BLe的沟道被稳定在预充电电压Vcc之后，可以在时刻t31与时刻t32之间通过禁用第一预充电信号PRe将偶数位线BLe浮置。
当在时刻t32激活第二预充电信号PRo时，第二晶体管P2被导通，由此预充电电压Vcc可以被施加到偶数位线BLe。从而，偶数位线BLe和相应的沟道可以具有升压电压Vboost，也即，(1+β)Vcc，而奇数位线BLo和相应的沟道可以具有预充电电压Vcc。可以在时刻t33禁用第二预充电信号PRo，而第N个脉冲可以被施加到所选择的字线。
相反地，在利用第(N+1)个脉冲进行编程时，在耦接到奇数位线BLo的沟道被稳定之后，可以在时刻t41激活第二预充电信号PRo，而在时刻t41与t42期间禁用第二预充电信号PRo。可以在时刻t42激活第一预充电信号PRe，并且，在时刻t43，可以禁用第一预充电信号PRe并将第(N+1)个脉冲施加到所选择的字线。从而，与利用第N个脉冲进行的编程相反，奇数位线BLo和相应的沟道可以具有升压电压Vboost，而偶数位线BLe和相应的沟道可以具有预充电电压Vcc。
即使已经参照NAND型闪存器件的示范性实施例描述了本发明，本领域的技术人员也应当明白，本发明可以被适用于任意非易失性存储器，其中，增量步进脉冲被用作编程电压，该编程电压被施加到所选择的字线，并且偶数位线与一页对应，奇数位线与另一页对应。
如上所述，根据本发明的一些实施例的非易失性存储器及编程的方法可以使用相邻位线之间的电容耦合，以降低编程干扰，并且结果，可以扩大通过电压的窗口边际(window margin)。
而且，根据本发明的示范性实施例的非易失性存储器及编程的方法可以降低编程干扰而不增加编程时间并且不对存储器的配置进行大的改动。
虽然已经详细描述的本发明的示范性实施例及其优点，但是应当明白，在不脱离本发明的范围的条件下可以在这里进行改变、替换和变更。

Claims (25)

1.一种在非易失性存储器中编程的方法，使用增量步进脉冲作为被施加到所选择的字线的编程电压，该方法包括：
施加预充电电压到偶数位线和奇数位线，以便该偶数位线和该奇数位线被交替地充以所述预充电电压和高于该预充电电压的升压电压；以及
施加与编程数据相对应的位线电压到所述偶数位线和奇数位线中所选择的位线。
2.如权利要求1所述的方法，其中施加所述预充电电压包括：
在浮置了被充以所述预充电电压的偶数位线之后，施加所述预充电电压到所述奇数位线；以及
在浮置了被充以所述预充电电压的奇数位线之后，施加所述预充电电压到所述偶数位线。
3.如权利要求2所述的方法，其中，在浮置了所述偶数位线之后施加所述预充电电压到所述奇数位线以及在浮置了所述奇数位线之后施加所述预充电电压到所述偶数位线被交替地重复进行，直到完成将所述编程数据写入存储单元。
4.如权利要求2所述的方法，其中，在浮置了所述偶数位线之后施加所述预充电电压到所述奇数位线包括：
施加所述预充电电压到所述偶数位线；
在耦接到所述偶数位线的存储单元的沟道被充以所述预充电电压之后，浮置该偶数位线；以及
施加所述预充电电压到所述奇数位线，以将被浮置的偶数位线升压至所述升压电压。
5.如权利要求2所述的方法，其中，在浮置了所述奇数位线之后施加所述预充电电压到所述偶数位线包括：
施加所述预充电电压到所述奇数位线；
在耦接到所述奇数位线的存储单元的沟道被充以所述预充电电压之后，浮置该奇数位线；以及
施加所述预充电电压到所述偶数位线，以将被浮置的奇数位线升压至所述升压电压。
6.如权利要求1所述的方法，其中，当所述增量步进脉冲中的每一个被施加到所选择的字线时，耦接到所选择的具有所述预充电电压的位线的存储单元的沟道被升压至第一电压，而耦接到所选择的具有所述升压电压的位线的存储单元的沟道被进一步升压至高于所述第一电压的第二电压。
7.如权利要求1所述的方法，其中，施加所述预充电电压包括：
连接用于提供所述预充电电压的第一晶体管到所述偶数位线；
连接用于提供所述预充电电压的第二晶体管到所述奇数位线；以及
控制所述第一晶体管和第二晶体管的开关定时，以便所述偶数位线和奇数位线被交替地充以所述预充电电压和所述升压电压。
8.如权利要求7所述的方法，其中，控制所述第一晶体管和第二晶体管的开关定时包括：
在截止所述第一晶体管之后导通所述第二晶体管；以及
在截止所述第二晶体管之后导通所述第一晶体管。
9.如权利要求8所述的方法，其中，在截止所述第一晶体管之后导通所述第二晶体管以及在截止所述第二晶体管之后导通所述第一晶体管被交替地重复进行，直到完成将所述编程数据写入存储单元。
10.如权利要求8所述的方法，其中，在截止所述第一晶体管之后导通所述第二晶体管包括：
导通所述第一晶体管，以施加所述预充电电压到所述偶数位线；
在耦接到该偶数位线的存储单元的沟道被充以所述预充电电压之后，截止所述第一晶体管；以及
导通所述第二晶体管，以施加所述预充电电压到所述奇数位线。
11.如权利要求8所述的方法，其中，在截止所述第二晶体管之后导通所述第一晶体管包括：
导通所述第二晶体管，以施加所述预充电电压到所述奇数位线；
在耦接到该奇数位线的存储单元的沟道被充以所述预充电电压之后，截止所述第二晶体管；以及
导通所述第一晶体管，以施加所述预充电电压到所述偶数位线。
12.如权利要求1所述的方法，其中，施加所述预充电电压包括：
在与所述增量步进脉冲的第N个脉冲相对应的预充电操作期间、在浮置了被充以所述预充电电压的偶数位线之后施加所述预充电电压到所述奇数位线；以及
在与所述增量步进脉冲的第(N+1)个脉冲相对应的预充电操作期间，在浮置了被充以所述预充电电压的奇数位线之后施加所述预充电电压到所述偶数位线。
13.如权利要求1所述的方法，其中，所述预充电电压包含所述非易失性存储器的内部电源电压。
14.如权利要求1所述的方法，其中，施加所述位线电压包括：
当所述编程数据的相应位值是逻辑低时，施加低于所述预充电电压的编程使能电压到所选择的位线；以及
当所述编程数据的相应位值是逻辑高时，维持在所选择的位线中所充的所述预充电电压或所述升压电压。
15.如权利要求1所述的方法，其中，所述非易失性存储器包括NAND型闪存器件。
16.一种非易失性存储器，其包括：
存储单元阵列，其包含耦接到多个位线和多个字线的存储单元；
预充电电路，其被配置为交替地施加预充电电压到所述多个位线的偶数位线和所述多个位线的奇数位线，所述预充电电路被配置为交替地对所述偶数位线和所述奇数位线充以所述预充电电压及高于该预充电电压的升压电压；
页缓冲器块，其被配置为施加与编程数据相对应的位线电压到所述偶数位线和所述奇数位线中所选择的位线；和
行选择电路，其被配置为施加增量步进脉冲到所述字线中所选择的字线。
17.如权利要求16所述的非易失性存储器，其中，所述预充电电路被配置为，在与所述增量步进脉冲的第N个脉冲相对应的预充电操作期间，在浮置了被充以所述预充电电压的偶数位线之后施加所述预充电电压到所述奇数位线，并且还被配置为，在与所述增量步进脉冲的第(N+1)个脉冲相对应的预充电操作期间、在浮置了被充以所述预充电电压的奇数位线之后施加所述预充电电压到所述偶数位线。
18.如权利要求16所述的非易失性存储器，其中所述预充电电路包括：
第一晶体管，其被配置为控制所述偶数位线与预充电电压供应线之间的电连接；和
第二晶体管，其被配置为控制所述奇数位线与所述预充电电压供应线之间的电连接。
19.如权利要求18所述的非易失性存储器，其中，所述第二晶体管被配置为，在与所述增量步进脉冲的第N个脉冲相对应的预充电操作期间、在所述第一晶体管截止之后导通，并且其中，所述第一晶体管被配置为，在与所述增量步进脉冲的第(N+1)个脉冲相对应的预充电操作期间、在所述第二晶体管截止之后导通。
20.如权利要求18所述的非易失性存储器，还包括：
预充电控制电路，其被配置为产生被施加到所述第一晶体管的栅极的第一预充电信号和被施加到所述第二晶体管的栅极的第二预充电信号，其中，在与所述增量步进脉冲的第N个脉冲相对应的预充电操作期间、在禁用了所述第一预充电信号之后激活所述第二预充电信号，并且在与所述增量步进脉冲的第(N+1)个脉冲相对应的预充电操作期间、在禁用了所述第二预充电信号之后激活所述第一预充电信号。
21.如权利要求16所述的非易失性存储器，其中，所述升压电压由所述偶数位线和所述奇数位线中的相邻偶数位线与奇数位线之间的电容耦合引起。
22.如权利要求16所述的非易失性存储器，其中，当所述增量步进脉冲中的每一个被施加到所选择的字线时，耦接到具有所述预充电电压的位线的存储单元的沟道被升压至第一电压，而耦接到具有所述升压电压的位线的存储单元的沟道被进一步升压至高于所述第一电压的第二电压。
23.如权利要求16所述的非易失性存储器，其中，所述预充电电压包括所述非易失性存储器的内部电源电压。
24.如权利要求16所述的非易失性存储器，其中，所述非易失性存储器包括NAND型闪存器件。
25.如权利要求16所述的非易失性存储器，其中，所述页缓冲器块被配置为，当所述编程数据的相应位值是逻辑低时，施加低于所述预充电电压的编程使能电压到所选择的位线，并且其中，所述页缓冲器块还被配置为，当所述编程数据的相应位值是逻辑高时，维持在所选择的位线中所充的所述预充电电压或所述升压电压。
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