CN102763166A - 选择性的存储器单元编程和擦除 - Google Patents

选择性的存储器单元编程和擦除 Download PDF

Info

Publication number
CN102763166A
CN102763166A CN2010800363984A CN201080036398A CN102763166A CN 102763166 A CN102763166 A CN 102763166A CN 2010800363984 A CN2010800363984 A CN 2010800363984A CN 201080036398 A CN201080036398 A CN 201080036398A CN 102763166 A CN102763166 A CN 102763166A
Authority
CN
China
Prior art keywords
volatile memory
memory device
group
programmed
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010800363984A
Other languages
English (en)
Other versions
CN102763166B (zh
Inventor
董颖达
郭天健
格里特·扬·赫明克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Delphi International Operations Luxembourg SARL
Original Assignee
SanDisk Technologies LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Technologies LLC filed Critical SanDisk Technologies LLC
Publication of CN102763166A publication Critical patent/CN102763166A/zh
Application granted granted Critical
Publication of CN102763166B publication Critical patent/CN102763166B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本文公开了用于对存储器阵列进行编程以实现较高的编程/擦除循环耐用性的技术。在一些方面，只有被选择的字线(WL)被编程而其它WL保持不被编程。作为例子，只有偶数字线被编程而奇数WL保持不被编程。在所有偶数字线都被编程并且要用新的数据对该数据块进行编程之后，该块被擦除。之后，只有奇数字线被编程。在擦除之前可以将数据转移到每个存储器单元存储多个位的块。在一个方面，以棋盘图案编程数据，一些存储器单元被编程而其它存储器单元保持不被编程。之后，在擦除数据之后，棋盘图案的先前未被编程的部分被编程而剩余的单元不被编程。

Description

选择性的存储器单元编程和擦除
技术领域
本发明涉及非易失性存储器。
背景技术
半导体存储器已经被日益广泛地用于各种电子装置。例如，非易失性半导体存储器被用在蜂窝电话、数码相机、个人数字助手、移动计算装置、非移动计算装置和其它装置中。电可擦除可编程只读存储器(EEPROM)和闪存属于最普及的非易失性半导体存储器。与传统的全功能的EEPROM相比，利用也是EEPROM类型的闪存，可以一步擦除整个存储器阵列或一部分存储器的内容。
传统的EEPROM和闪存二者都使用位于半导体衬底中的沟道区的上方并与沟道区绝缘的浮栅。浮栅位于源极区和漏极区之间。在浮栅上方并与浮栅绝缘地提供控制栅。由保持在浮栅上的电荷的量控制由此形成的晶体管的阈值电压(VTH)。也就是说，由浮栅上的电荷水平控制在晶体管导通之前必须向控制栅施加的、以允许晶体管的源极和漏极之间导通的电压的最小量。
一些EEPROM和闪存装置具有用于存储两个范围的电荷的浮栅，并且因此可以在两个状态(例如，擦除状态和编程状态)之间编程/擦除存储器元件。典型地，具有在第一电压范围内的阈值电压的存储器单元被认为处于擦除状态，并且具有在第二电压范围内的阈值电压的存储器单元被认为处于编程状态。典型地，在第一范围和第二范围之间存在窗口。这种闪存装置有时被称为二元闪存装置，因为每个存储器元件可以存储一位数据。
通过标识多个独特的容许/有效的编程阈值电压范围实现了多状态(也称为多电平)闪存装置。每个独特阈值电压范围对应于编码在该存储器装置中的一组数据位的预定值。例如，当每个存储器元件可以位于与四个独特阈值电压范围相对应的四个离散电荷带之一时，该元件可以存储两位数据。
一些闪存装置工作于两状态或多状态。例如，一些存储器单元被用于存储一位数据(“单电平单元或SLC块”)并且其它存储器单元被用于每单元存储多位(“多电平单元或者MLC块”)。对于一些装置，SLC块和MLC块是同一集成电路的一部分，并且可以甚至是同一存储器阵列的一部分。SLC块可被用于数据的短期存储，而MLC块可被用于长期数据存储。换句话说，SLC块可以有点像高速缓存器那样被使用。因此，在装置的寿命期间，SLC块可能比MLC块多编程/擦除很多次。因此，与MLC块相比，SLC块的写入/擦除耐用性可能是更重要的问题。
对于一些存储器阵列，阵列被设置为多个平行的字线和与该字线垂直布置的多个位线。在某些情况下，存储器单元可能受到相邻字线和/或相邻位线上邻近的存储器单元的浮栅上存储的电荷影响。
由于存储在邻近浮栅中的电荷所导致的电场耦合，可能会出现存储在存储器单元的浮栅上的表观电荷的偏移。在美国专利5867429号中描述了这种现象，该专利的全部内容通过引用包含在本文中。该问题最显著地出现于在不同时间编程了的邻近存储器单元组之间。例如，第一存储器单元被编程为将与一组数据相对应的电荷电平加到其浮栅。随后，一个或多个邻近的存储器单元被编程以将与第二组数据相对应的电荷电平加到它们的浮栅。在所述一个或多个邻近的存储器单元被编程之后，由于与第一存储器单元耦合的邻近存储器单元上的电荷的影响，从第一存储器单元读出的电荷电平看起来不同于被编程的电荷电平。与邻近存储器单元的耦合可使所读取的表观电荷电平偏移足够的量，以致导致所存储的数据的错误读取。在本文中，邻近的浮栅对浮栅的影响可被成称为一种类型的“邻近浮栅电荷耦合影响”。
邻近浮栅上的电荷还可能干扰存储器单元的浮栅下面的衬底中的传导沟道。特别地，邻近浮栅上的电荷可能影响另一个存储器单元的沟道如何强地传导电流。因此，如果存储在邻近浮栅中的电荷改变，那么它可能比其他存储器单元需要更大(或更小)的控制栅上的电压以在沟道中产生相同的电流。总影响是存储在存储器单元上的电荷的量因存储在邻近浮栅中的电荷的变化而看来不同。该问题在已经在不同时间编程了的邻近存储器单元组之间最显著。在本文中，邻近的浮栅对沟道的影响可被称为另一种类型的“邻近浮栅电荷耦合影响”。
存储器单元的另一个问题是电荷可能随着时间累积在浮栅附近的电介质中。例如，当对存储器单元编程时，电荷可能陷入在存储器单元的浮栅下的隧道二氧化物层中。擦除该存储器单元可能不会完全去除陷入的电荷。陷入的电荷量随着每个编程/擦除循环而增加。
随着存储器单元在尺寸上的不断缩小，存储器单元之间空间的相关减小可能增加邻近的浮栅电荷耦合影响。随着编程/擦除循环数增加，在邻近的浮栅周围陷入的电荷加剧了浮栅电荷耦合影响。对于经过许多编程/擦除循环的存储器单元来说，大的邻近浮栅电荷耦合影响严重缩小了阈值电压范围之间的差。例如，代表“1”和“0”的阈值电压范围之间的间隙减小。为了确保可靠性并且避免读取错误，在“1”状态和“0”状态之间应该具有一定量的阈值电压间隔。
附图说明
图1是NAND串的俯视图。
图2是具有相关字线的三个NAND串的电路图。
图3是NAND闪速存储元件阵列的框图。
图4是示出存储器阵列的一个实施例的框图。
图5是示出感测块的一个实施例的框图。
图6A-6C示出示例性的阈值电压分布。
图7A示出对存储器阵列中的存储器单元块进行编程的过程的一个实施例。
图7B示出对存储器阵列中的存储器单元块进行编程的过程的另一个实施例。
图8A和图8B示出对奇数字线和偶数字线上的存储器单元进行编程之后得到的示例性图案。
图9A示出对SLC和MLC块进行编程的过程的一个实施例。
图9B示出对SLC和MLC块进行编程的过程的另一个实施例。
图10示出以棋盘图案对存储器阵列中的存储器单元块进行编程的过程的流程图的一个实施例。
图11A和图11B示出对奇数字线和偶数字线上的存储器单元进行编程之后得到的示例性棋盘图案。
图12示出使用棋盘图案对SLC和MLC块进行编程的过程的一个实施例。
图13是描述对存储器单元进行编程的细节的流程图。
图14是描述擦除存储器单元的细节的流程图。
具体实施方式
本文公开了用于以实现高编程/擦除循环耐用性的方式对存储器阵列进行编程的技术。该技术减小了字线之间浮栅电荷耦合影响，其可以增加存储器单元的耐用性。该技术减小了位线之间浮栅电荷耦合影响，其可以增加存储器单元的耐用性。该技术在阈值电压分布状态之间提供宽窗口。在一些方面，该技术被应用于还包括MLC块的存储器阵列中的SLC块。
在一个方面，只有块中某些被选择的字线(WL)被编程。其它WL保持被擦除(不被编程)。这减小或消除了WL-WL浮栅电荷耦合影响。最初，整个存储器单元组(例如，块)可以都被擦除。当一WL被编程时，相邻的两个WL(WLn-1和WLn+1)保持在被擦除状态而不被编程。在该例子中，“n”可以是偶数整数，或者可选地，可以是奇数整数。作为例子，只有偶数字线被编程。在所有偶数字线被编程之后并且要用新的数据对该数据块进行编程时，该块被擦除。注意，当擦除该块时，奇数WL上的存储器单元不需要被擦除，这减小了奇数WL上存储器单元上的应力。之后，只有奇数WL被编程。
一方面是操作具有SLC块和MLC块的存储器阵列。在一个方面，在前一段中讨论的偶数/奇数编程被应用于SLC块。例如，在用数据对几个SLC块中的偶数WL上的存储器单元进行编程之后，该数据被转移到一个或多个MLC块。然后，SLC块被擦除，并且可以对SLC块中的奇数字线进行编程。
在一个方面，以棋盘图案进行块或其它单位的编程。例如，在偶数WL上，只有偶数存储器单元被编程，而在奇数WL上，只有奇数存储器单元被编程。之后，当新的数据要被存储在该块中时，棋盘图案变成相反，使得在偶数WL上，只有奇数存储器单元被编程，而在奇数WL上，只有偶数存储器单元被编程。该编程方案可以减小或消除WL-WL浮栅电荷耦合影响以及位线到位线的浮栅电荷耦合影响。
在一个方面，前一段中讨论的棋盘图案编程被应用于SLC块。例如，在使用棋盘图案将几个SLC块编程之后，将数据转移到一个或多个MLC块。然后，该SLC块被擦除并且可以使用相反的棋盘图案来对SLC块进行编程。
本文中描述的技术可适用于广阔范围的存储器阵列。下面是一个示例性的NAND结构。然而，本文中描述的技术不局限于该例子。闪存系统的一个例子使用该NAND结构，其包括在两个选择栅极之间串联设置多个浮栅晶体管。该串联的晶体管和被选择的栅极被称为NAND串。图1是示出一个NAND串的俯视图。图1中所示的NAND串包括串联的四个晶体管100、102、104和106并且夹在第一(或漏极侧)选择栅极120和第二(或源极侧)选择栅极122之间。选择栅极120将NAND串经由位线触点126连接到位线。选择栅极122将NAND串连接到源极线128。通过施加适当的电压控制选择栅极120以选择线SGD。通过施加适当的电压控制选择栅极122以选择线SGS。晶体管100、102、104和106中的每一个具有控制栅和浮栅。例如，晶体管100具有控制栅100CG和浮栅100FG。晶体管102包括控制栅102CG和浮栅102FG。晶体管104包括控制栅104CG和浮栅104FG。晶体管106包括控制栅106CG和浮栅106FG。控制栅100CG连接到字线WL3，控制栅102CG连接到字线WL2，控制栅104CG连接到字线WL1，并且控制栅106CG连接到字线WL0。
使用NAND结构的闪存系统的典型结构包括许多的NAND串。每个NAND串通过它的由选择线SGS控制的源极选择栅极连接到源极线，并且通过它的由选择线SGD控制的漏极选择栅极连接到它的相关位线。每个位线和经由位线触点连接到该位线的各NAND串包括多列存储器单元阵列。多个NAND串共享位线。典型地，位线以垂直于字线的方向布置在NAND串的顶上并且连接到一个或多个感测放大器。
图2示出具有更多个NAND串的存储器阵列的三个NAND串302、304和306。图2中的每个NAND串包括两个选择晶体管和四个存储器单元。例如，NAND串302包括选择晶体管320和330以及存储器单元322、324、326和328。NAND串304包括选择晶体管340和350以及存储器单元342、344、346和348。每个NAND串通过其选择晶体管(例如，选择晶体管330和选择晶体管350)连接到源极线。选择线SGS被用于控制源极侧选择栅极。各个NAND串通过由选择线SGD控制的选择晶体管320、340等连接到各自的位线。在其它实施例中，选择线不一定需要是共用的。字线WL3连接到存储器单元322和存储器单元343的控制栅。字线WL2连接到存储器单元324、存储器单元344和存储器单元352的控制栅。字线WL1连接到存储器单元326和存储器单元346的控制栅。字线WL0连接到存储器单元328和存储器单元348的控制栅。如所看到的，每个位线和各自的NAND串包括多列存储器单元阵列。字线(WL3、WL2、WL1和WL0)包括多行阵列。
注意，NAND串可以具有比图2中所示的更少或更多个存储器单元。例如，一些NAND串包括8个存储器单元、16个存储器单元、32个存储器单元、64个存储器单元、128个存储器单元等。本文中的讨论不局限于NAND中任何具体数目的存储器单元。此外，一个字线可以具有比图2中所示的更多或更少个存储器单元。例如，一个字线可以包括几百万或几万个存储器单元。本文中的讨论不局限于一个字线中任何具体数目的存储器单元。
每个存储器单元可以存储数据(模拟或数字)。当存储一位数字数据时，存储器单元的可能的阈值电压的范围被分成分配有逻辑数据“1”和“0”的两个范围。在NAND类型闪存的一个例子中，在存储器单元被擦除后，阈值电压是负的，并且被定义为逻辑“1”。编程之后的阈值电压是正的，并且被定义为逻辑“0”。当阈值电压是负的并且通过向控制栅施加0伏来尝试读取时，该存储器单元将导通以表示逻辑1被存储。当阈值电压是正的并且通过向控制栅施加0伏来尝试读取操作时，该存储器单元将不导通，其表示逻辑0被存储。
在存储多个电平的数据的情况下，可能的阈值电压的范围被分为多个电平的数据。例如，如果存储四个电平的信息(两位数据)，那么将有被分配给数据值“11”、“10”、“01”和“00”的四个阈值电压范围。在NAND类型存储器的一个例子中，擦除操作之后的阈值电压是负的并且被定义为“11”。正的阈值电压被用于“10”、“01”和“00”的数据状态。如果存储8个电平的信息(或状态)(例如，三位数据)，那么将有被分配给数据值“000”、“001”、“010”、“011”、“100”、“101”、“110”和“111”的8个阈值电压范围。
被编程到存储器单元中的数据和该单元的阈值电压电平之间的具体关系取决于单元所采用的数据编码方案。例如，美国专利6222762号和美国专利申请公开2004/0255090号描述了用于多状态闪存单元的各种数据编码方案，此二者的全部内容通过引用包含在本文中。在一个实施例中，使用格雷码分配将数据值分配给阈值电压范围，使得如果浮栅的阈值电压错误地偏移到其相邻的物理状态，那么将只有一位受到影响。在一些实施例中，可以针对不同的字线改变数据编码方案，数据编码方案可以随时间改变，或者随机的字线的数据位可以反转或者被随机化，以减小数据图案灵敏性，甚至存储器单元上的破损。
在以下美国专利/专利申请中提供了NAND类型闪存和它们的操作的相关例子：美国专利5570315号；美国专利5774397号；美国专利6046935号；美国专利6456528号；和美国专利公开US2003/0002348号，这些专利/专利申请通过引用包含在本文中。除了NAND以外，本文中的讨论还可以应用于其它类型闪存以及其它类型的非易失性存储器。例如，以下专利描述了NOR类型的闪存并且它们的全部内容通过引用包含在本文中：美国专利5095344号；5172338号；5890192号和6151248号。
除了NAND闪存以外，还可以使用其它类型的非易失性存储装置。例如，还可以将本发明用于所谓的TANOS结构(由硅衬底上的TaN-Al2O3-SiN-SiO2叠层构成)，其基本上是使用氮化物层(代替浮栅)中的电荷捕获的存储器单元。在闪速EEPROM系统中有用的另一种类型的存储器单元使用非传导的介电材料，代替传导的浮栅，从而以非易失的方式存储电荷。在Chan等人的文章中描述了这种单元(″A TrueSingle-Transistor Oxide-Nitride-Oxide EEPROM Device，″IEEE ElectronDevice Letters，Vol.EDL-8，No.3，1987年3月，pp.93-95)。由氧化硅、氮化硅和氧化硅(“ONO”)形成的三层电介质夹在传导的控制栅和存储器单元沟道上的半传导衬底的表面之间。通过从单元沟道向氮化物中注入电子来对该单元进行编程，其中电子被捕获并存储在有限的区域中。然后所存储的电荷以可检测的方式改变该单元的一部分沟道的阈值电压。通过向该氮化物中注入热空穴来擦除该存储器单元。另见Nozaki等人的″A 1-MbEEPROM with MONOS Memory Cell for Semiconductor DiskApplication，″IEEE Journal of Solid-State Circuits，Vol.26，No.4，1991年4月，pp.497-501，其描述了分裂栅结构的类似存储器单元，其中掺杂的多晶硅栅在一部分存储器单元沟道上延伸，以形成分离的选择晶体管。上述两篇文章的全部内容通过引用包含在本文中。通过引用包含在本文中的由William D.Brown和Joe E.Brewer编辑的″Nonvolatile SemiconductorMemory Technology″的第1.2节中提到编程技术(IEEE出版，1998)，该节中所描述的也可以适用于电介质电荷捕获装置。还可以使用其它类型的存储器装置。
图3示出可以包括一个或多个存储器片或芯片212的非易失性存储装置210。存储器片212包括存储器单元阵列(二维或三维)200、控制电路220和读/写电路230A和230B。在一个实施例中，在存储器阵列200的对侧上以对称的方式实施各种外围电路对该阵列的访问，使得每一侧上的访问线和电路的密度减小一半。读/写电路230A和230B包括多个感测块300，其允许一页的存储器单元被并行读取或编程。存储器阵列200可以由字线通过行解码器240A和240B访问并且可以由位线通过列解码器242A和242B访问。在典型的实施例中，控制器244与所述一个或多个存储器片212被包括在同一存储器装置210(例如，可移动的存储卡或者包)中。命令和数据通过线232在主机和控制器244之间转移并且通过线234在控制器和所述一个或多个存储器片212之间转移。一种实施方式可以包括多个芯片212。
控制电路220与读/写电路230A和230B合作以在存储器阵列200上进行存储器操作。控制电路220包括状态机222、片上地址解码器224和功率控制模块226。状态机222提供对存储器操作的片上水平控制。片上地址解码器224提供地址接口以在由主机或存储器控制器使用的地址和由解码器240A、240B、242A和242B使用的硬件地址之间转换。功率控制模块226在存储器操作期间控制施加到字线和位线的功率和电压。在一个实施例中，功率控制模块226包括可以产生比施加的电压大的电压的一个或多个电荷泵。
存储器阵列200包括MLC块区域200a和SLC块区域200b。SLC块和MLC块可以具有相同数目的用于用户数据的存储器单元；然而，因为MLC块每个单元存储多个位，所以一个MLC块可以存储一个SLC块的2、3、4等倍数的数据。SLC块和MLC块不需要具有相同数目的存储器单元。典型地，通过比在SLC块中使用的更强的ECC算法处理存储在MLC块中的数据，以提供更大的可靠性。SLC块通常不需要这种强ECC。具有SLC块的存储器阵列200的区域200b将被称为“SLC区域200b”，并且具有MLC块的存储器阵列200的区域200a将被称为“MLC区域200a”。注意，在一些实施例中，SLC块区域200b和MLC块区域200a不一定是预定义的区域。在一些实施例中，存储器阵列200中的所有块可以被用作SLC块或MLC块。例如，块可以在一个时间被用作SLC块而在另一个时间被用作MLC块。在其它实施例中，控制器244将某些块分别定义为SLC块和MLC块。
在一些实施例中，当控制器244接收用户数据时，它首先被存储在一个或多个SLC块中。然而，控制器244不一定对SLC块中的所有存储器单元编程。在一个方面，控制器244只对所选择的字线(例如，只有奇数WL或者只有偶数WL)编程。在一个方面，控制器244以棋盘图案对存储器单元编程。在某些情况下，控制器244可以将存储在SLC块中的用户数据转移到一个或多个MLC块中。作为例子，如果MLC块每个存储的数据是SLC块能够存储的数据的两倍，那么控制器244可以等待，直到四个SLC块以该数据被编程然后被读取，进行ECC编码，并且将该数据存储在单个MLC块中。注意，不需要在转移到MLC块之前，对SLC块中的所有存储器单元编程。还要注意，该技术可导致数据存储在MLC块中的时间段比存储在SLC块中的时间段长，但这不是必需的。
在一个实施例中，控制电路220、功率控制电路226、解码器电路224、状态机电路222、解码器电路242A、解码器电路242B、解码器电路240A、解码器电路240B、读/写电路230A、读/写电路230B和/或控制器244中的一个或任意组合可被称为一个或多个管理电路。
图4示出存储器单元阵列200的示例性结构。在一个实施例中，该存储器单元阵列被分成M个存储器单元块。该块是擦除单位，这对于EEPROM系统来说是常见的。也就是说，每个块包含被一起擦除的最低数目的存储器单元。每个块被典型地分成多个页。页是编程单位。一页或多页的数据典型地存储在一行存储器单元中。一页可以存储一个或多个扇区。扇区包括用户数据和开销数据。开销数据典型地包括已经从该扇区的用户数据计算出的错误修正码(ECC)。控制器的一部分(下面描述)在数据被编程到阵列中时计算ECC，并且在从阵列读取数据时还检查ECC。作为选择，ECC和/或其它开销数据被存储在与它们所述的用户数据不同的页中或者甚至不同的块中。一个扇区的用户数据典型地是与磁盘驱动中的一个扇区的尺寸相对应的512字节。大数目的页形成块，从8页到例如32页、64页、128页或更多页。还可以使用不同尺寸的块和结构。
在另一实施例中，位线被分为奇数位线和偶数位线。在奇数/偶数位线结构中，一次对沿着公共字线并且连接到奇数位线的存储器单元进行编程，而另一次对沿着公共字线并且连接到偶数位线的存储器单元进行编程。
图4还示出存储器阵列200的块i的更多细节。块i包括X+1个位线和X+1个NAND串。块i还包括64个数据字线(WL0-WL63)、2个虚拟字线(WL_d0和WL_d1)、漏极侧选择线(SGD)和源极侧选择线(SGS)。每个NAND串的一个端子通过漏极选择删极连接到对应的位线(连接到选择线SGD)，并且另一个端子通过源极选择栅极连接到源极线(连接到选择线SGS)。因为有64个数据字线和2个虚拟字线，所以每个NAND串包括64个数据存储器单元和2个虚拟存储器单元。在其它实施例中，NAND串可以具有多于或少于64个数据存储器单元和更多或更少个虚拟存储器单元。数据存储器单元可以存储用户数据或系统数据。虚拟存储器单元典型地不被用于存储用户数据或系统数据。一些实施例不包括虚拟存储器单元。
图5是被分成内核部分480(称为感测模块)和公共部分490的单独感测块300的框图。在一个实施例中，存在用于每个位线的分开的感测模块480和用于一组多个感测模块480的一个公共部分490。在一个例子中，感测块包括一个公共部分490和八个感测模块480。一组中的每个感测模块通过数据总线472与相关的公共部分通信。对于更多的细节，请参考2004年12月29日提交的标题为“Non-volatile memory and method withshared processing for an aggregate of read/write circuits”的美国专利申请公开2006/0140007号，该申请的全部内容通过引用包含在本文中。
感测模块480包括用于确定所连接的位线中的传导电流是否高于或低于预定阈值水平的感测电路470。在一些实施例中，感测模块480包括通常被称为感测放大器的电路。感测模块480还包括用于设定所连接的位线上的电压条件的位线锁存器482。例如，锁存在位线锁存器482中的预定状态将导致所连接的位线被拉到指定禁止编程的状态(例如，Vdd)。
公共部分490包括处理器492、一组数据锁存器494和耦合在该组数据锁存器494和数据总线420之间的I/O接口496。处理器492进行计算。例如，其功能之一是确定存储在被感测的存储器单元中的数据并且将所确定的数据存储在该组数据锁存器中。该组数据锁存器494被用于在读操作期间存储由处理器492确定的数据位。它还被用于在编程操作期间存储从数据总线420输入的数据位。所输入的数据位代表要被编程到存储器中的写数据。I/O接口496提供数据锁存器494和数据总线420之间的接口。
在读取或感测期间，系统的操作处于用于控制向被寻址的单元施加不同的控制栅极电压的状态机222的控制之下。由于它步进通过与存储器支持的各种存储器状态相对应的各种预定义的控制栅极电压，所以感测模块480可以在这些电压之一解扣(trip)，并且通过总线472从感测模块480向处理器492提供输出。在此情况下，处理器492通过考虑感测模块的解扣事件和经由输入线493来自状态机的与所施加的控制栅极电压有关的信息来确定得到的存储器状态。然后它计算存储器状态的二进制编码并且将得到的数据位存储在数据锁存器494中。在内核部分的另一个实施例中，位线锁存器482具有双重用途，既用作用于锁存感测模块480的输出的锁存器又用作如上面所描述的位线锁存器。
可以预期，一些实施方式将包括多个处理器492。在一个实施例中，每个处理器492将包括输出线(图5中未示出)，使得每个输出线被线或地连接(wired-OR)在一起。在一些实施例中，输出线在连接到线或地连接在一起的线之前被反转。该配置能够在编程验证处理期间快速确定编程处理什么时候完成，因为接收该线或地连接在一起的线的状态机可以确定什么时候所有被编程的线已经到达期望的电平。例如，当每位已经到达它的期望电平时，该位的逻辑零将被发送到线或地连接在一起的线(或者数据1被反转)。当所有位都输出数据0(或者数据1被反转)时，则状态机知道要终止编程处理。在每个处理器与8个感测模块通信的实施例中，状态机可能(在一些实施例中)需要读取线或地连接在一起的线8次，或逻辑被加到处理器492以累计相关位线的结果，使得状态机只需要读取线或地连接在一起的线1次。
在编程或验证期间，要被编程的数据从数据总线420存储在数据锁存器组494中。在状态机控制下的编程操作包括施加到被寻址的存储器单元的控制栅的一系列编程电压脉冲(具有增加的幅度)。每个编程脉冲之后接着验证处理以确定该存储器单元是否已经被编程到期望的状态。处理器492相对于该期望的存储器状态而监视验证的存储器状态。当这两个状态一致时，处理器492设定位线锁存器482，从而使该位线被拉到指定禁止编程的状态。这使得即使在耦合到该位线的单元的控制栅上施加编程脉冲也禁止该单元被进一步编程。在其它实施例中，处理器最初加载位线锁存器482并且感测电路在验证处理期间将其设定为禁止值。
数据锁存器栈494包含与感测模块相对应的数据锁存器的堆栈。在一个实施例中，每个感测模块480有3-5个(或者另一个数目)数据锁存器。在一个实施例中，锁存器每个是1位。在一些实施方式中(但不是要求的)，数据锁存器被实施为移位寄存器，使得存储在其中的并行数据被转换为用于数据总线420的串行数据，反之亦然。在一个优选实施例中，与m个存储器单元的读/写块相对应的所有数据锁存器被链接在一起，以形成块移位寄存器，使得可以通过串行传送来输入或输出一块的数据。具体来说，读/写模块库被被调整为使得其数据锁存器组中的每一个数据锁存器顺序地将数据移入或移出数据总线，好像它们是整个读/写块的移位寄存器的一部分。
在(1)标题为″Non-Volatile Memory And Method With ReducedSource Line Bias Errors″的美国专利7,196,931号；(2)标题为″Non-Volatile Memory And Method with Improved Sensing″的美国专利7,023,736号；(3)美国专利申请公开2005/0169082号；(4)标题为″Compensating for Coupling During Read Operations of Non-VolatileMemory″的美国专利7,196,928号；以及(5)2006年7月20日出版的标题为″Reference Sense Amplifier For Non-Volatile Memory″美国专利申请公开2006/0158947号中可以发现与读操作和感测放大器有关的另外信息。上面列出的5个专利文件的全部内容都通过引用包含在本文中。
在成功的编程处理(通过验证)结束之后，存储器单元的阈值电压适当地应该在被编程的存储器单元的阈值电压的一个或多个分布之内或者在被擦除的存储器单元的阈值电压的分布之内。图6A示出在SLC块中存储器单元的状态的示例性Vt分布。图6B示出每个存储器单元存储四位数据时与存储器单元阵列的数据状态相对应的示例性Vt分布。这种分布可被用于对MLC块编程。然而其它实施例可以每个存储器单元使用多于或少于四位数据。图6B示出与数据状态01-15相对应的16个Vt分布。在一些实施例中，状态0的阈值电压是负的，并且状态1-15的阈值电压是正的。然而，状态1-15中的一个或多个的阈值电压可以是负的。
数据状态0-15每个之间是用于从存储器单元读取数据的读取参考电压。例如，图6B示出数据状态0和1之间的读取参考电压Vr1和数据状态1和2之间的Vr2。通过测试给定的存储器单元的阈值电压是否高于或低于各自的读取参考电压，该系统可以确定该存储器单元处于什么状态。
在每个数据状态0-15的下沿处或附近是验证参考电压。例如，图6B示出状态1的Vv1和状态2的Vv2。当将存储器单元编程到给定的状态时，该系统将测试那些存储器单元是否具有大于或等于验证参考电压的阈值电压。
图6C示出了另一个实施例，其中与数据状态0-15相对应的Vt分布可以部分交叠，这是因为纠错算法可以处理一定百分比的错误单元。还应注意，由于穿过源极的体效应，Vt轴可以偏离施加到控制栅的实际电压，或者体偏置被用于将负的阈值电压偏移到可测量的正的范围中。另一点要指出的是与所示出的16个状态的等间距/宽度相反，各个状态可以具有不同的宽度/间隔，以适应对数据保留损失的不同敏感度。在一些实施例中，状态0和/或15比其它状态宽。
再次参考图6A，状态0可以是由擦除SLC块中的所有存储器单元导致的擦除分布。擦除验证电压没有被明确地示出，但是可以正好处于擦除分布的右边缘。当SLC块被编程时，该系统将被选择的存储器单元的阈值电压移动到分布1。该系统验证存储器单元是否被编程到状态1的阈值电压Vv。在完成编程之后，该系统通过将它们的阈值电压与Vr比较来读取存储器单元。
图7A示出对存储器阵列200中的存储器单元块进行编程的处理700的流程图的一个实施例。在一个实施例中，处理700被应用于SLC块而不是MLC块。然而，处理700也可以被应用于MLC块。
步骤702中，该存储器阵列中的存储器单元块被擦除。一方面，该块是SLC块，但是处理700不局限于SLC块。因此，一方面，该块是MLC块。下面结合对图14的讨论来讨论擦除存储器单元块的细节。在步骤S702中，该块中的所有存储器单元被擦除。
在步骤S704中，与偶数字线相关联的存储器单元被编程。然而，奇数字线上的存储器单元保持被擦除(不被编程)。图8A示出在对偶数字线上的存储器单元进行编程但是保持奇数字线上的被擦除的存储器单元之后得到的示例性图案。被虚线圈起的存储器单元是用数据编程的存储器单元。在图8A中，在WL1、WL3和WL5上，存储器单元都具有“0”，表示它们仍是被擦除的。WL0、WL2和WL4上的存储器单元具有“1”或“0”，表示那些存储器单元已经被用数据编程。在本文中，短语“对一组存储器单元进行编程”、“在一组存储器单元中编程数据”、“被编程的字线”或类似的短语将被理解为意味着存储器单元的阈值电压被设定为适当的电平以代表数据。将会理解，为了将数据编程到存储器单元中，有一些存储器单元的阈值电压不需要改变。例如，WL0、WL2、WL4上的一些存储器单元已经使它们的阈值电压从擦除阈值电压(图6A中的状态0)改变到被编程的阈值电压(例如，图6A中的状态1)。然而，WL0、WL2、WL4上的一些存储器单元保持在擦除阈值电压(例如，图6A中的状态0)以代表二进制的“0”。注意，被擦除状态也可能代表二进制的“1”。还要注意，编程可能涉及将阈值电压改变到另一个状态，如图6B和图6C中状态2-15中的任一个。换句话说，该块可以是MLC块。典型地，块中会有更多个字线。例如，可能有64或更多个字线。此外，块中也会有更多个位线。例如，可能有数千个位线。
在步骤S706中，至少偶数字线上的存储器单元被擦除。因为由于步骤702中的完全块擦除而奇数字线上的存储器单元没有被编程，所以那些存储器单元不需要被擦除。关于图14讨论擦除被选择的字线上的存储器单元的细节。在一些实施例中，以正常的方式擦除偶数字线上的存储器单元，但是奇数字线上的存储器单元只被弱擦除。下面更详细地讨论弱擦除。通过多种事件触发该擦除。一方面，将SLC块编程，直到足够的SLC块被编程以保证转移到一个或多个MLC块。在数据转移到MLC块之后，SLC块中的数据可以被擦除。还可以通过主机向控制器244发送表示该块中的所有数据要被擦除或者要写入新的数据的命令来触发该擦除。因此，不需要在擦除之前将数据从该块转移到另一个块。关于图14讨论选择性地擦除特定字线上的存储器单元(例如，只擦除偶数字线)。
在步骤S708中，奇数字线上的存储器单元被编程。然而，偶数字线上的存储器单元保持被擦除(或者不被编程)。图8B示出在对奇数字线上的存储器单元进行编程并且保持偶数字线上的存储器单元被擦除之后得到的示例性的图案。在图8B中，WL0、WL1和WL3的存储器单元都具有“0”，表示它们被擦除。WL1、WL3和WL5上的存储器单元具有“1”或“0”，表示这些存储器单元已经被编程。例如，一些存储器单元已经使它们的阈值电压从擦除阈值电压(图6A中的状态0)改变到被编程的状态(例如，图6A中的状态1)。注意，编程可能涉及将阈值电压改变到另一个状态，如图6B和图6C中的状态2-15中的任一个。
在步骤S710中，至少奇数字线上的存储器单元被擦除。这与步骤S706针对偶数字线的类似，并且不详细讨论。注意，不需要保持编程奇数字线、然后偶数字线、然后奇数字线、然后偶数字线的交替顺序。一方面，保持针对奇数字线和针对偶数字线的编程/擦除循环数目的计数。在编程和擦除奇数WL之前可以连续编程/擦除偶数WL多次。随着时间的过去，偶数字线和奇数字线接收相同数目的编程/擦除循环以平衡用旧。偶数和奇数WL的编程/擦除循环的计数可以存储在数据块本身的空闲存储器单元中。也就是说，每个块中可以有一定数目的存储器单元不用于用户数据。作为选择，该计数可以存储在别处，如存储器阵列200中的不同块或者存储器阵列200外部的存储器。因此，一方面，在进行步骤708和710(编程/擦除奇数WL)之前，可以重复步骤704和706(编程/擦除偶数WL)多次。
在其它实施例中，除了对偶数和奇数WL进行编程以外，使用一些其它图案。在一个实施例中，该图案在每个被编程的WL之间至少具有一个未被编程的WL。例如，每第三个字线被编程，同时之间的WL保持被擦除。作为特定的例子，WL0、WL3、WL6、WL9等被编程，而WL1、WL2、WL4、WL5、WL7、WL8等保持被擦除。在擦除WL0、WL3、WL6、WL9等之后，选择新的一组字线用于编程。例如，WL1、WL4、WL7、WL10等被编程，而WL0、WL2、WL3、WL5、WL6、WL8等保持被擦除。下面讨论其它编程图案，如棋盘图案。
通过保持每个被编程的WL之后的至少一个WL不被编程，至少一些浮栅电荷耦合影响可以被减小或消除。例如，对给定的WL的上面或下面的WL上的存储器单元进行编程而引起的这些影响可以被大大减小或消除。减小WL-WL浮栅电荷耦合影响可以增加块的耐用性。此外，可以增加状态之间(例如，擦除状态和编程状态)的窗口。
图7B示出对存储器阵列200的一个存储器单元块进行编程的处理750的流程图的一个实施例。在一个实施例中，处理750被应用于SLC块但不应用于MLC块。然而，处理750也可以被应用于MLC块。在处理750中，WL在它们被编程之前接收正常擦除，而此时没有被编程的WL仅被弱擦除。因为此时不被编程的WL可能包含数据，所以它们被弱擦除。
在步骤752中，偶数字线接收正常擦除并且奇数字线被弱擦除。在一个实施例中，通过对要被弱擦除的存储器单元的字线施加与擦除存储器单元所正常施加的偏置条件不同的偏置条件来实现“弱擦除”。关于图14讨论对一些存储器单元(例如，只有偶数字线上的存储器单元)提供正常擦除，同时弱擦除其它字线上的存储器单元。在步骤704中，与偶数字线相关联的存储器单元被编程。然而，奇数字线上的存储器单元不被编程。已经关于处理700讨论了步骤704。在步骤756中，奇数字线接收正常擦除并且偶数字线被弱擦除。在步骤708中，奇数字线上的存储器单元被编程而不对偶数字线上的存储器单元进行编程。然后处理750返回到步骤752以擦除偶数WL(例如对字线施加正常偏置条件)并且弱擦除奇数字线。与处理700的变化类似的处理750的多种变化是可能的。
图9A示出对SLC块和MLC块进行编程的处理900的一个实施例。为了讨论的目的，将讨论编程8个SLC块并且将该数据转移到MLC块的例子。在该例子中，采用只有偶数WL(或者奇数WL)已经被编程的8个SLC块填充一个MLC块，尽管可以采用更多或更少个SLC块填充一个MLC快。在步骤902中，SLC块被擦除。因此，至少这8个SLC块被擦除。
在步骤904中，控制器244接收要被存储在存储器阵列200中的数据。例如，主机向控制器244发送用户数据以存储。在处理900中，控制器244确定在将数据转移到MLC块之前应该首先将数据存储在SLC块中。如前面讨论的，SLC块可被用作一种类型的高速缓存器以临时存储数据。
在步骤906中，用接收到的数据对至少一个SLC块的偶数WL上的存储器单元进行编程。控制器244可以将该数据编程到多于一个的SLC块中。如果这样的话，控制器244可以只对一个SLC块的偶数WL进行编程并且只对另一个SLC块的奇数WL进行编程。因此，不要求在一个时间点上所有SLC块都使它们的偶数WL被编程。然而，为了讨论清楚，将使用每个SLC块中偶数WL被编程的例子。
在步骤908中，控制器244确定是否足够的SLC块被编程以保证数据转移到一个或多个MLC块。例如，控制器244确定是否8个SLC块上的所有偶数字线都被编程。如果不是，则处理900返回到步骤904以进一步接收要被存储在存储器阵列中的数据，直到至少足够的SLC块被编程以保证转移到MLC块为止。
注意，不需要数据从SLC块尽可能快地转移到MLC块。控制器244可以等待直到存储器访问空闲(例如，主机不访问存储器阵列200)才将数据从SLC块转移到一个或多个MLC块。在此情况下，其它SLC块被编程，直到适当的时间才将数据转移到MLC块。
当控制器244判断出适当时，在步骤910中，将数据从SLC块转移到一个或多个MLC块。注意，在此情况下，奇数WL上的存储器单元保持被擦除(不被编程)。在该例子中，控制器244从8个SLC块的偶数WL读入数据，对该数据应用ECC，然后将该数据存储在MLC块中。不需要对MLC块施加WL偶数/奇数编程。因此，可以对MLC块的每个WL上的存储器单元进行编程。
在步骤912，SLC块中的存储器单元被擦除。只有被编程的那些WL需要被擦除。例如，数据被转移的每个SLC块中的所有偶数WL被擦除。在一些实施例中，偶数WL接收正常擦除，而奇数WL接收弱擦除。注意，不需要只擦除一半的字线。在步骤912之后，处理900返回到步骤904，以进一步接收要被存储在存储器阵列200中的数据。然而，此时数据可以存储在每个SLC块的奇数WL中。
如同图7A的例子，不要求在处理900中使用严格的偶数/奇数WL图案。例如，在对奇数字线进行编程之前偶数字线可以被编程多次。偶数字线和奇数字线的编程/擦除循环的计数可以被保持以考虑到用旧水平。在其它实施例中，使用其它图案而非对奇数和偶数WL进行编程。在一个实施例中，该图案在每个被编程的WL之间具有至少一个未被编程的WL。例如，每第三个字线被编程，同时它们之间的WL保持被擦除。作为具体例子，WL0、WL3、WL6等被编程，而WL1、WL2、WL4、WL5、WL7、WL8等保持被擦除。在擦除WL0、WL3、WL6等之后，选择新的一组字线进行编程。例如，WL1、WL4、WL7等被编程，而WL0、WL2、WL3、WL5、WL6、WL8等保持被擦除。
图9B示出对SLC块和MLC块进行编程的处理960的一个实施例。在该实施例中，仅在编程之前擦除字线。要被编程的字线可以被弱擦除。处理950类似于处理900，并且将不详细讨论。
在步骤904中，控制器244接收要被存储在存储器阵列200中的数据。在步骤955中，偶数字线接收正常擦除并且奇数字线被弱擦除。在步骤906中，用接收到的数据对至少一个SLC块的偶数WL上的存储器单元进行编程。控制器244可以将该数据编程到多于一个的SKL块中。如果这样的话，控制器244可以只对一个SLC块的偶数WL进行编程并且只对另一个SLC块的奇数WL进行编程。因此，不需要在一个时间点所有SLC块使它们的偶数WL都被编程。然而，为了讨论清楚，将使用每个SLC块中的偶数WL被编程的例子。
在步骤908中，控制器244确定是否足够的SLC块被编程以保证数据转移到一个或多个MLC块。如果不是，则处理950返回到步骤904以接收要被存储在存储器阵列中的数据，至少直到在足够的SLC块被编程以保证转移到MLC块为止。当控制器244确定是适当的时候，在步骤910中，将数据从SLC块转移到一个或多个MLC块。注意，在此情况下，奇数WL上的存储器单元保持被弱擦除(不被编程)。
在步骤962中，与奇数WL相关联的存储器单元接收正常擦除并且与偶数WL相关联的存储器单元被弱擦除。在步骤962之后，处理950返回到步骤904以接收要被存储在存储器阵列200中的数据。然而，此时数据可以存储在每个SLC块的奇数WL中(偶数WL保持不被编程)。
图10示出以棋盘图案编程存储器阵列200的一个存储器单元块的处理1000的流程图的一个实施例。在一个实施例中，处理1000被应用于SLC块，但是不应用于MLC块。然而，处理1000也可以应用于MLC块。在步骤1002中，该存储器阵列中的一个存储器单元块被擦除。下面讨论擦除存储器单元块的细节。在步骤1002中，该块中的所有存储器单元都被擦除。
在步骤1004中，与偶数位线和偶数字线二者相关联的存储器单元被编程，并且与奇数位线和奇数字线相关联的存储器单元被编程。然而，其它存储器单元保持被擦除(不被编程)。图11A示出在以棋盘图案对存储器单元进行编程之后得到的示例性图案。用虚线圈起的存储器单元是用于编程的候选存储器单元。在图11A中，该存储器单元已经被编程为“1”或“0”。然而，编程可能涉及将阈值电压改变为另一个状态，如图6B和图6C中的状态2-15中的任一个。换句话说，该块可以是MLC块。典型地，在块中会有更多个字线。例如，可能有64个或更多个字线。此外，典型地在块中有更多个位线。例如，可能有数千个位线。
在步骤1006中，存储器单元被擦除。因为每个字线上都可能有被编程的存储器单元，所以擦除可能涉及向所有存储器单元施加擦除条件。例如，甚至可能向仍然处于被擦除状态的存储器单元施加擦除条件。关于图14讨论擦除存储器单元的细节。可以通过多种事件触发擦除。一方面，SLC块被编程，直到足够的SLC块被编程以保证转移到一个或多个MLC块为止。在数据转移到MLC块之后，SLC块中的数据可以被擦除。还可以通过向控制器144发送表示块中的所有数据都要被擦除或者用新数据写入的命令来触发擦除。因此，不需要在擦除之前将数据从该块转移到另一个块。
在步骤1008中，在步骤1004中没有被编程的存储器单元被编程。换句话说，棋盘图案的其它部分被编程。然而，其它存储器单元(例如，在步骤1004中编程的那些存储器单元)保持被擦除(或者不被编程)。图11B示出得到的示例性图案。在该图案中，与奇数位线和偶数字线二者相关联的存储器单元被编程，并且与偶数位线和奇数字线二者相关联的存储器单元被编程。在步骤1010中，存储器单元被擦除。然后处理1000可以通过返回到步骤1004而继续进行。
注意，不需要保持对棋盘的一个部分进行编程(例如，图11)然后对棋盘的另一部分进行编程(例如，图11B)的交替次序。一方面，可以保持每个图案的编程/擦除循环数目的计数。在编程和擦除图11B中的图案之前，图11A中的图案可以被连续编程/擦除多次。随着时间过去，每个图案接收相同数目的编程/擦除循环以平衡用旧。每个图案的编程/擦除的计数可以被存储在数据块本身的空闲存储器单元中。也就是说，每个块中可以有一定数目的存储器单元不用于用户数据。作为选择，该计数可以被存储在别处，如存储器阵列200中的不同块或者存储器阵列200外部的存储器。因此，一方面，在进行步骤1008和1010(编程/擦除WL)之前，步骤1004和1006(对偶数WL进行编程/擦除偶数WL)可以被重复多次。
注意，在图11A和图11B中，每个被编程的存储器单元上面或下面的WL上的相邻存储器单元不被编程。对于图8A和图8B中示出的实施例也是如此。因此，对给定的WL的上面或下面的WL上的存储器单元进行编程而引起的浮栅电荷耦合影响可以被大大减小或消除。此外，位线(BL)上的每个被编程的存储器单元的左侧和右侧的相邻存储器单元也不被编程。因此，对BL上的左侧和右侧的存储器单元进行编程而引起的浮栅电荷耦合影响也被大大减小或消除。唯一留下的浮栅电荷耦合影响在对角线方向上，例如，WLn的BLn上的被编程的存储器单元可能仍受到WLn+1和/或WLn-1的BLn-1和BLn+1上的被编程的单元影响。
在图11A和图11B的棋盘图案中，给定字线的每隔一个位线(BL)上的存储器单元被编程。然而，不需要棋盘图案是这种密集的。为了消除上述对角线影响，在一个实施例中，给定字线的每第四个位线上的存储器单元被编程。在另一个实施例中，不需要每个字线被编程。例如，可以每第四个字线被编程。作为例子，对于WL0，BL0、BL4、BL8等上的存储器单元被编程。WL1和WL2可以保持不被编程。对于WL3，BL2、BL6、BL10等上的存储器单元被编程。可以使用其它棋盘图案。例如，每个WL可以被编程，但是只有每个字线上的每第四个存储器单元被编程。在此情况下，被编程的存储器单元上面和下面的相邻存储器单元保持不被编程。在另一个实施例中，每隔一个字线和每隔一个位线被编程。例如，对于WL0，BL0、BL2、BL4等上的存储器单元被编程，WL1保持不被编程。对于WL2，BL0、BL2、BL4等被编程，或者BL1、BL3、BL5等被编程。在后两种情况中，每个被编程的存储器单元从未具有处于被编程状态的相邻单元，甚至在对角线方向上也没有，并且因此浮栅电荷耦合影响几乎被完全消除。
图12示出通过将棋盘格式用于SLC块来对SLC块和MLC块进行编程的处理1200的一个实施例。为了讨论目的，将讨论对8个SLC块进行编程并将数据转移到一个MLC块的例子。在该例子中，采用以棋盘图案编程的8个SLC块来填充一个MLC块，尽管可以采用更多或更少个SLC块来填充MLC块。在步骤1202中，SLC块被擦除。因此，至少这8个SLC块被擦除。
在步骤1204中，控制器244接收要被存储在存储器阵列200中的数据。例如，主机向控制器244发送用户数据以存储。在处理1200中，控制器24确定在将该数据转移到MLC块之前，该数据应该首先被存储在SLC块中。如前面讨论的，SLC块可以被用作一种类型的告诉缓存器以临时存储数据。
在步骤1206中，控制器244以棋盘图案对数据进行编程。控制器244可以将该数据编程到多于一个的SLC块中。如果这样的话，控制器244可以针对一个SLC块使用一个棋盘图案(例如，图11A)并且针对另一个SLC块使用另一个棋盘图案(例如，图11B)。然而，对了讨论清楚，将使用在每个SLC块中编程图11A的图案的例子。
在步骤1208中，控制器244确定是否足够的SLC块被以棋盘图案编程以保证数据被转移到一个或多个MLC块。例如，控制器244确定所有8个SLC块被编程。如果不是，则处理1200返回到步骤1204以进一步接收要被存储在存储器阵列中的数据，至少直到足够的SLC块被编程以保证转移到MLC块为止。
注意，不需要数据从SLC块尽可能快地转移到MLC块。控制器244可以等待直到存储器访问空闲(例如，主机不访问存储器阵列200)才将数据从SLC块转移到一个或多个MLC块。在此情况下，其它SLC块被编程直到适当的时间才将数据转移到MLC块。
当控制器244确定适当时，在步骤1210，将数据从SLC块转移到一个或多个MLC块。注意，在此情况下，一些存储器单元保持被擦除。例如，图11A中没有被虚线圈起的那些存储器单元仍被擦除。在本例子中，控制器244从8个SLC块的所有WL读入数据，并且丢弃来自没有被编程的存储器单元的数据，对该数据施加ECC，然后将该数据存储在MLC块中。不需要对MLC块施加棋盘编程。因此，MLC块的所有存储器单元可以被编程。
在步骤1212中，SLC块中的存储器单元被擦除。在步骤1212之后，处理1200返回到步骤1204以进一步接收要被存储在存储器单元200中的数据。然而，此时可以用不同的棋盘图案(例如，图11B)存储数据。可以保持针对每个棋盘图案(例如，图11A、图11B)的编程/擦除循环的计数以考虑到用旧水平。注意，不需要将图11A和图11B中所示的棋盘图案用于处理200。例如，可以使用其中每第四个位线(并且可能每第四个字线)上的存储器单元被编程的较不密集的棋盘图案。
图13是描述对存储器单元进行编程的细节的流程图。可以响应于接收到对数据进行编程的请求来进行图13的处理1300。处理1300描述了对一个字线进行编程并且可以针对块中的每个字线重复该处理。短语“对字线进行编程”意味着对与字线相关联的存储器单元进行编程。在一些实施例中，该字线上的所有存储器单元被同时编程。也就是说，与所有位线(以及特定的字线)相关联的存储器单元被一起编程。在一些实施例中，与奇数位线相关联的存储器单元以及与偶数位线相关联的存储器单元分开编程。
如果被用于进行处理700的步骤704，那么可以针对块中的每个偶数字线进行一次处理1300。如果被用于进行步骤708，那么可以针对块中的每个奇数字线进行一次处理1300。如果被用于进行处理1000的步骤1004或1008，那么可以块中的每个字线进行一次处理1300，其中对于一些字线，奇数位线被编程，而对于其它字线，偶数位线被编程。通过停止(lockout)在某些位线上编程可以实现只编程被选择的位线上的存储器单元。
对偶数(或奇数)字线进行编程的顺序不局限于特定的次序。一个示例性的次序是对WL0、WL2、WL4等进行编程，直到每个偶数字线都被编程。对于奇数字线，该次序可以是对WL1、WL3、WL5等进行编程，直到每个奇数字线都被编程。可以按相反的顺序(即，从高到低)对字线进行编程。此外，不需要按次序对字线进行编程。例如，可以在对WL0和WL4进行编程之后对WL2进行编程。
在步骤1312中，该系统设定初始编程脉冲的幅度。在步骤1314中，编程计数PC被设定为初始值零。在步骤1316中，对适当的字线施加编程脉冲。在步骤1318中，对字线上要被编程的存储器单元进行验证，以查看是否它们已经达到目标阈值电压电平。如果所有或几乎所有要被编程的存储器单元都已经达到目标阈值电压电平(步骤1320)，那么在步骤1322中，该编程处理被成功完成(状态＝通过)。如果不是所有或几乎所有存储器单元都通过验证，那么在步骤1324中确定编程计数PC是否小于20。如果编程计数不小于20，那么编程处理已经失败(步骤1326)。如果编程计数小于20，那么在步骤1328中，编程电压信号Vpgm的幅度增加步长大小(例如，0.3V)，并且编程计数PC递增。注意，已经达到它们的目标阈值电压的那些存储器单元被停止针对当前编程周期的剩余部分编程。在步骤1328之后，在步骤1316继续图13的处理，并且施加下一个编程脉冲。注意，可以使用编程计数PC的20以外的其他数目作为步骤1324中的停止标准。还应注意，在步骤1320中，在一些实施例中，不必所有存储器单元都达到目标阈值电压。由于施加了ECC，所以可以容忍一定数目的存储器单元没有达到目标阈值电压电平，因为这些存储器单元可以通过ECC被纠正。
图14是描述用于擦除存储器单元的处理1400的流程图。在一些实施例中，一些存储器单元只被弱擦除，并且其它存储器单元接收正常擦除。在其它实施例中，所有存储器单元接收正常擦除。在一些实施例中，对WL施加不同的偏置条件以实现正常擦除或弱擦除。弱擦除减小存储器单元上的应力。
处理1400是以下步骤的一种实现方式：处理700的步骤702、706或710；处理750的步骤752或756；处理900的步骤902或912；处理950的步骤955或962；处理1000的步骤1002、1006或1010；或者处理1200的步骤1202或1212。在步骤1402中，该系统将设定初始擦除脉冲的幅度。在步骤1404中，擦除循环计数将被设定为初始值零。在步骤1406中，对字线施加偏置条件。在一个实施例中，对具有要接收正常擦除的存储器单元的字线施加与对其存储器单元要接收弱擦除的字线施加的不同的偏置条件。例如，可以将0V用于要接收正常擦除的字线，并且可以向要被弱擦除的字线施加正电压。作为例子，正电压可以是几伏(例如，1-4伏)。在一些实施例中，对偶数和奇数字线施加不同的电压。当讨论处理1400时，术语“被选择的字线”是指其存储器单元要接收正常擦除的字线，并且术语“被选择的存储器单元”是指要接收正常擦除的存储器单元。术语“未被选择的字线”是指其存储器单元要被弱擦除的字线。注意，根据未被选择的字线上的正电压幅度，仍可能出现一些擦除，然而，该“弱擦除”一般来说是不显著的，并且不会导致存储器单元的特性下降。
在步骤1408中，施加擦除条件。在一个实施中，步骤1402包括将p阱升高到擦除电压(例如，20伏)保持足够的时间段，将被选择的块的被选择的字线接地，并且对被选择的块的未被选择的字线施加偏置电压，同时源极和位线浮动。由于电容耦合，位线、选择线和公共源极线也被升高到擦除电压的有效部分。因此，强电场被施加到被选择的存储器单元的隧道氧化物层，并且被选择的存储器单元的数据被擦除，因为浮栅的电子典型地通过Fowler-Nordheim隧穿机理而被发送到衬底层。当电子从浮栅转移到p阱区域时，被选择的单元的阈值电压下降。可以在整个存储器阵列上、在单独的块上或者在另一个单位的单元上进行擦除。
然而，通过对未被选择的字线施加偏置电压，未被选择的存储器单元在它们的隧道氧化物层上不经历这种强电场。因此，未被选择的存储器单元不遭受来自擦除的显著应力。在一些实施例中，未被选择的存储器单元已经被擦除，因此它们的阈值电压不会被上述“弱擦除”偏置条件显著改变。然而，注意，在开始处理1400之前未被选择的存储器单元处于被擦除的状态不是绝对的要求。也就是说，在被弱擦除之前，未被选择的存储器单元可以包含数据。
在步骤1410中，对存储器单元施加一组擦除验证条件。在一些实施例中，这是选择性的擦除验证。注意，对于被选择的和未被选择的字线，该验证条件可以不同，这是因为可以假定甚至在擦除处理之前一些存储器单元被擦除。例如，如果假定因为从最后完成擦除以来被选择的块中的未被选择的存储器单元没有被编程，所以他们已经被擦除，那么可以对未被选择的WL施加读通过电压。
在一种实施方式中，步骤1410包括将位线放电到地。然后对公共源极线施加高于零的电压(例如，2.2V)，并且对被选择的字线施加一定的电压(例如，0V)，并且对未被选择的字线施加另一个电压(例如，Vread)。Vread可以是足够高的电压，使得存储器单元将传导电流。电荷堆积在位线上，导致给定NAND串的位线电压的增加，直到体效应断开该NAND串中的至少一个存储器单元。
在步骤1412中，每个NAND串都被感测，以确定NAND串上的存储器单元是否被充分擦除。在等待了电荷在位线上累计达预定的时间段之后进行步骤1406。在一种实施方式中，将给定位线上的电压与基准值相比较以确定是否对应的NAND串上的任何存储器单元的Vt高于目标值。该目标值可以是负值。
在一个实施例中，如果检测到NAND串上的每个存储器单元的Vt都已经达到目标电平，那么存储在对应的数据锁存器中的数据被改变为逻辑“1”。如果检测到该NAND串的至少一个存储器单元的Vt没有达到适当的目标电平，则不改变存储在对应的数据锁存器中的数据。
在步骤1414中，确定是否足够的NAND串通过了擦除验证。在一种实施方式中，允许一定数目的NAND串的擦除验证失败。例如，如果少于32个NAND串的擦除验证失败，则总的擦除验证通过。如果擦除通过，则将擦除状态设定为通过，并且处理1400结束。
在步骤1414，如果确定擦除验证失败，则检查循环计数(步骤1416)以确定循环计数是否超过限值。如果超过限值，则将擦除状态被设定为失败，并且处理1400结束。如果循环计数没有超过限值，则在步骤1418中增加擦除电压。可以按任何期望的量，如0.2V、0.5V、1.0V等，增加擦除电压。将循环计数递增。在步骤1408中施加新的擦除电压。
如本文中公开的，一个实施例是对非易失性存储器进行操作的方法，该非易失性存储器具有一组多个非易失性存储元件和多个字线。该方法包括擦除多个非易失性存储元件并且将数据编程在第一组的所述多个非易失性存储元件中而同时留下第二组的所述多个非易失性存储元件不被编程。对于第一组中的每个非易失性存储元件来说，第一组中的该非易失性存储元件上面或下面的字线上的任何相邻非易失性存储元件都是保持不被编程的第二组中的元件。至少第一组的非易失性存储元件中的数据被擦除而同时第二组的非易失性存储元件保持不被编程。之后，第二组的非易失性存储元件的所述至少一部分被编程。对于第二组的该部分中的每个非易失性存储元件来说，第二组的该部分中的该非易失性存元件上面或下面的字线上的任何相邻非易失性存储元件都保持不被编程。之后，第二组的非易失性存储元件的所述至少一部分被擦除而同时第二组的所述至少一部分中的该非易失性存储元件上面或下面的所述相邻非易失性存储元件保持不被编程。
在一个实施例中，在上一段中讨论的多个非易失性存储元件是其中每个非易失性存储元件存储一位数据的块的部分，并且该非易失性存储器还包括每个非易失性存储元件存储多于一位的数据的非易失性存储元件的多电平块。在一个实施例中，该方法还包括将在第一组的相关联非易失性存储元件中编程的数据转移到多电平块中的一个或多个，同时第二组的非易失性存储元件保持不被编程，并且将在第二组的非易失性存储元件的所述至少一部分中编程的数据转移到所述多电平块中的一个或多个而同时第二组的所述至少一部分中的非易失性存储元件上面或下面的字线上相邻非易失性存储元件保持不被编程。
在另一个实施例中，第一组的非易失性存储元件是与多个位线中的偶数位线和多个字线中的偶数字线二者相关联的非易失性存储元件以及与多个位线中的奇数位线和多个字线中的奇数字线二者相关联的非易失性存储元件。第二组是与奇数位线和偶数字线二者相关联的非易失性存储元件以及与偶数位线和奇数字线二者相关联的非易失性存储元件。在此情况下，第二组的所述至少一部分是整个第二组。
一个实施例是对非易失性存储器进行操作的方法，该非易失性存储器具有多个非易失性存储元件和与所述多个非易失性存储元件相关联的多个字线。该方法包括擦除第一组的非易失性存储元件中的数据，弱擦除第二组的非易失性存储元件，将数据编程在第一组的所述多个非易失性存储元件中而同时不对第二组的所述非易失性存储元件进行编程；对于第一组中的每个非易失性存储元件来说，第一组中的该非易失性存储元件上面或下面的字线上的任何相邻非易失性存储元件都是未被编程的第二组的元件。该方法还包括当第二组的非易失性存储元件依然被弱擦除时擦除第二组的非易失性存储元件中的数据，并且对第二组的非易失性存储元件进行编程；对于第二组中的每个非易失性存储元件来说，第二组中的该非易失性存储元件上面或下面的字线上的任何相邻非易失性存储元件都不被编程。
一个实施例是对非易失性存储器进行操作的方法，该非易失性存储器包括单电平块和多电平块。所述单电平块各包括多个字线和多个非易失性存储元件。该方法包括擦除与所述单电平块中的第一单电平块中的所有字线相关联的非易失性存储元件，并且将数据编程在所述第一单电平块中棋盘图案的非易失性存储元件中。所述第一单电平块中的至少一半非易失性存储元件保持不被编程。将数据从与所述第一单电平块中的棋盘图案相关联的非易失性存储元件转移到所述多电平块的第一多电平块，同时所述第一单电平块中的所述至少一半非易失性存储元件保持被擦除。所述第一单电平块中的数据被擦除。
在进一步的实施例中，前一段的棋盘图案是第一棋盘图案。将数据编程在所述第一单电平块中的棋盘图案的非易失性存储元件中。使用第二棋盘图案不对第一棋盘图案中编程的非易失性存储元件进行编程。将数据从与所述第一单电平块中的第二棋盘图案相关联的非易失性存储元件转移到多电平块中的第二多电平块，同时与第一棋盘图案相关联的非易失性存储元件保持被擦除。
一个实施例是一种非易失性存储装置，该非易失性存储装置包括：多个非易失性存储元件、与所述多个非易失性存储元件相关联的多个字线以及与所述非易失性存储元件通信的一个或多个管理电路。所述一个或多个管理电路擦除所述非易失性存储元件。所述一个或多个管理电路将数据编程在第一组的所述多个非易失性存储元件中，同时留下第二组的所述多个非易失性存储元件不被编程。对于第一组中的每个非易失性存储元件来说，第一组中的该非易失性存储元件上面或下面的字线上的任何相邻的非易失性存储元件是保持不被编程的第二组的元件。所述一个或多个管理电路擦除第一组的非易失性存储元件中的数据，同时第二组的非易失性存储元件保持不被编程。所述一个或多个管理电路对第二组的非易失性存储元件的至少一部分进行编程。对于第二组的该部分中的每个非易失性存储元件来说，第二组的该部分中的非易失性存储元件上面或下面的字线上的任何相邻的非易失性存储元件保持不被编程。所述一个或多个管理电路擦除第二组的非易失性存储元件中的所述至少一部分中的数据，同时第二组的所述至少一部分中的该非易失性存储元件上面或下面的字线上的相邻的非易失性存储元件保持不被编程。
在一个实施例中，前一段的非易失性存储装置还包括与一组所述多个非易失性存储元件相关联的多个位线。所述第一组包括与所述多个位线的偶数位线和所述多个字线的偶数字线二者相关联的非易失性存储元件以及与所述多个位线的奇数位线和所述多个字线的奇数字线二者相关联的非易失性存储元件。所述第二组包括与奇数位线和偶数字线二者相关联的相关联的非易失性存储元件以及与偶数位线与奇数字线二者相关联的非易失性存储元件。在另一个实施例中，所述第一组包括与所述多个字线的偶数字线相关联的非易失性存储元件，并且第二组包括与所述多个字线的奇数字线相关联的非易失性存储元件。
一个实施例是一种非易失性存储装置，该非易失性存储装置包括第一组非易失性存储元件、第二组非易失性存储元件、与第一组非易失性存储元件相关联的多个字线以及与第一组非易失性存储元件和第二组非易失性存储元件通信的一个或多个管理电路。所述一个或多个管理电路在第一组中的每个非易失性存储元件中存储一位数据。所述一个或多个管理电路在第二组中的每个非易失性存储元件中存储多位数据。所述一个或多个管理电路擦除第一组非易失性存储元件。所述一个或多个管理电路将数据编程在与所述多个字线的偶数字线相关联的非易失性存储元件中，同时留下与所述多个字线的奇数字线相关联的非易失性存储元件被擦除。所述一个或多个管理电路将数据从与所述偶数字线相关联的非易失性存储元件转移到第二组非易失性存储元件，同时与所述奇数字线相关联的非易失性存储元件保持被擦除。所述一个或多个管理电路擦除与所述偶数字线相关联的非易失性存储元件中的数据。
一个实施例是一种非易失性存储装置，该非易失性存储装置包括第一组非易失性存储元件、第二组非易失性存储元件、与第一组非易失性存储元件相关联的多个字线、与第一组非易失性存储元件相关联的多个位线以及与第一组非易失性存储元件和第二组非易失性存储元件通信的一个或多个管理电路。所述第一或多个管理电路在第一组中的每个非易失性存储元件中存储一位数据。所述一个或多个管理电路在第二组中的每个非易失性存储元件中存储多位数据。所述一个或多个管理电路擦除第一组非易失性存储元件。所述一个或多个管理电路将数据编程到第一组中棋盘图案的非易失性存储元件中。第一组中的至少一半非易失性存储元件保持不被编程。所述一个或多个管理电路将数据从与第一组中的棋盘图案相关联的非易失性存储元件转移到第二组非易失性存储元件中的第一子组非易失性存储元件。所述一个或多个管理电路擦除第一组中的数据。
在进一步的实施例中，前一段的棋盘图案是第一棋盘图案。所述一个或多个管理电路将数据编程在第一组中棋盘图案的非易失性存储元件中。使用第二棋盘图案不对在第一棋盘图案中编程的非易失性存储元件进行编程。所述一个或多个管理电路将数据从与第一组中的第二棋盘图案相关联的非易失性存储元件转移到第二组中的第二子组非易失性存储元件，同时与第一棋盘图案相关联的非易失性存储元件保持被擦除。
另一个实施例是操作包括单电平块和多电平块的非易失性存储的方法。所述单电平块各包括多个字线和多个非易失性存储元件。所述方法包括：对所述单电平块的第一块中与偶数字线相关联的非易失性存储元件进行正常擦除，同时弱擦除第一块中与奇数字线相关联的非易失性存储元件，将数据编程到与所述多个字线的偶数字线相关联的非易失性存储元件中。与奇数字线相关联的非易失性存储元件不被编程。将数据从与偶数字线相关联的非易失性存储元件转移到一个或多个所述多电平单元块，在与奇数字线相关联的非易失性存储元件保持被弱擦除的同时发生所述转移。
为了示例和说明的目的，给出以上对本发明的详细描述。该描述不意图是排他性的，也不意图将本发明局限于所公开的确切形式。鉴于以上教导，许多修改和变形是可能的。选择所描述的实施例是为了最佳地解释本发明的原理及其实际应用，从而使本领域的技术人员能够以各种实施例并且通过各种修改来最佳地使用本发明，以适合于设想的具体用途。本发明的范围意图由所附权利要求限定。

Claims (16)

1.一种对非易失性存储器进行操作的方法，所述非易失性存储器具有多个非易失性存储元件和与所述多个非易失性存储元件相关联的多个字线，所述方法包括：
擦除所述多个非易失性存储元件(702、752、1002)；
将数据编程在第一组的所述多个非易失性存储元件中而同时留下第二组的所述多个非易失性存储元件不被编程，对于所述第一组中的每个非易失性存储元件来说，所述第一组中的该非易失性存储元件上面或下面的字线上的任何相邻非易失性存储元件都是保持不被编程的所述第二组中的元件(704、1004)；
擦除至少所述第一组的非易失性存储元件中的数据而同时所述第二组的非易失性存储元件保持不被编程(706、756、1006)；
对所述第二组的非易失性存储元件中的至少一部分进行编程，对于所述第二组的该部分中的每个非易失性存储元件来说，所述第二组的该部分中的该非易失性存储元件上面或下面的字线上的任何相邻非易失性存储元件保持不被编程(708、1008)；以及
擦除所述第二组的非易失性存储元件中的所述至少一部分中的数据，而同时所述第二组的所述至少一部分中的非易失性存储元件上面或下面的字线上的相邻非易失性存储元件保持不被编程(710、1010)。
2.根据权利要求1所述的方法，其中所述多个非易失性存储元件是其中每个非易失性存储元件存储一位数据的块的一部分，并且所述非易失性存储器还包括其中每个非易失性存储元件存储多于一位的数据的非易失性存储元件的多电平块。
3.根据权利要求2所述的方法，还包括：
将在所述第一组的非易失性存储元件中编程的数据转移到所述多电平块中的一个或多个，而同时所述第二组的相关联的非易失性存储元件保持不被编程；以及
将在所述第二组的非易失性存储元件的所述至少一部分中编程的数据转移到所述多电平块中的一个或多个，而同时所述第二组的所述至少一部分中的该非易失性存储元件上面或下面的字线上的所述相邻非易失性存储元件保持不被编程。
4.根据权利要求1至3中任一项所述的方法，其中所述第一组是与所述多个字线的偶数字线相关联的非易失性存储元件，并且所述第二组是与所述多个字线的奇数字线相关联的非易失性存储元件，所述第二组的所述至少一部分是整个第二组。
5.根据权利要求4所述的方法，其中所述擦除所述第一组的非易失性存储元件中的数据而同时所述第二组的非易失性存储元件保持不被编程包括：对与所述偶数字线相关联的非易失性存储元件进行选择性的擦除，而不擦除与所述奇数字线相关联的非易失性存储元件。
6.根据权利要求5所述的方法，其中所述对与所述偶数字线相关联的非易失性存储元件进行选择性的擦除而不擦除与所述奇数字线相关联的非易失性存储元件包括：对所述偶数字线进行擦除验证而不对所述奇数字线进行擦除验证。
7.根据权利要求6所述的方法，其中所述擦除所述第一组的非易失性存储元件中的数据而同时所述第二组的非易失性存储元件保持不被编程包括：
对所述多个非易失性存储元件施加一个或多个擦除脉冲；
在施加所述一个或多个擦除脉冲时对所述奇数字线施加第一电压；以及
在施加所述一个或多个擦除脉冲时对所述偶数字线施加第二电压，所述第一电压高于所述第二电压。
8.根据权利要求7所述的方法，其中所述在施加所述一个或多个擦除脉冲时对所述偶数字线施加第二电压产生横跨与所述偶数字线相关联的非易失性存储元件的隧道氧化物层的强电场，所述在施加所述一个或多个擦除脉冲时对所述奇数字线施加第一电压产生横跨与所述奇数字线相关联的非易失性存储元件的隧道氧化物层的不太强的电场。
9.根据权利要求8所述的方法，其中所述擦除所述第一组的非易失性存储元件中的数据而同时所述第二组的非易失性存储元件保持不被编程包括通过以下步骤进行擦除验证：
对所述奇数字线施加读电压；
对所述偶数字线施加比所述读电压小的电压；
感测与所述多个非易失性存储元件的第一子组非易失性存储元件相关联的位线的条件；以及
基于所述条件确定所述第一子组非易失性存储元件是否被擦除。
10.根据权利要求1至3中任一项所述的方法，其中所述第一组是同时与所述多个位线的偶数位线和所述多个字线的偶数字线二者相关联的非易失性存储元件，以及同时与所述多个位线的奇数位线和所述多个字线的奇数字线二者相关联的非易失性存储元件，所述第二组是同时与奇数位线和偶数字线二者相关联的非易失性存储元件，以及同时与偶数位线和奇数字线二者相关联的非易失性存储元件，所述第二组的所述至少一部分是整个第二组。
11.一种非易失性存储装置，包括：
多个非易失性存储元件(200)；
与所述多个非易失性存储元件相关联的多个字线(WL0、WL1、WL2…)；以及
与所述非易失性存储元件通信的一个或多个管理电路(220、222、224、226、230、240、242、244)，所述一个或多个管理电路擦除所述非易失性存储元件，所述一个或多个管理电路将数据编程在第一组的所述多个非易失性存储元件中而同时留下第二组的所述多个非易失性存储元件不被编程，对于所述第一组中的每个非易失性存储元件来说，所述第一组中的该非易失性存储元件上面或下面的字线上的任何相邻非易失性存储元件是保持不被编程的所述第二组中的元件，所述一个或多个管理电路擦除所述第一组的非易失性存储元件中的数据而同时所述第二组的非易失性存储元件保持不被编程，所述一个或多个管理电路对所述第二组的非易失性存储元件中的至少一部分进行编程，对于所述第二组的该部分中的每个非易失性存储元件来说，所述第二组的该部分中的该非易失性存储元件上面或下面的字线上的任何相邻非易失性存储元件保持不被编程，所述一个或多个管理电路擦除所述第二组的非易失性存储元件中的所述至少一部分中的数据而同时所述第二组的所述至少一部分中的该非易失性存储元件上面或下面的字线上的相邻非易失性存储元件保持不被编程。
12.根据权利要求11所述的非易失性存储装置，其中所述多个非易失性存储元件是其中每个非易失性存储元件存储一位数据的块的一部分，并且所述非易失性存储器还包括其中每个非易失性存储元件存储多于一位的数据的非易失性存储元件的多电平块。
13.根据权利要求12所述的非易失性存储装置，其中所述一个或多个管理电路将在所述第一组的相关联的非易失性存储元件中编程的数据转移到所述多电平块中的一个或多个，而同时所述第二组的相关联的非易失性存储元件保持不被编程，所述一个或多个管理电路将在所述第二组的非易失性存储元件的所述至少一部分中编程的数据转移到所述多电平块中的一个或多个，而同时所述第二组的所述至少一部分中的该非易失性存储元件上面或下面的字线上的相邻非易失性存储元件保持不被编程。
14.根据权利要求11-13中任一项所述的非易失性存储装置，还包括与所述多个非易失性存储元件相关联的多个位线，所述第一组包括同时与所述多个位线的偶数位线和所述多个字线的偶数字线二者相关联的非易失性存储元件以及同时与所述多个位线的奇数位线和所述多个字线的奇数字线二者相关联的非易失性存储元件，所述第二组包括同时与奇数位线和偶数字线二者相关联的非易失性存储元件以及同时与偶数位线和奇数字线二者相关联的非易失性存储元件。
15.根据权利要求11-13中任一项所述的非易失性存储装置，其中所述第一组包括与所述多个字线的偶数字线相关联的非易失性存储元件，并且所述第二组包括与所述多个字线的奇数字线相关联的非易失性存储元件。
16.一种非易失性存储装置，包括：
用于擦除多个非易失性存储元件的装置；
用于将数据编程在第一组的所述多个非易失性存储元件中而同时留下第二组的所述多个非易失性存储元件不被编程的装置，对于所述第一组中的每个非易失性存储元件来说，所述第一组中的该非易失性存储元件中上面或下面的字线上的任何相邻非易失性存储元件是保持不被编程的所述第二组中的元件；
用于擦除至少所述第一组的非易失性存储元件中的数据而同时所述第二组的非易失性存储元件保持不被编程的装置；
用于对所述第二组的非易失性存储元件中的至少一部分进行编程的装置，对于所述第二组的该部分中的每个非易失性存储元件来说，所述第二组的该部分中的该非易失性存储元件上面或下面的字线上的任何相邻非易失性存储元件保持不被编程；以及
用于擦除所述第二组的非易失性存储元件中的所述至少一部分中的数据而同时所述第二组的所述至少一部分中的该非易失性存储元件上面或下面的字线上的相邻非易失性存储元件保持不被编程的装置。
CN201080036398.4A 2009-08-19 2010-08-17 选择性的存储器单元编程和擦除 Active CN102763166B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/544,113 2009-08-19
US12/544,113 US8144511B2 (en) 2009-08-19 2009-08-19 Selective memory cell program and erase
PCT/US2010/045744 WO2011022386A1 (en) 2009-08-19 2010-08-17 Selective memory cell program and erase

Publications (2)

Publication Number Publication Date
CN102763166A true CN102763166A (zh) 2012-10-31
CN102763166B CN102763166B (zh) 2015-04-29

Family

ID=42797480

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080036398.4A Active CN102763166B (zh) 2009-08-19 2010-08-17 选择性的存储器单元编程和擦除

Country Status (7)

Country Link
US (3) US8144511B2 (zh)
EP (1) EP2467854B8 (zh)
JP (1) JP5575244B2 (zh)
KR (1) KR101661295B1 (zh)
CN (1) CN102763166B (zh)
TW (1) TW201140598A (zh)
WO (1) WO2011022386A1 (zh)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104103309A (zh) * 2013-04-15 2014-10-15 旺宏电子股份有限公司 Nand阵列的操作方法及计算机可读取的非暂时性储存媒体
CN105575431A (zh) * 2016-02-07 2016-05-11 中国科学院微电子研究所 三维存储器件的擦除方法
CN105573858A (zh) * 2014-10-13 2016-05-11 中芯国际集成电路制造(上海)有限公司 数据的保存方法和电可擦编程只读存储器
CN106205710A (zh) * 2016-07-19 2016-12-07 中国科学院微电子研究所 一种闪存存储器的擦除方法
CN106601293A (zh) * 2016-12-20 2017-04-26 合肥恒烁半导体有限公司 一种处理flash存储器中数据的方法及系统
CN107025944A (zh) * 2016-01-13 2017-08-08 三星电子株式会社 检测非易失性存储器设备中的擦除失败字线的方法
CN107112047A (zh) * 2015-01-23 2017-08-29 桑迪士克科技有限责任公司 用于在非易失性存储器中区块编程的部分区块擦除
CN107293325A (zh) * 2016-04-11 2017-10-24 爱思开海力士有限公司 存储装置及其操作方法
CN107430879A (zh) * 2015-05-08 2017-12-01 桑迪士克科技有限责任公司 非易失性储存装置的数据映射
CN110827899A (zh) * 2018-08-10 2020-02-21 旺宏电子股份有限公司 存储器阵列的操作方法
CN113168876A (zh) * 2019-06-05 2021-07-23 桑迪士克科技有限责任公司 字线电压过驱动方法和系统
CN113611345A (zh) * 2020-04-17 2021-11-05 爱思开海力士有限公司 半导体存储器装置以及该半导体存储器装置的擦除方法
US11205483B2 (en) 2016-04-11 2021-12-21 SK Hynix Inc. Memory system having dies and operating method of the memory system outputting a command in response to a status of a selected die

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7852654B2 (en) * 2006-12-28 2010-12-14 Hynix Semiconductor Inc. Semiconductor memory device, and multi-chip package and method of operating the same
US8144511B2 (en) 2009-08-19 2012-03-27 Sandisk Technologies Inc. Selective memory cell program and erase
US8218366B2 (en) 2010-04-18 2012-07-10 Sandisk Technologies Inc. Programming non-volatile storage including reducing impact from other memory cells
US8296508B1 (en) * 2010-04-27 2012-10-23 Micron Technology, Inc. Secure memory device erase
JP2012069199A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 半導体記憶装置
US9293194B2 (en) * 2011-01-27 2016-03-22 Apple Inc. Programming and erasure schemes for analog memory cells
US9009547B2 (en) 2011-01-27 2015-04-14 Apple Inc. Advanced programming verification schemes for analog memory cells
KR20120088452A (ko) * 2011-01-31 2012-08-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 데이터 프로그래밍 방법
KR101193059B1 (ko) * 2011-04-21 2012-10-22 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 동작 방법
US20120297116A1 (en) * 2011-05-16 2012-11-22 Anobit Technologies Sparse programming of analog memory cells
US8477555B2 (en) * 2011-06-30 2013-07-02 Intel Corporation Deselect drivers for a memory array
US20130339603A1 (en) * 2011-12-23 2013-12-19 Feng Zhu Method, apparatus and system for determining access to a memory array
US8971125B2 (en) * 2012-07-02 2015-03-03 Micron Technology, Inc. Erase operations with erase-verify voltages based on where in the erase operations an erase cycle occurs
US9064575B2 (en) 2012-08-03 2015-06-23 Micron Technology, Inc. Determining whether a memory cell state is in a valley between adjacent data states
US9123401B2 (en) 2012-10-15 2015-09-01 Silicon Storage Technology, Inc. Non-volatile memory array and method of using same for fractional word programming
WO2014113004A1 (en) * 2013-01-17 2014-07-24 Empire Technology Development Llc Mitigating inter-cell interference
KR20140094278A (ko) * 2013-01-22 2014-07-30 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102106866B1 (ko) 2013-01-29 2020-05-06 삼성전자주식회사 멀티레벨 불휘발성 메모리 장치 및 프로그램 방법
US9400712B2 (en) * 2014-01-22 2016-07-26 Macronix International Co., Ltd. Memory device and erasing method thereof
KR102190670B1 (ko) 2014-03-03 2020-12-14 삼성전자주식회사 마이그레이션 관리자를 포함하는 메모리 시스템
KR20150104858A (ko) * 2014-03-06 2015-09-16 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
CN105480207A (zh) * 2014-10-13 2016-04-13 张东 汽车微型除尘器
KR102292183B1 (ko) 2014-11-07 2021-08-25 삼성전자주식회사 불휘발성 메모리의 동작 방법 및 불휘발성 메모리를 포함하는 스토리지 장치의 동작 방법
US9552885B2 (en) 2014-12-10 2017-01-24 Sandisk Technologies Llc Partial block erase for open block reading in non-volatile memory
KR102005845B1 (ko) 2015-03-07 2019-08-01 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 이의 구동 방법
CN106816175A (zh) * 2015-12-01 2017-06-09 中芯国际集成电路制造(上海)有限公司 存储器的控制方法及装置
KR102452994B1 (ko) * 2016-09-06 2022-10-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US10074440B2 (en) 2016-10-28 2018-09-11 Sandisk Technologies Llc Erase for partially programmed blocks in non-volatile memory
US10910061B2 (en) 2018-03-14 2021-02-02 Silicon Storage Technology, Inc. Method and apparatus for programming analog neural memory in a deep learning artificial neural network
US10734084B2 (en) 2018-05-31 2020-08-04 Western Digital Technologies, Inc. Scheme to reduce read disturb for high read intensive blocks in non-volatile memory
US10691358B2 (en) * 2018-06-14 2020-06-23 Silicon Motion, Inc. Memory controller and method capable of using different storing modes to store data units having different data sizes
JP2021026786A (ja) * 2019-08-06 2021-02-22 キオクシア株式会社 半導体記憶装置
KR102493067B1 (ko) * 2021-02-17 2023-01-30 한양대학교 산학협력단 프로그램 동작 시 메모리 셀들 사이의 간섭을 방지하는 3차원 플래시 메모리 및 그 동작 방법
US11574693B2 (en) 2021-06-15 2023-02-07 Sandisk Technologies Llc Memory apparatus and method of operation using periodic normal erase dummy cycle to improve stripe erase endurance and data retention
JP2023121345A (ja) * 2022-02-21 2023-08-31 キオクシア株式会社 半導体記憶装置
US11972805B2 (en) 2022-08-05 2024-04-30 Sandisk Technologies Llc Non-volatile memory with narrow and shallow erase

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070285980A1 (en) * 2006-05-10 2007-12-13 Takahiro Shimizu Semiconductor memory device
CN101123117A (zh) * 2006-08-10 2008-02-13 晶豪科技股份有限公司 非易失性存储器装置及其操作方法
CN101206922A (zh) * 2006-12-22 2008-06-25 三星电子株式会社 非易失性存储器及在非易失性存储器中编程的方法
US20090067243A1 (en) * 2007-09-03 2009-03-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of driving the same
CN101441893A (zh) * 2007-11-21 2009-05-27 三星电子株式会社 抑制寄生电荷积累的非易失性存储器件及其操作方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5095344A (en) 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
US5172338B1 (en) 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5555204A (en) 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
KR0169267B1 (ko) 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
US5903495A (en) 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
US5890192A (en) 1996-11-05 1999-03-30 Sandisk Corporation Concurrent write of multiple chunks of data into multiple subarrays of flash EEPROM
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
US6151248A (en) 1999-06-30 2000-11-21 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared by adjacent cells
US6522580B2 (en) 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
JP3984445B2 (ja) * 2001-09-12 2007-10-03 シャープ株式会社 不揮発性半導体メモリ装置のオーバーイレースセル検出方法
US6456528B1 (en) 2001-09-17 2002-09-24 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6781877B2 (en) 2002-09-06 2004-08-24 Sandisk Corporation Techniques for reducing effects of coupling between storage elements of adjacent rows of memory cells
US7327619B2 (en) 2002-09-24 2008-02-05 Sandisk Corporation Reference sense amplifier for non-volatile memory
US7046568B2 (en) 2002-09-24 2006-05-16 Sandisk Corporation Memory sensing circuit and method for low voltage operation
US7196931B2 (en) 2002-09-24 2007-03-27 Sandisk Corporation Non-volatile memory and method with reduced source line bias errors
US7324377B2 (en) * 2004-10-29 2008-01-29 Macronix International Co., Ltd. Apparatus and method for programming and erasing virtual ground EEPROM without disturbing adjacent cells
US20060140007A1 (en) 2004-12-29 2006-06-29 Raul-Adrian Cernea Non-volatile memory and method with shared processing for an aggregate of read/write circuits
US7196928B2 (en) 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
JP4734110B2 (ja) * 2005-12-14 2011-07-27 株式会社東芝 不揮発性半導体記憶装置
US7443726B2 (en) * 2005-12-29 2008-10-28 Sandisk Corporation Systems for alternate row-based reading and writing for non-volatile memory
US7349260B2 (en) 2005-12-29 2008-03-25 Sandisk Corporation Alternate row-based reading and writing for non-volatile memory
US7518911B2 (en) 2006-05-25 2009-04-14 Sandisk Corporation Method and system for programming multi-state non-volatile memory devices
KR100770754B1 (ko) 2006-10-12 2007-10-29 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
KR100822804B1 (ko) 2006-10-20 2008-04-17 삼성전자주식회사 커플링 영향을 차단할 수 있는 플래시 메모리 장치 및 그프로그램 방법
JP5111882B2 (ja) 2007-02-09 2013-01-09 株式会社東芝 不揮発性半導体記憶装置
US7719889B2 (en) * 2007-06-25 2010-05-18 Sandisk Corporation Methods of programming multilevel cell nonvolatile memory
US8174905B2 (en) * 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
US7995392B2 (en) * 2007-12-13 2011-08-09 Kabushiki Kaisha Toshiba Semiconductor memory device capable of shortening erase time
US7924618B2 (en) * 2007-12-27 2011-04-12 Hynix Semiconductor Inc. Method of programming non-volatile memory device
KR101458792B1 (ko) 2008-02-11 2014-11-10 삼성전자주식회사 플래시 메모리 장치
US8144511B2 (en) 2009-08-19 2012-03-27 Sandisk Technologies Inc. Selective memory cell program and erase

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070285980A1 (en) * 2006-05-10 2007-12-13 Takahiro Shimizu Semiconductor memory device
CN101123117A (zh) * 2006-08-10 2008-02-13 晶豪科技股份有限公司 非易失性存储器装置及其操作方法
CN101206922A (zh) * 2006-12-22 2008-06-25 三星电子株式会社 非易失性存储器及在非易失性存储器中编程的方法
US20090067243A1 (en) * 2007-09-03 2009-03-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of driving the same
CN101441893A (zh) * 2007-11-21 2009-05-27 三星电子株式会社 抑制寄生电荷积累的非易失性存储器件及其操作方法

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104103309A (zh) * 2013-04-15 2014-10-15 旺宏电子股份有限公司 Nand阵列的操作方法及计算机可读取的非暂时性储存媒体
CN104103309B (zh) * 2013-04-15 2017-11-17 旺宏电子股份有限公司 Nand阵列的操作方法及计算机可读取的非暂时性储存媒体
CN105573858A (zh) * 2014-10-13 2016-05-11 中芯国际集成电路制造(上海)有限公司 数据的保存方法和电可擦编程只读存储器
CN105573858B (zh) * 2014-10-13 2018-07-20 中芯国际集成电路制造(上海)有限公司 数据的保存方法和电可擦编程只读存储器
CN107112047A (zh) * 2015-01-23 2017-08-29 桑迪士克科技有限责任公司 用于在非易失性存储器中区块编程的部分区块擦除
CN107112047B (zh) * 2015-01-23 2020-07-07 桑迪士克科技有限责任公司 用于在非易失性存储器中区块编程的部分区块擦除
CN107430879B (zh) * 2015-05-08 2020-07-21 桑迪士克科技有限责任公司 非易失性储存装置的数据映射
CN107430879A (zh) * 2015-05-08 2017-12-01 桑迪士克科技有限责任公司 非易失性储存装置的数据映射
CN107025944A (zh) * 2016-01-13 2017-08-08 三星电子株式会社 检测非易失性存储器设备中的擦除失败字线的方法
CN105575431B (zh) * 2016-02-07 2019-10-29 中国科学院微电子研究所 三维存储器件的擦除方法
CN105575431A (zh) * 2016-02-07 2016-05-11 中国科学院微电子研究所 三维存储器件的擦除方法
US11205483B2 (en) 2016-04-11 2021-12-21 SK Hynix Inc. Memory system having dies and operating method of the memory system outputting a command in response to a status of a selected die
CN107293325A (zh) * 2016-04-11 2017-10-24 爱思开海力士有限公司 存储装置及其操作方法
CN112509627B (zh) * 2016-04-11 2023-12-26 爱思开海力士有限公司 存储装置的操作方法
CN112509627A (zh) * 2016-04-11 2021-03-16 爱思开海力士有限公司 存储装置的操作方法
CN106205710B (zh) * 2016-07-19 2019-11-15 中国科学院微电子研究所 一种闪存存储器的擦除方法
CN106205710A (zh) * 2016-07-19 2016-12-07 中国科学院微电子研究所 一种闪存存储器的擦除方法
CN106601293A (zh) * 2016-12-20 2017-04-26 合肥恒烁半导体有限公司 一种处理flash存储器中数据的方法及系统
CN110827899A (zh) * 2018-08-10 2020-02-21 旺宏电子股份有限公司 存储器阵列的操作方法
CN113168876A (zh) * 2019-06-05 2021-07-23 桑迪士克科技有限责任公司 字线电压过驱动方法和系统
CN113611345A (zh) * 2020-04-17 2021-11-05 爱思开海力士有限公司 半导体存储器装置以及该半导体存储器装置的擦除方法

Also Published As

Publication number Publication date
WO2011022386A1 (en) 2011-02-24
EP2467854B8 (en) 2015-06-03
US8144511B2 (en) 2012-03-27
KR101661295B1 (ko) 2016-09-29
EP2467854B1 (en) 2015-02-25
US20110044102A1 (en) 2011-02-24
EP2467854A1 (en) 2012-06-27
KR20120066019A (ko) 2012-06-21
CN102763166B (zh) 2015-04-29
JP2013502668A (ja) 2013-01-24
USRE45754E1 (en) 2015-10-13
JP5575244B2 (ja) 2014-08-20
TW201140598A (en) 2011-11-16
US8315093B2 (en) 2012-11-20
US20120140559A1 (en) 2012-06-07

Similar Documents

Publication Publication Date Title
CN102763166B (zh) 选择性的存储器单元编程和擦除
CN108292519B (zh) 用于非易失性存储器的子块模式
KR101566460B1 (ko) 비휘발성 메모리 어레이 중 마지막 워드 라인의 데이터 보존 개선
CN101385089B (zh) 用于非易失性存储器的基于行的交替读写
KR101632367B1 (ko) 데이터 저장 요건이 감소된 메모리를 위한 복수-패스 프로그래밍
CN102906820B (zh) 用同步耦合编程非易失性存储器
CN101689400B (zh) 基于阈值电压分布的动态检验
TWI424436B (zh) 於非揮發性儲存器中在讀取操作時耦合的補償
EP2593940B1 (en) Fast random access to non-volatile storage
TW201011763A (en) Verification process for non-volatile storage
CN103843067A (zh) 用于非易失性存储器的片上动态读取
TWI397075B (zh) 交替式讀取模式
WO2008083131A2 (en) Method for programming with initial programming voltage based on trial
CN102385924A (zh) 借助非易失性存储器的循环的开始编程电压偏移
KR20120039562A (ko) 비휘발성 저장 소자에 대한 프로그래밍 완료의 검출
TW201103027A (en) Forecasting program disturb in memory by detecting natural threshold voltage distribution
CN113196401B (zh) 对由于块氧化物减薄引起的编程速度变化进行补偿的存储器设备
WO2011062917A1 (en) Data coding for improved ecc eddiciency in a nonvolatile storage system
KR101012132B1 (ko) 다른 전압들을 이용한 비휘발성 저장 장치에 대한 검증 동작
KR20090007278A (ko) 비휘발성 메모리에 대한 교번적 로우-기반 판독 및 기입
JP2008091011A (ja) フラッシュメモリ素子とそのプログラム方法
KR100898684B1 (ko) 플래시 메모리 소자 및 그의 프로그램 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: American Texas

Patentee after: DELPHI INT OPERATIONS LUX SRL

Address before: American Texas

Patentee before: Sandisk Technologies, Inc