CN101385089B - 用于非易失性存储器的基于行的交替读写 - Google Patents

Abstract

以邻近于一组存储元件的选择栅极线的字线WLn开始编程所述组存储元件。在编程所述第一字线之后，跳过邻近于所述第一字线的下一字线WLn+1且编程邻近于WLn+1的下一字线WLn+2。接着编程WLn+1。编程根据序列{WLn+4、WLn+3、WLn+6、WLn+5，…}而继续，直到已编程所述组的除最后字线外的所有字线为止。接着编程所述最后字线。通过以此方式进行编程，所述组的所述字线中的一些字线(WLn+1、WLn+3等)不具有经随后编程的相邻字线。这些字线的存储器单元将不经历因经随后编程的相邻存储器单元所致的任何浮动栅极到浮动栅极耦合阈值电压移位影响。在不使用基于相邻存储器单元的偏移或补偿的情况下读取不具有经随后编程的相邻字线的字线。使用基于两个经随后编程的相邻字线内的数据状态的补偿读取其它字线。

Description

用于非易失性存储器的基于行的交替读写

技术领域

本发明涉及用于非易失性存储器的技术。

背景技术

半导体存储器已变得较普遍用于各种电子装置中。举例来说，非易失性半导体存储器用于蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和其它装置中。电可擦除可编程只读存储器(EEPROM)和快闪存储器是最普遍的非易失性半导体存储器之一。

EEPROM与快闪存储器利用定位于半导体衬底中的沟道区域上且与所述沟道区域绝缘的浮动栅极。所述浮动栅极定位于源极区域与漏极区域之间。控制栅极提供于浮动栅极上且与所述浮动栅极绝缘。晶体管的阈值电压由保持于浮动栅极上的电荷的量加以控制。即，在接通晶体管以允许其源极与漏极之间的传导之前必须施加到控制栅极的电压的最小量由浮动栅极上的电荷的电平加以控制。

当编程EEPROM或快闪存储器装置(例如NAND快闪存储器装置)时，通常将编程电压施加到控制栅极且将位线接地。电子从沟道注入浮动栅极中。当电子在浮动栅极中累积时，浮动栅极变成带负电的且存储器单元的阈值电压升高以致存储器单元在编程状态。关于编程的更多信息可参阅2003年3月5日申请的题为“自升压技术(Self-BoostingTechnique)”的美国专利申请案10/379,608，和2003年7月29日申请的题为“在已编程存储器上检测(Detecting Over Programmed Memory)”的美国专利申请案10/629,068；所述两个申请案的全文均以引用的方式并入本文中。

一些EEPROM和快闪存储器装置具有用于存储两个范围的电荷的浮动栅极，且因此可在两个状态(擦除状态和已编程状态)之间编程/擦除存储器单元。此类快闪存储器装置有时称作二元快闪存储器装置。

多状态快闪存储器装置通过识别由禁用范围分开的多个不同所容许/有效编程阈值电压范围加以实施。每一不同阈值电压范围对应于在存储器装置中编码的一组数据位的预定值。

可由于基于存储于邻近浮动栅极中的电荷的电场的耦合而出现存储于浮动栅极上的表观电荷的移位。此浮动栅极到浮动栅极耦合现象描述于美国专利5,867,429中，所述专利的全文以引用的方式并入本文中。目标浮动栅极的邻近浮动栅极可包括在同一位线上的相邻浮动栅极、在同一字线上的相邻浮动栅极，或在目标浮动栅极对面的浮动栅极(因为其在相邻位线与相邻字线上)。

浮动栅极到浮动栅极耦合现象最明显地出现于已在不同时间编程的邻近存储器单元组之间。举例来说，编程第一存储器单元以将一电荷电平添加到其对应于一组数据的浮动栅极。随后，编程一个或一个以上邻近存储器单元以将一电荷电平添加到其对应于第二组数据的浮动栅极。当已编程一个或一个以上所述邻近存储器单元之后，从第一存储器单元读取的电荷电平由于耦合到所述第一存储器单元的邻近存储器单元上的编程电荷的效应而看来似乎不同于最初被编程的电荷电平。来自邻近存储器单元的耦合可使从目标单元读取的表观电荷电平移位一足够量以导致对存储于所述目标单元中的数据的错误读取。

因为在多状态装置中，所容许阈值电压范围和禁用范围窄于二元装置中的范围，所以浮动栅极到浮动栅极耦合的影响对于多状态装置较为重要。因此，浮动栅极到浮动栅极耦合可导致存储器单元从所容许阈值电压范围移位到禁用范围。

随着存储器单元的大小持续缩小，预期由于短沟道效应、较大氧化物厚度/耦合比变化和较多沟道掺杂剂波动而导致阈值电压的固有编程和擦除分布增加，从而减少邻近状态之间的可用分离。与仅使用两个状态的存储器(二元存储器)相比，此效应对于多状态存储器较为显著。此外，字线之间的空间和位线之间的空间的减少还将增加邻近浮动栅极之间的耦合。

因此，需要减少浮动栅极之间的耦合的效应。

发明内容

以邻近于用于一组存储元件的选择栅极线的字线WLn开始而编程所述组存储元件。在编程所述第一字线之后，跳过邻近于所述第一字线的下一字线WLn+1且编程邻近于WLn+1的下一字线WLn+2。接着编程WLn+1。根据序列{WLn+4、WLn+3、WLn+6、WLn+5，…}继续编程直到已编程所述组中除最后字线外的所有字线为止。接着编程最后的字线。通过以此方式进行编程，所述组中的一些字线(WLn+1、WLn+3等)不具有经随后编程的相邻字线。这些字线的存储器单元将不会经历从随后编程的相邻存储器单元的与浮动栅极到浮动栅极耦合有关的容限(margin)移位。在不使用基于相邻存储器单元的偏移或补偿的情况下读取不具有随后编程的相邻字线的字线。使用基于随后编程的两个相邻字线的补偿而读取其它字线。

在一个实施例中，提供一种编程一组非易失性存储元件的方法，所述方法包括：编程耦合(即，电连接)到邻近于所述组非易失性存储元件的选择栅极线的第一字线的非易失性存储元件；在编程耦合到所述第一字线的非易失性存储元件之后，编程耦合到第三字线的非易失性存储元件。所述第三字线邻近于第二字线且所述第二字线邻近于第一字线。在编程耦合到所述第三字线的非易失性存储元件之后，所述方法编程耦合到所述第二字线的非易失性存储元件。编程耦合到第二字线的非易失性存储元件开始于编程耦合到第三字线的非易失性存储元件开始之后。

在一个实施例中，提供一种非易失性存储器系统，其包括耦合到邻近于选择栅极线的第一字线的第一组非易失性存储元件、耦合到邻近于所述第一字线的第二字线的第二组非易失性存储元件，和耦合到邻近于所述第二字线的第三字线的第三组非易失性存储元件。所述第三组非易失性存储元件编程于第一组非易失性存储元件之后和第二子组非易失性存储元件之前。对耦合到第二字线的非易失性存储元件的编程开始于编程耦合到第三字线的非易失性存储元件开始之后。

在一个实施例中，提供一种读取非易失性存储装置的方法，所述方法包括响应于来自第一组非易失性存储元件的数据请求而读取第二组非易失性存储元件和第三组非易失性存储元件。所述第二组编程于所述第一组之后且邻近于所述第一组。第三组编程于第一组之后且邻近于所述第一组。在读取第二组和第三组之后，使用一组读取过程来读取第一组非易失性存储元件，所述组读取过程包括使用一个或一个以上读取比较点的第一读取过程和使用一个或一个以上经调整的读取比较点的至少一第二读取过程。基于对来自第二组的邻近非易失性存储元件的读取和对来自第三组的邻近非易失性存储元件的读取而从所述读取过程中的一个适当读取过程提供用于第一组的每一非易失性存储元件的最终数据。

在一个实施例中，提供一种非易失性存储器系统，其包括一组非易失性存储元件和与所述组非易失性存储元件通信的管理电路。所述管理电路通过基于存储于第一邻近非易失性存储元件中的电荷电平和存储于第二邻近非易失性存储元件中的电荷电平而确定所述组非易失性存储元件的至少一子组中的每一非易失性存储元件从预定组的偏移的偏移，来读取所述组非易失性存储元件。所述第一和第二邻近非易失性存储元件编程于所述子组中的每一非易失性存储元件之后。管理电路对所述组非易失性存储元件执行一组读取过程，其中每一读取过程使用来自所述预定组偏移的所述偏移中的一个不同偏移且对所述组非易失性存储元件中的所有非易失性存储元件执行每一读取过程。所述子组中每一非易失性存储元件从与为所述子组中每一非易失性存储元件而确定的偏移相关联的读取过程中的一个适当读取过程提供最终数据。

附图说明

图1是NAND串的俯视图。

图2是NAND串的等效电路图。

图3是NAND串的横截面图。

图4是NAND快闪存储器单元的一阵列的框图。

图5是非易失性存储器系统的框图。

图6是描绘感测区块的一个实施例的框图。

图7是描述用于编程非易失性存储器的过程的一个实施例的流程图。

图8是应用于非易失性存储器单元的控制栅极的例示性波形。

图9描绘例示性组的阈值电压分布。

图10描绘例示性组的阈值电压分布。

图11描绘在编程一组或一组以上邻近存储器单元之前和之后，一组存储器单元的例示性组的阈值电压分布。

图12是根据一个实施例的编程序列的图。

图13A到图13E是描绘根据各种实施例编程非易失性存储器的次序的表。

图14是描述用于读取非易失性存储器的过程的一个实施例的流程图。

图15是描述用于对非易失性存储器执行读取操作的过程的一个实施例的流程图。

图16是描述用于对非易失性存储器执行读取操作的过程的一个实施例的流程图。

图17是描述用于读取使用全序列编程而编程的数据的过程的一个实施例的流程图。

图18A是描绘在有关字线之后编程的两个邻近字线的经组合耦合值的表。

图18B是描绘用于补偿两个字线的各种经组合耦合值的读取偏移值的表。

图19是描述用于读取使用全序列编程而编程的数据的过程的一个实施例的流程图。

图20是描述用于从下页读取数据的过程的一个实施例的流程图。

图21是描述从上页读取数据的过程的一个实施例的流程图。

图22是描述从多个字线读取数据的过程的一个实施例的流程图。

具体实施方式

适合实施本发明的实施例的存储器系统的一个实例使用NAND快闪存储器结构，其包括在两个选择栅极之间串联配置多个晶体管。所述串联晶体管和所述选择栅极被称作NAND串。图1是展示例示性NAND串50的俯视图。图2是其等效电路。描绘于图1和图2中的NAND串包括串联且夹在第一选择栅极20与第二选择栅极22之间的晶体管10、12、14和16。在一个实施例中，晶体管10、12、14和16每一者形成所述NAND串的个别存储器单元。在其它实施例中，NAND串的存储器单元可包括多个晶体管或可不同于图1和图2中所描绘的存储器单元。NAND串可包括任何数目的存储器单元，其可小于或大于如所描绘的四个(例如2、8、16、32等等)。本文的论述并不限于NAND串中任何特定数目的存储器单元。选择栅极20将NAND串连接到漏极端子26，所述漏极端子26又连接到位线(未图示)。选择栅极22将NAND串连接到源极端子24，所述源极端子24又连接到源极线(未图示)。选择栅极20通过经由漏极侧选择栅极线SGD向控制栅极20CG施加适当电压而被控制，且选择栅极22通过经由源极侧选择栅极线SGS向控制栅极22CG施加适当电压而被控制。晶体管10、12、14和16中每一者具有控制栅极和浮动栅极。晶体管10包括控制栅极10CG和浮动栅极10FG。晶体管12包括控制栅极12CG和浮动栅极12FG。晶体管14包括控制栅极14CG和浮动栅极14FG。晶体管16包括控制栅极16CG和浮动栅极16FG。控制栅极10CG连接到字线WL3，控制栅极12CG连接到字线WL2、控制栅极14CG连接到字线WL1，且控制栅极16CG连接到字线WL0。

图3提供上述NAND串的横截面图，其中假定所述NAND串中存在四个存储器单元。此外，本文的论述并不限于NAND串中任何特定数目的存储器单元。如图3中所描绘的，NAND串的晶体管形成于p阱区域40中。每一晶体管包括由控制栅极(10CG、12CG、14CG和16CG)和浮动栅极(10FG、12FG、14FG和16FG)组成的堆叠栅极结构。浮动栅极形成于氧化物或其它介电膜的顶部上的p阱的表面上。控制栅极在浮动栅极之上，其中中间多晶硅介电层分离控制栅极与浮动栅极。存储器单元(10、12、14和16)的控制栅极形成字线。N+掺杂层30、32、34、36和38共享于相邻单元之间，借以使所述单元彼此串联连接以形成NAND串。这些N+掺杂层形成字串的元件中每一者的源极和漏极。举例来说，N+掺杂层30充当晶体管22的漏极和晶体管16的源极，N+掺杂层32充当晶体管16的漏极和晶体管14的源极，N+掺杂层34充当晶体管14的漏极和晶体管12的源极，N+掺杂层36充当晶体管12的漏极和晶体管10的源极，且N+掺杂层38充当晶体管10的漏极和晶体管20的源极。N+掺杂层26形成漏极端子且连接到多个NAND串的共同位线，同时N+掺杂层24形成源极端子且连接到多个NAND串的共同源极线。

注意：虽然图1到图3展示NAND串中的四个存储器单元，但仅将四个晶体管的使用提供作为一实例。以本文所描述的技术使用的NAND串可具有少于四个存储器单元或多于四个存储器单元。举例来说，一些NAND串将包括8个存储器单元、16个存储器单元、32个存储器单元等等。本文的论述并不限于NAND串中任何特定数目的存储器单元。

每一存储器单元可存储以模拟或数字形式表示的数据。当存储一位的数字数据时，将存储器单元的可能阈值电压的范围划分为表示不同存储器状态的两个范围。将逻辑数据“1”和“0”指派给存储器状态。通常建立至少一个阈值电压(Vt)断点电平以便将存储器单元的阈值电压存储器窗分割成所述两个范围。当通过施加预定、固定电压读取单元时，通过将所述电压与所述断点电平(或参考电流)进行比较而建立所述单元的源极/漏极传导状态。如果电流读数高于断点电平的读数，那么确定单元为“接通”且在一逻辑状态中。如果电流小于断点电平，那么确定单元为“切断”且在另一逻辑状态中。在NAND型快闪存储器的一个实例中，在擦除存储器单元之后，阈值电压为负，且界定为逻辑“1”。在编程操作之后，阈值电压为正，且界定为逻辑“0”。当阈值电压为负且通过向控制栅极施加0伏尝试进行读取时，存储器单元将接通以指示正存储逻辑一。当阈值电压为正且通过向控制栅极施加0伏而尝试进行读取操作时，存储器单元将不会接通以指示正存储逻辑零。

存储器单元还可通过利用两个以上阈值电压范围表示不同存储器状态而存储多个位的数字数据。阈值电压窗可划分为所需存储器状态的数目和用于解析所述个别状态的多个电压断点电平。举例来说，如果使用四个状态，那么将存在表示指派有数据值“11”、“10”、“01”和“00”的四个不同存储器状态的四个阈值电压范围。在NAND型存储器的一个实例中，在擦除操作之后的阈值电压为负且界定为“11”。正阈值电压分别用于“10”、“01”和“00”的逐渐增加的阈值电压状态。在一些实施方案中，使用格雷码(Graycode)指派(例如，“11”、“10”、“00”、“01”)将数据值(例如，逻辑状态)指派给逐渐增加的阈值电压范围，以使得当浮动栅极的阈值电压错误地移位到其相邻阈值电压或物理状态时仅一个逻辑位将会受到影响。编程到存储器单元中的数据与单元的阈值电压范围之间的特殊关系取决于用于存储器单元的数据编码机制。举例来说，第6,222,762号美国专利和2003年6月13日的申请的第10/461,244号美国专利申请案“用于存储器系统的跟踪系统(Tracking Cells For A Memory System)”描述用于多状态快闪存储器单元的各种数据编码机制，所述专利和专利申请案全文均以引用的方式并入本文中。

在以下美国专利/专利申请案中提供NAND型快闪存储器及其操作的相关实例，所有专利/专利申请案全文均以引用的方式并入本文中：第5,570,315号美国专利；第5,774,397号美国专利；第6,046,935号美国专利；第5,386,422号美国专利；第6,456,528号美国专利；和第09/893,277号(公开号US2003/0002348)美国专利申请案。还可根据实施例使用除NAND快闪存储器外的其它类型非易失性存储器。

适用于快闪EEPROM系统中的另一类型存储器单元利用非传导介电材料代替传导浮动栅极从而以非易失性方式存储电荷。此单元描述于Chan等人的文章“真实的单一晶体管氧化物-氮化物-氧化物EEPROM装置(A True Single-TransistorOxide-Nitride-Oxide EEPROM Device)”，IEEE电子装置学报(IEEE Electron DeviceLetters)，第EDL-8卷，第3期，1987年3月，第93到95页中。由二氧化硅、氮化硅和氧化硅(“ONO”)形成的三重层(triple layer)电介质夹于传导控制栅极与存储器单元沟道上的半传导衬底的表面之间。单元通过将电子从单元沟道注入氮化物中而被编程，其中电子被截获和存储于有限区域中。此经存储的电荷接着以可检测的方式改变单元沟道的一部分的阈值电压。所述单元通过将热空穴注入氮化物中而被擦除。还参见Nozaki等人的“用于半导体盘应用的具有MONOS存储器单元的1-Mb EEPROM(A 1-MbEEPROM with MONOS Memory Cell for Semiconductor Disk Application)”，IEEE固态电路期刊(IEEE Journal of Solid-State Circuits)，第26卷，第4期，1991年4月，第497到501页，其描述处于分离栅极配置中的类似单元，其中掺杂多晶硅栅极在存储器单元沟道的一部分上延伸以形成单独的选择晶体管。上述两篇文章的全文以引用的方式并入本文中。以引用的方式并入本文中的由William D.Brown和Joe E.Brewer所编辑的“非易失性半导体存储器技术(Nonvolatile Semiconductor Memory Technology)”(IEEE出版社，1998年)的第1.2章节中提及的编程技术在所述章节中还描述为适用于介电电荷截获装置。也可将此段中所描述的存储器单元与本发明一起使用。因此，本文所描述的技术还适用于不同存储器单元的介电区域之间的耦合。

用于在每一单元中存储两个位的另一方法已由Eitan等人描述于“NROM：新颖的局部化截获，2位非易失性存储器单元(NROM：A Novel Localized Trapping，2-BitNonvolatile Memory Cell)”，IEEE电子装置学报(IEEE Electron Device Letters)，第21卷，第11期，2000年11月，第543到545页中。ONO介电层在源极扩散与漏极扩散之间的沟道上延伸。用于一个数据位的电荷局限于邻近于漏极的介电层中，且用于另一数据位的电荷局限于邻近于源极的介电层中。多状态数据存储通过单独读取介电质内空间上分离的电荷存储区域的二元状态来获得。也可将此段中所描述的存储器单元与本发明一起使用。

图4说明NAND串50(例如图1到图3中所示的NAND串)的阵列100的一实例。沿着每一列，位线28耦合到漏极端子，例如NAND串50的位线选择栅极的漏极26。沿着NAND串的每一行，源极线29可连接NAND串的源极线选择栅极的所有源极端子(例如，24)。作为存储器系统的一部分的NAND结构阵列及其操作的一实例参阅第5,570,315号；第5,774,397号；和第6,046,935号中美国专利，所述专利全文以引用的方式并入本文中。

存储器单元的阵列100划分为大量存储器单元区块。如对于快闪EEPROM系统所常见的，区块为擦除单位。即，每一区块含有一起被擦除的最小数目的存储器单元。通常将每一区块划分为许多页。页通常为最小编程或读取单位，但可在单一操作中编程或读取一个以上页。在另一实施例中，个别页可划分为区段且所述区段可含有作为基本编程操作而同时写入的最少数目的单元。一页或一页以上的数据通常存储于一行存储器单元中。一页可存储一个或一个以上扇区的数据，数据扇区的大小通常由主机系统加以界定。扇区包括用户数据和额外开销数据。额外开销数据通常包括已从扇区的用户数据计算出的误差校正码(ECC)。控制器(下文进行描述)的一部分在数据被编程到阵列中时计算ECC，且还在从阵列读取数据时检查所述ECC。或者，将ECC和/或其它额外开销数据存储于不同于其所属的用户数据的页或区块的页或甚至区块中。

一用户数据扇区通常为512字节，其对应于通常用于磁盘驱动器中的扇区的大小。额外开销数据通常为额外的16到20字节。许多页形成一区块，大约从8页(例如)到多达32页、64页或更多页。在一些实施例中，一行NAND串包含一区块。

在一个实施例中，通过将p阱升高到擦除电压(例如，20伏)历时足够时间周期和将选定区块的字线接地同时使源极线和位线浮动来擦除存储器单元。因此向选定存储器单元的隧道氧化物层施加强电场且当浮动栅极的电子发射到衬底侧时，选定存储器单元的数据被擦除。当电子从浮动栅极转移到p阱区域时，选定单元的阈值电压降低。擦除将被抑制的那些单元是其字线设定为浮动条件。由于电容性耦合的缘故，未经选定的字线、位线、选择线和共同源极线也升高到擦除电压的显著部分，因此抑制擦除未经选定的单元。可对整个存储器阵列、单独区块或另一单位的单元执行擦除。

图5说明存储器装置110，其具有用于并行读取和编程一页存储器单元的读/写电路。存储器装置110可包括一个或一个以上存储器晶粒或芯片112。存储器晶粒112包括存储器单元的二维阵列100、控制电路120和读/写电路130A和130B。在一个实施例中，在阵列的相对侧上以对称方式实施各种外围电路对存储器阵列100的存取，以致每一侧上的存取线和电路的密度减少二分之一。读/写电路130A和130B包括允许并行读取或编程一页存储器单元的多个感测区块200。可由经由行解码器140A和140B的字线和经由列解码器142A和142B的位线对存储器阵列100加以寻址。在典型实施例中，控制器144包括于同一存储器装置110(例如，可移除式存储卡)中作为所述一个或一个以上存储器晶粒112。命令和数据经由线132而在主机与控制器144之间进行转移且经由线134在所述控制器与所述一个或一个以上存储器晶粒112之间进行转移。

控制电路120与读/写电路130A和130B协作以对存储器阵列100执行存储器操作。控制电路120包括状态机122、芯片上地址解码器124和功率控制模块126。状态机122提供存储器操作的芯片级控制。芯片上地址解码器124提供主机或存储器控制器所使用的地址到解码器140A、140B、142A和142B所使用的硬件地址之间的地址接口。功率控制模块126控制在存储器操作期间供应给字线和位线的功率和电压。

图6是个别感测区块200的框图，所述个别感测区块200分割成称作感测模块210的核心部分和共同部分220。在一个实施例中，将存在用于每一位线的单独感测模块210和用于一组多个感测模块210的一个共同部分220。在一个实例中，感测区块将包括一个共同部分220和八个感测模块210。一组中的感测模块中的每一者将经由数据总线206而与相关联共同部分通信。更多细节请参阅12/29/04申请的美国专利申请案11/026,536“具有针对感测放大器的集合体的共享处理的非易失性存储器和方法(Non-VolatileMemory & Method with Shared Processing for an Aggregate of Sense Amplifiers)”，所述专利申请案全文以引用的方式并入本文中。

感测模块210包含感测电路204，所述感测电路204确定连接的位线中的传导电流是高于还是低于预定阈值电平。感测模块210还包括用于对所连接位线设定电压条件的位线锁存器202。举例来说，锁存于位线锁存器202中的预定状态将导致将所连接位线被拉到指定编程抑制的状态(例如，Vdd)。

共同部分220包含处理器212、一组数据锁存器214和耦合于所述组数据锁存器214与数据总线134之间的I/O接口216。处理器212执行计算。举例来说，处理器212的功能中的一者为确定存储于经感测存储器单元中的数据且将所确定的数据存储于所述组数据锁存器中。所述组数据锁存器214用于存储在读取操作期间由处理器212确定的数据位。其还用于存储在编程操作期间从数据总线134输入的数据位。输入的数据位表示意图编程到存储器中的写入数据。I/O接口216在数据锁存器214与数据总线134之间提供接口。

在读取或感测期间，系统的操作处于图5的状态机122的控制下，状态机122控制向经寻址单元供应不同的控制栅极电压。当其步进通过对应于由存储器支持的各种存储器状态的各种预先界定的控制栅极电压时，感测模块210将在这些电压中的一者处解扣(trip)，且一输出将经由总线206而从感测模块210提供到处理器212。在所述点处，处理器212通过考虑感测模块的解扣事件和关于经由输入线208从状态机所施加的控制栅极电压的信息而确定所得存储器状态。其接着计算用于所述存储器状态的二进制编码且将所得数据位存储于数据锁存器214中。在核心部分的另一实施例中，位线锁存器202具有两重任务，其不仅作为用于锁存感测模块210的输出的锁存器而且作为如上所述的位线锁存器。

在编程或检验期间，将待编程的数据从数据总线134存储于所述组数据锁存器214中。在状态机的控制下的编程操作包含施加到经寻址存储器单元的控制栅极的一系列编程电压脉冲。每一编程脉冲之后为读回(检验)以确定是否已将单元编程到所需存储器状态阈值电压目标。处理器212监视与所需存储器状态有关的读回存储器状态。当所述两者一致时，处理器212设定位线锁存器202以便使位线被拉到指定编程抑制的条件(例如，Vdd)。这抑制耦合到位线的单元被进一步编程，即使编程脉冲出现在其控制栅极上也如此。在其它实施例中，处理器最初载入位线锁存器202，且在检验过程期间，感测电路将其设定为抑制值。

数据锁存器堆叠214含有对应于感测模块的数据锁存器的堆叠。在一个实施例中，每一感测模块210存在三个数据锁存器。在一些实施方案中(但并非必需的)，将数据锁存器实施为移位寄存器以致将存储于其中的并行数据转换成用于数据总线134的串行数据，且反之亦然。在优选实施例中，可将对应于m个存储器单元的读/写区块的所有数据锁存器连接在一起以形成一区块移位寄存器，以致可通过串行转移而输入或输出一区块的数据。明确地说，r个读/写模块的存储体(bank)经调适以使得其数据锁存器组中的每一者将依次将数据移到数据总线中或将数据从数据总线移出，似乎其为用于整个读/写区块的移位寄存器的一部分。

一般来说，并行地操作一存储器单元页。因此，对应数目的感测模块210并行地操作。在一个实施例中，页控制器(未图示)将控制和定时信号便利地提供到并行操作的感测模块。关于感测模块210及其操作的更多细节参阅2005年4月5日申请的题为“补偿非易失性存储器的读取操作期间的耦合(COMPENSATING FOR COUPLING DURINGREAD OPERATIONS OF NON-VOLATILE MEMORY)”的第11\099,133号美国专利申请案，所述专利申请案全文以引用的方式并入本文中。

图7是描述用于编程非易失性存储器的方法的一个实施例的流程图。在一个实施例中，在编程之前(以区块或其它单位)擦除存储器单元。在图7的步骤300中，由控制器发出“数据载入”命令且由图5的控制电路120接收输入。在步骤302中，将指定页地址的地址数据从控制器或主机输入到解码器124。在步骤304中，将用于经寻址页的一页编程数据输入到数据缓冲器以用于编程。将所述数据锁存于适当组的锁存器中。在步骤306中，由控制器向状态机122发出“编程”命令。

在受到“编程”命令触发的情况下，步骤304中所锁存的数据将使用施加到适当字线的图8的步进脉冲而编程到由状态机122控制的选定存储器单元中。在步骤308中，将编程电压Vpgm初始化为起始脉冲(例如，12V)且将由状态机122维护的编程计数器PC初始化于0。在步骤310中，将第一Vpgm脉冲施加到选定字线。在一个实施例中，如果逻辑“0”存储于特定数据锁存器中从而指示应编程相应存储器单元，那么将相应位线接地。另一方面，如果逻辑“1”存储于特定锁存器中从而指示应将相应存储器单元保持在其当前数据状态，那么将相应位线连接到Vdd以抑制编程。

在步骤312中，检验选定存储器单元的状态。如果检测到选定单元的目标阈值电压已达到适当电平，那么在一个实施例中，将存储于相应数据锁存器中的数据改变成逻辑“1”。如果检测到阈值电压尚未达到适当电平，那么不改变存储于相应数据锁存器中的数据。以此方式，无需对具有存储于相应数据锁存器中的逻辑“1”的位线进行编程。当所有数据锁存器正存储逻辑“1”时，状态机(经由上述有线OR型机制)知道所有选定单元已被编程。在步骤314中，检查是否所有数据锁存器正存储逻辑“1”。如果是，那么编程过程完成且为成功的，因为已对所有选定存储器单元进行了编程和检验。在步骤316中报告“通过(PASS)”的状态。

如果在步骤314中确定并非所有数据锁存器正存储逻辑“1”，那么编程过程继续。在步骤318中，对照编程限制值PCMAX而检查编程计数器PC。编程限制值的一个实例为20；然而，也可使用其它数字。如果编程计数器PC不小于PCMAX，那么在步骤319处确定尚未经成功编程的位的数目是否等于或小于预定数目。如果未经成功编程的位的数目等于或小于所述预定数目，那么在步骤321处将编程过程加注旗标为通过且报告通过的状态。可在读取过程期间使用误差校正来校正未经成功编程的位。然而，如果未经成功编程的位的数目大于所述预定数目，那么在步骤320处将编程过程加注旗标为失败且报告失败的状态。如果编程计数器PC小于PCMAX，那么在步骤322处使Vpgm电平增加步长，且递增编程计数器PC。在步骤322之后，过程循环回到步骤310以施加下一Vpgm脉冲。

在适当的情况下，当成功编程过程结束时，存储器单元的阈值电压应在经编程存储器单元的一个或一个以上阈值电压分布内或在经擦除存储器单元的阈值电压分布内。图9说明当每一存储器单元存储两位的数据时，存储器单元阵列的阈值电压分布。图9展示经擦除存储器单元的第一阈值电压分布E。还描绘经编程的存储器单元的三个阈值电压分布A、B和C。在一个实施例中，E分布中的阈值电压为负且A、B和C分布中的阈值电压为正。

图9的每一不同阈值电压范围对应于所述组数据位的预定值。编程到存储器单元中的数据与单元的阈值电压电平之间的特殊关系取决于用于所述单元的数据编码机制。举例来说，第6,222,762号美国专利和2003年6月13日申请的第10/461,244号美国专利申请案“用于存储器系统的跟踪单元(Tracking Cells For A Memory System)”(所述两者全文均以引用的方式并入本文中)描述了用于多状态快闪存储器单元的各种数据编码机制。在一个实施例中，使用格雷码指派将数据值指派给阈值电压范围以致如果浮动栅极的阈值电压错误地移位到其相邻物理状态，那么仅一个位将受到影响。一个实例将“11”指派给阈值电压范围E(状态E)，将“10”指派给阈值电压范围A(状态A)，将“00”指派给阈值电压范围B(状态B)且将“01”指派给阈值电压范围C(状态C)。然而，在其它实施例中，并不使用格雷码。虽然图9展示四个状态，但也可将本发明与其它多状态结构(包括那些包括或多于或少于四个状态的结构)一起使用。

图9还展示用于从存储器单元读取数据的三个读取参考电压Vra、Vrb和Vrc。通过测试给定存储器单元的阈值电压是高于还是低于Vra、Vrb和Vrc，系统可确定所述存储器单元处于什么状态。图9还展示三个检验参考电压Vva、Vvb和Vvc。当将存储器单元编程为状态A时，系统将测试那些存储器单元是否已达到大于或等于Vva的阈值电压。当将存储器单元编程为状态B时，系统将测试所述存储器单元是否已达到大于或等于Vvb的阈值电压。当将存储器单元编程为状态C时，系统将确定存储器单元是否已达到大于或等于Vvc的阈值电压。

在一个实施例中，已知为全序列编程，可将存储器单元从擦除状态E直接编程到编程状态A、B或C中的任一者。举例来说，可首先擦除待编程的存储器单元的全体以致所述全体中所有存储器单元处于擦除状态E。接着将使用图7中所描绘的使用图8中所描绘的控制栅极电压序列的过程将存储器单元直接编程为状态A、B或C。虽然一些存储器单元正从状态E被编程为状态A，但其它存储器单元正从状态E被编程为状态B和/或从状态E被编程为状态C。当在WLn上从状态E编程为状态C时，到WLn-1(和/或如下文中所述的WLn+1)下方的邻近浮动栅极的耦合的量为最大值，因为WLn下方的浮动栅极上的电压的改变为最大值。当从状态E编程为状态B时，到邻近浮动栅极的耦合的量减少，但仍然较为显著。当从状态E编程为状态A时，耦合量减少得更多。因此，随后读取经随后编程的行WLn-1和/或WLn+1的每一状态所需的校正量将视先前经编程的行WLn上的邻近单元的状态而改变。

图10说明编程多状态存储器单元的两遍(two-pass)技术的一实例，所述多状态存储器单元存储两个不同页的数据：下页和上页。描绘四个状态：状态E(11)、状态A(10)、状态B(00)和状态C(01)。对于状态E，两页均存储“1”。对于状态A，下页存储“0”且上页存储“1”。对于状态B，两页均存储“0”。对于状态C，下页存储“1”且上页存储“0”。注意：虽然已将特殊位型式指派给所述状态中的每一者，但也可指派不同位型式。在第一遍编程中，根据待编程到下部逻辑页中的位而设定单元的阈值电压电平。如果所述位为逻辑“1”，那么不改变阈值电压，因为其由于早先已被擦除而处于适当状态。然而，如果待编程的位为逻辑“0”，那么增加单元的阈值电平使其为状态A，如由箭头350所展示的。所述操作结束第一遍编程。

在第二遍编程中，根据编程到上部逻辑页中的位而设定单元的阈值电压电平。如果上部逻辑页位用于存储逻辑“1”，那么不发生任何编程，因为所述单元视下页位的编程而定而处于状态E或A中的一者中，状态E或状态A均载运上页位“1”。如果上页位为逻辑“0”，那么移位阈值电压。如果第一遍导致单元保持在擦除状态E，那么在第二阶段中编程单元以使得阈值电压增加为处于状态C内，如由箭头354所描绘的。如果由于第一遍编程而已将单元编程为状态A，那么在第二遍中进一步编程存储器单元以使得阈值电压增加为处于状态B内，如由箭头355所描绘的。第二遍的结果在于将单元编程为经指定以在不改变下页的数据的情况下存储上页的逻辑“0”的状态。在图9与图10中，到邻近字线下方的浮动栅极的耦合量取决于最终状态。

在一个实施例中，如果写入足够数据以填满一整页，那么可建立一系统以执行全序列写入。如果未写入用于一全页的足够数据，那么编程过程可编程下页，其中以所接收的数据进行编程。当接收到随后的数据时，那么系统将编程上页。在再一实施例中，系统可在编程下页的模式中开始写入且在随后接收到足够数据来填满一整个(或大多数)字线的存储器单元时转换成全序列编程模式。此实施例的更多细节揭示于在12/14/04申请的题为“使用早期数据对非易失性存储器的管线式编程(Pipelined Programming ofNon-Volatile Memories Using Early Data)”的序列号为11/013,125发明人为SergyAnatolievich Gorobets和Yan Li的美国专利申请案中，所述专利申请案全文以引用的方式并入本文中。

浮动栅极到浮动栅极耦合可导致读取操作期间不可恢复的误差，其可需要在读取期间执行误差恢复步骤。存储于存储器单元的浮动栅极上的表观电荷可由于从电场的耦合而经历表观移位，所述电场是由于存储在经随后编程的相邻存储器单元的浮动栅极上的电荷而产生。通常将此现象称作浮动栅极到浮动栅极耦合，或更简单地将其仅称作浮动栅极耦合。虽然理论上来自存储器阵列中任何存储器单元的浮动栅极上的电荷的电场可耦合到所述阵列中任何其它存储器单元的浮动栅极，但所述效应对于邻近存储器单元最为明显且值得注意。邻近存储器单元可包括在同一位线上的相邻存储器单元、在同一字线上的相邻存储器单元，或在相邻位线与相邻字线上且因此彼此在对角方向上处于彼此对面的相邻存储器单元。当读取存储器单元的已编程存储器状态时，电荷的表观移位可导致误差。

浮动栅极耦合的效应在目标存储器单元之后编程邻近于所述目标存储器单元的存储器单元(例如，在奇数/偶数位线结构中)的情形中最明显，然而也可在其它情形中看见其效应。如此放置于邻近存储器单元的浮动栅极上的电荷，或电荷的一部分将耦合到目标存储器单元，从而导致目标存储器单元的阈值电压的表观移位。当随后读取目标存储器单元时，存储器单元的表观阈值电压的此改变可导致读取误差。举例来说，存储器单元可使其表观阈值电压在编程之后移位到一程度，所述移位程度使得在用于其被编程到的存储器状态的所施加参考读取电压下其将不会接通或不会接通到足够程度。

在典型编程技术中，以邻近于源极侧选择栅极线的字线(WL0)开始而编程存储器单元的行。此后依次进行编程(WL1、WL2、WL3等等)以使得在完成前述字线(WLn)的编程(将字线的每一单元放置入其最终状态)之后在邻近字线(WLn+1)中编程至少一数据页。由于浮动栅极到浮动栅极耦合效应的缘故，在存储器单元已被编程之后，编程的型式导致所述存储器单元的阈值电压的表观移位。对于待编程的串中除最后字线外的每一字线来说，邻近字线在完成有关字线的编程之后而被编程。添加到邻近的稍后经编程的字线上的存储器单元的浮动栅极的负电荷使有关字线上的存储器单元的表观阈值电压升高。

图11展示一行存储器单元(例如，WLn)在其邻近的相邻行(WLn+1)被编程之前(实线曲线)和之后(虚线曲线)的表观阈值电压分布。由于将负电荷添加到邻近字线的存储器单元的浮动栅极，所以每一分布被加宽。由于浮动栅极到浮动栅极耦合效应的缘故，所以WLn+1上的经稍后编程的存储器单元的负电荷将使连接到同一位线的WLn上的存储器单元的表观阈值电压升高。经稍后编程的单元还可影响WLn中连接到不同位线的存储器单元的表观阈值电压，例如连接到邻近位线的那些存储器单元的表观阈值电压。因为分布加宽，所以存储器单元可能被不正确地读取为处于邻近状态。每一分布的上端处的存储器单元可具有高于相应读取比较点的表观阈值电压。举例来说，当施加参考电压Vrb时，编程为状态A的特定存储器单元可由于其表观阈值电压的变化而不充分地传导。这些单元可能被不正确地读取为处于状态B，从而导致读取误差。

根据一个实施例，使用新颖的以行为基础的交替编程技术来减少或消除选定行的存储器单元的阈值电压的表观移位。图12描绘根据一个实施例的技术。并非如先前技术中那样依次编程行，而是使用交替行方法。编程开始于邻近于用于所述组经编程的存储器单元的选择栅极线的第0行(WL0)。在此状况下，所述组存储器单元为包括16个字线的区块且编程开始于源极侧处。可根据实施例使用任何大小的区块或其它编程单位。举例来说，可使用这些技术来编程4个、8个、32个或更多字线。此外，编程可开始于漏极侧而非源极侧。关键在于编程以交替方式继续以致所述行的一部分不具有任何经随后编程的邻近行。通过编程以使得在完成选定行的编程之后无任何邻近行被编程，对于这些选定行来说，将不经历任何经随后编程的浮动栅极到浮动栅极耦合影响。虽然将实施例描述为解决了浮动栅极到浮动栅极耦合的影响，但将了解，也可使用所描述的技术潜在地解决例如与型式敏感性阻抗载入相关联的那些现象的其它现象的影响。

为了实现此技术，编程两个偶数行，其中以待编程的第一行开始，且接着编程插入的奇数行。在编程插入的奇数行之后，编程下一偶数行，且接着编程下一插入的奇数行。以此方式，每一奇数行将不具有在编程所述奇数行之后被编程的任何邻近行。如本文所使用的，术语偶数行或字线是指一组行中的一行，所述行包括所述组中待编程的第一行和当依次行进通过所述组时接着的所述组中间隔的行。奇数行是指一组行中的一行，所述行包括邻近于所述组中待编程的第一行的行和当依次行进通过所述组时所述组中间隔的行。所述术语并不取决于向行给定的名称或标记，而是取决于其在所述组内相对于编程开始之处的放置。在图12中，编程开始于第0行，因此第0行(WL0)、第2行(WL2)、第4行(WL4)、第6行(WL6)、第8行(WL8)、第10行(WL10)、第12行(WL12)和第14行(WL14)为偶数行，且第1行(WL1)、第3行(WL3)、第5行(WL5)、第7行(WL7)、第9行(WL9)、第11行(WL11)、第13行(WL13)和第15行(WL15)为奇数行。

在编程第0行(一页或一页以上)之后，编程第2行(一页或一页以上)，随后编程第1行(一页或一页以上)。虽然可使用各种类型的编程，但应在完成第1行的编程之前完成对所述两个偶数行(第0行与第2行)的编程以使得由于第0行与第2行的随后编程而无任何耦合影响或效应存在于第1行中。在一替代实施例中，可首先编程第2行，随后编程第0行。由于第0行与第2行仍在第1行之前被编程，因此这仍将由于第0行和第2行的随后编程而不会对第1行提供任何耦合影响。在任一情况下，随后编程继续如下。在编程第1行之后，编程待编程的下一偶数行(第4行)，随后编程待编程的下一奇数行(第3行)。编程第4行可在完成第1行的编程之前开始，但应直到完成第4行的编程才完成编程第3行以避免随后的编程耦合效应。此型式继续直到已编程除最后行以外的每一行为止。与待编程的最后行相距两行的行为奇数行(第13行)。在编程第13行之后，编程最后行(第15行)。

在行图下方给出编程所述组的序列。在编程待编程的第一行(WLn)之后，编程根据字线序列{WLn+2、WLn+1、WLn+4、WLn+3，…}继续进行直到已编程除最后字线外的所有字线为止。在编程除最后字线外的所有字线之后，编程最后字线。

在根据图12的技术编程的一组存储器单元中将存在三种不同耦合情况。待编程的第一字线(WL0)将经历来自一个经随后编程的字线(WL1)的浮动栅极到浮动栅极耦合，其它偶数字线将经历来自两个经随后编程的字线(WLn+1和WLn-1)的浮动栅极到浮动栅极耦合，且奇数字线将不会经历来自任何经随后编程的邻近字线的浮动栅极到浮动栅极耦合。因为奇数字线不经历来自经随后编程的邻近字线的任何浮动栅极到浮动栅极耦合，所以可不同地处理所述奇数字线。举例来说，因为奇数字线将不经历来自经随后编程的单元的状态之间的容限的减小，所以可使用较长编程电压步长较迅速地编程所述奇数字线。因此，尽管以较大编程电压步长较不精确地被编程，但其仍可维护可靠的读数容限。在一个实施例中，可在奇数行内较密集地写入数据。

图13A到图13E描绘各种表，所述表描述根据图12的技术的各种实施例的编程的次序。如上所述，每一区块包括形成列的一组位线和形成行的一组字线。在一个实施例中，所述位线经划分为奇数字线和偶数字线。在一个时间编程沿着共同字线且连接到奇数位线的存储器单元，同时在另一时间编程沿着共同字线且连接到偶数位线的存储器单元(“奇数/偶数编程”)。在另一实施例中，沿着所述区块中所有位线的字线而编程存储器单元(“所有位线编程”)。在其它实施例中，可将位线或区块分成其它群组(例如，左和右，两个以上群组，等等)。使用奇数/偶数编程的结构的实例可查阅第6,522,580号和第6,643,188号美国专利；所述两个专利全文均以引用的方式并入本文中。关于使用所有位线编程的结构的更多信息可查阅全文以引用的方式并入本文中的以下美国专利文献：美国专利申请公开案US 2004/0057283；美国专利申请公开案US 2004/0060031；美国专利申请公开案US 2004/0057285；美国专利申请公开案US 2004/0057287；美国专利申请公开案US 2004/0057318；美国专利6,771,536；美国专利6,781,877。此外，2005年4月5日申请的题为“补偿非易失性存储器的读取操作期间的耦合(COMPENSATINGFOR COUPLING DURING READ OPERATIONS OF NON-VOLATILE MEMORY)”的第11\099,133号美国专利申请案(其全文以引用的方式并入本文中)描述用于所有位线编程结构与奇数/偶数位线编程结构的全序列编程和两遍编程的实例。通常，一起编程所有位线的结构将从所有位线一起读取数据。类似地，单独地编程奇数和偶数位线的结构通常将单独读取奇数和偶数位线。然而，此类限制并非必需的。本文所描述的用于读取数据的技术可与所有位线编程或奇数/偶数位线编程一起使用。

图13A是描述对于根据图12的技术的所有位线编程用于编程存储器单元的次序的表。图13A的实施例用于全序列编程(例如，图9)。在此实施例中，正被编程的区块包括八个字线(WL0到WL7)，每一字线存储一页数据(第0页到第7页)。以第0页开始以连续次序写入所述页。首先写入第0页且第0页包括由耦合到字线WL0的所有存储器单元存储的数据。第二写入第1页且第1页包括由耦合到字线WL2的所有存储器单元存储的数据。第三写入第2页且第2页包括由耦合到字线WL1的所有存储器单元存储的数据。第四写入第3页且第3页包括由耦合到字线WL4的所有存储器单元存储的数据。第五写入第4页且第4页包括由耦合到WL3的所有存储器单元存储的数据。第六写入第5页且第5页包括由耦合到字线WL6的所有存储器单元存储的数据。第七写入第6页且第6页包括由耦合到字线WL5的所有存储器单元存储的数据。最后写入第7页且第7页包括由耦合到字线WL7的所有存储器单元存储的数据。因为在为字线WL0写入第0页和为字线WL2写入第1页之后为字线WL1写入第2页，所以耦合到字线WL1的存储器单元的表观阈值电压将不受任何经随后写入的字线WL0或WL2的存储器单元的影响。对于每一奇数行(WL1、WL3、WL5和WL7)将会如此。第一偶数行WL0将受字线WL1的随后编程影响且每一其它偶数行(WL2、WL4和WL6)将受两个邻近行的随后编程影响(例如，对于行WL4，其受行WL3和WL5影响)。

在全序列编程的另一实施例中，可首先将数据写入到偶数位线且接着写入到奇数位线。图13B描绘当根据图12的技术使用全序列编程(图9)时，编程偶数和奇数位线的次序。在此实施例中，具有八个字线的区块包括十六页数据。每一字线存储两个数据页，其中每一字线的偶数位线存储一页且奇数位线存储另一页。再次，以第0页开始以连续次序写入所述页。

首先写入第0页且第0页包括由字线WL0的耦合到偶数位线的存储器单元存储的数据。第二写入第1页且第1页包括由字线WL0的耦合到奇数位线的存储器单元存储的数据。第三写入第2页且第2页包括由字线WL2的耦合到偶数位线的存储器单元存储的数据。第四写入第3页且第3页包括由字线WL2的耦合到奇数位线的存储器单元存储的数据。第五写入第4页且第4页包括由字线WL1的耦合到偶数位线的存储器单元存储的数据。第六写入第5页且第5页包括由字线WL1的耦合到奇数位线的存储器单元存储的数据。第七写入第6页且第6页包括由字线WL4的耦合到偶数位线的存储器单元存储的数据。第八写入第7页且第7页包括由字线WL4的耦合到奇数位线的存储器单元存储的数据。第九写入第8页且第8页包括由字线WL3的耦合到偶数位线的存储器单元存储的数据。第十写入第9页且第9页包括由字线WL3的耦合到奇数位线的存储器单元存储的数据。第十一写入第10页且第10页包括由字线WL6的耦合到偶数位线的存储器单元存储的数据。第十二写入第11页且第11页包括由字线WL6的耦合到奇数位线的存储器单元存储的数据。第十三写入第12页且第12页包括由字线WL5的耦合到偶数位线的存储器单元存储的数据。第十四写入第13页且第13页包括由字线WL5的耦合到奇数位线的存储器单元存储的数据。第十五写入第14页且第14页包括由字线WL7的耦合到偶数位线的存储器单元存储的数据。第十六写入第15页且第15页包括由字线WL7的耦合到奇数位线的存储器单元存储的数据。

如同所有位线编程方法一样，在将页写入到插入的奇数字线之前，将所有必要的数据页写入到邻近偶数字线。因为首先编程偶数字线，所以奇数字线的存储器单元将不会经历由于在编程奇数字线之后添加到邻近存储器单元的负电荷而导致的任何耦合。

图13C的表描述当根据图12的技术使用图10的两阶段编程过程时，所有位线方法的编程次序。其描绘具有八个字线的区块，其中每一字线存储两个数据页(上页和下页)。以连续数字次序编程所述页，其中在编程插入的奇数字线之前编程两个偶数字线。对于耦合到字线WL0的存储器单元，下部数据页形成第0页且上部数据页形成第1页。首先编程字线WL0。对于在字线WL0的存储器单元之后被编程的WL2的存储器单元来说，下部数据页形成第2页且上部数据页形成第3页。对于在字线WL2的存储器单元之后被编程的WL1的存储器单元来说，下部数据页形成第4页且上部数据页形成第5页。对于在字线WL1的存储器单元之后被编程的WL4的存储器单元来说，下部数据页形成第6页且上部数据页形成第7页。对于在字线WL4的存储器单元之后被编程的WL3的存储器单元来说，下部数据页形成第8页且上部数据页形成第9页。对于在字线WL4的存储器单元之后被编程的WL6的存储器单元来说，下部数据页形成第10页且上部数据页形成第11页。对于在字线WL6的存储器单元之后被编程的WL5的存储器单元来说，下部数据页形成第12页且上部数据页形成第13页。对于在字线WL5的存储器单元之后被编程的WL7的存储器单元来说，下部数据页形成第14页且上部数据页形成第15页。

图13D的表描述当根据图12的技术使用图10的两阶段编程过程时，奇数/偶数位线方法的编程次序。其描绘具有八个字线的区块，其中每一字线存储四个数据页(两页每一者为上页和下页)。以连续数字次序编程所述页，其中在编程插入的奇数字线之前编程两个偶数字线。对于字线WL0(首先被编程)的在偶数位线上的存储器单元来说，下部数据页形成第0页且上部数据页形成第2页。对于字线WL0的在奇数位线上的存储器单元来说，下部数据页形成第1页且上部数据页形成第3页。对于字线WL2(在字线WL0之后被编程)的在偶数位线上的存储器单元来说，下部数据页形成第4页且上部数据页形成第6页。对于字线WL0的在奇数位线上的存储器单元来说，下部数据页形成第5页且上部数据页形成第7页。对于字线WL1(在字线WL2之后被编程)的在偶数位线上的存储器单元来说，下部数据页形成第8页且上部数据页形成第10页。对于字线WL1的在奇数位线上的存储器单元来说，下部数据页形成第9页且上部数据页形成第11页。对于字线WL4(在字线WL1之后被编程)的在偶数位线上的存储器单元来说，下部数据页形成第12页且上部数据页形成第14页。对于字线WL4的在奇数位线上的存储器单元来说，下部数据页形成第13页且上部数据页形成第15页。对于字线WL3(在字线WL4之后被编程)的在偶数位线上的存储器单元来说，下部数据页形成第16页且上部数据页形成第18页。对于字线WL3的在奇数位线上的存储器单元来说，下部数据页形成第17页且上部数据页形成第19页。对于字线WL6(在字线WL3之后被编程)的在偶数位线上的存储器单元来说，下部数据页形成第20页且上部数据页形成第22页。对于字线WL6的在奇数位线上的存储器单元来说，下部数据页形成第21页且上部数据页形成第23页。对于字线WL5(在字线WL6之后被编程)的在偶数位线上的存储器单元来说，下部数据页形成第24页且上部数据页形成第26页。对于字线WL5的在奇数位线上的存储器单元来说，下部数据页形成第25页且上部数据页形成第27页。对于字线WL7(在字线WL5之后被编程)的在偶数位线上的存储器单元来说，下部数据页形成第28页且上部数据页形成第30页。对于字线WL7的在奇数位线上的存储器单元来说，下部数据页形成第29页且上部数据页形成第31页。图13E的表描述图13D的替代方法。当根据图13E的方法编程每一个别字线时，在编程奇数位线的下页与上页之前，编程偶数位线的上页与下页。

图14是描述用于从非易失性存储器单元读取数据的一个实施例的流程图。上文关于感测模块的论述论述了如何从特定位线读取数据。图14提供在系统级的读取过程的一个实施例。在步骤404处，响应于在步骤402处所接收的读取数据的请求而对特定页执行读取操作。在一个实施例中，当编程一页数据时，系统还将产生误差校正码(ECC)且用所述页数据写入那些ECC。ECC技术是此项技术中众所周知的。所使用的ECC过程可包括此项技术中已知的任何合适的ECC过程。当从一页读取数据时，将使用ECC来确定数据中是否存在任何误差(步骤406)。可在控制器、状态机或系统中的其它处执行ECC过程。如果数据中不存在任何误差，那么在步骤408处将所述数据报告给用户。举例来说，将经由图6中所展示的数据I/O线134将数据传递到控制器或主机。如果在步骤406处发现误差，那么在步骤410处确定所述误差是否可校正。所述误差可归因于浮动栅极到浮动栅极耦合效应或可能归因于其它物理机制。各种ECC方法具有校正一组数据中预定数目的误差的能力。如果ECC过程可校正数据，那么在步骤412处使用所述ECC过程校正所述数据且在步骤414中将经校正的数据报告给用户。如果数据不可由ECC过程来校正，那么在步骤416中执行数据恢复过程。在一些实施例中，将在步骤416之后执行ECC过程。在下文描述关于数据恢复过程的更多细节。在恢复数据之后，在步骤418处报告所述数据。注意：可将图14的过程与使用所有位线编程或奇数/偶数位线编程而编程的数据一起使用。

图15是用于读取已根据图12的技术编程的非易失性存储装置的新颖技术的流程图。可在图14的步骤404处使用图15的技术以读取一页存储器单元。可对一页执行图15的过程，所述页涵盖区块的所有位线、区块的仅奇数位线、区块的仅偶数位线，或区块的其它子组的位线。在接收从存储器读取数据的请求(可请求一页或一页以上数据)之后，在步骤502处开始读取特定页的数据，其中在步骤502处确定存储所请求页的数据的存储器单元是耦合到偶数字线还是耦合到奇数字线。如果所述页的数据存储于奇数字线中，那么在步骤504处使用标准读取过程来读取选定字线的适当存储器单元，其中在编程一＝特定奇数字线之前已编程邻近于所述特定奇数字线的两个字线。因此，不存在来自经随后编程的邻近存储器单元的任何耦合效应，且可在不补偿此类耦合和存储器单元的表观阈值电压的任何相关联移位的情况下读取所述存储器单元。

如果所请求的页存储于耦合到偶数字线的存储器单元中，那么在步骤506中确定所请求的偶数字线是否为存储器单元区块(所请求的字线为其一部分)的待编程的第一字线(WL0)。如果所请求的页存储于待编程的第一字线中，那么在步骤508处使用基于字线WL1的存储器单元的已编程状态的补偿或偏移而读取存储器单元。在字线WL0之后编程字线WL1，且因此，字线WL1的存储器单元可导致耦合到字线WL0的存储器单元的阈值电压的表观移位。

或者，如果所请求页并非存储于待编程的第一偶数字线的存储器单元中，那么在步骤510处使用基于每一相邻奇数字线(WLn-1和WLn+1)的已编程状态的补偿而读取存储所请求页的数据的存储器单元。除待编程的第一字线外的每一偶数字线将邻近于在其之后被编程的两个奇数字线。因此，存储于WLn+1和WLn-1上的存储器单元的浮动栅极中的负电荷可导致耦合到有关字线(WLn)的存储器单元的阈值电压的表观移位。

已针对图14的步骤404处的对于一页的读取操作的执行而描述了图15的过程。或者，也可在偶数行的读取过程期间检测到误差之后使用图15的过程作为步骤416处数据恢复的一部分。如果作为恢复过程的一部分而执行，那么步骤504为可选的。

图16是描述用于对一页执行标准读取操作(图15的步骤504)的过程的一个实施例的流程图。可对一页执行图16的过程，所述页涵盖区块的所有位线、区块的仅奇数位线、区块的仅偶数位线，或区块的其它子组的位线。在步骤520中，将读取参考电压Vra施加到与所述页相关联的适当字线。在步骤522中，感测与所述页相关联的位线以确定经寻址的存储器单元基于施加到其控制栅极的Vra而传导还是不传导。传导的位线指示所述存储器单元接通；因此，那些存储器单元的阈值电压小于Vra(例如，处于状态E)，如图9中所展示。在步骤524中，对于那些位线将对所述位线感测的结果存储于适当锁存器中。在步骤526中，将读取参考电压Vrb施加到与所读取的页相关联的字线。在步骤528中，如上所述感测位线。在步骤530中，对于所述位线将结果存储于适当锁存器中。在步骤532中，将读取参考电压Vrc施加到与所述页相关联的字线。在步骤534中，如上所述，感测位线以确定哪些存储器单元传导。在步骤536中，对于所述位线将来自感测步骤的结果存储于适当锁存器中。在步骤538中，确定用于每一位线的数据值。举例来说，如果存储器单元在Vra处传导，那么存储器单元处于状态E。如果存储器单元在Vrb和Vrc处传导但在Vra处不传导，那么存储器单元处于状态A。如果存储器单元在Vrc处传导但在Vra和Vrb处不传导，那么存储器单元处于状态B。如果存储器单元在Vra、Vrb或Vrc处均不传导，那么存储器单元处于状态C。在一个实施例中，由图6中的处理器212确定所述数据值。在步骤540中，处理器212对于每一位线将把所确定的数据值存储于适当锁存器中。在其它实施例中，可以不同次序感测各种电平(Vra、Vrb和Vrc)。

图17是描述用于读取根据图12的技术而编程的一页数据的新颖方法的流程图。可在图15的步骤510处使用图17以读取存储于耦合到不同于所述区块中待编程的第一字线的偶数字线的存储器单元中的一页数据。也可在步骤508处使用图17，其中对读取存储于耦合到所述区块中待编程的第一字线的存储器单元中的一页数据进行一些修改。下文说明所述修改。

图17的过程试图在补偿来自邻近存储器单元的浮动栅极到浮动栅极耦合效应的同时读取数据。所述补偿包括查看邻近字线(WLn+1和WLn-1)且确定邻近字线的过去的编程已建立浮动栅极到浮动栅极耦合效应到什么程度。当对所述区块中待编程的第一字线执行时，所述补偿仅查看邻近字线WLn+1，因为无字线WLn-1在此第一字线之后被编程。如果字线WLn+1和/或WLn-1上的数据已经由耦合效应而干扰WLn上的数据，那么读取过程将通过使用读取参考电压(比较点)的一个或一个以上偏移作为邻近字线上的存储器单元的已编程状态的函数来补偿所述干扰。图17是仅考虑邻近存储器单元是否被编程的简化过程。图17不会确定邻近存储器单元的实际已编程状态，仅确定其是否被编程。

图17描述用于读取已使用全序列编程(如图9中所展示)而编程的存储器单元的方法，其中一个逻辑页的两个位存储于每一单元中且将被一起读取和向外报告。如果WLn+1上的存储器单元未经编程(擦除状态E)且WLn-1上的存储器单元未经编程(状态E)，那么将不存在浮动栅极到浮动栅极耦合影响。如果字线WL(n+1)和WL(n-1)上的存储器单元均经编程(已编程状态A、B或C)，那么存在相当大的耦合影响。如果一个邻近字线的存储器单元在其被擦除的同时被编程，那么将倾向于存在减少的耦合影响。对于待编程的第一字线，将不存在任何耦合影响或者不存在减少的耦合影响，因为此字线仅具有经随后编程的字线WLn+1且不具有任何经随后编程的字线WLn-1。归因于邻近单元的精确耦合影响随阵列实施方案和操作而变化且可通过表征装置而加以确定。

在步骤602处，确定是否已编程邻近于有关字线的第一字线的存储器单元。步骤602可包括对字线WLn+1执行简单的二进制读取操作。举例来说，步骤602可包括使用读取参考电压Vra执行图16的步骤520到522。字线WLn+1的在施加Vra时传导的那些单元被确定为待擦除，而不传导的那些单元被确定为待编程。在一个实施例中，在以相同方式进行确定的情况下，可使用Vrb或Vrc代替Vra。在步骤604处，将步骤602的结果存储于适当锁存器中。在步骤606和608处，对字线WLn-1执行相同操作。如果对待编程的第一字线执行图17(图15的步骤508)，那么跳过步骤606和608。

在步骤610处，在正常读取比较点处对有关字线WLn执行读取操作。此包括使用Vra、Vrb和Vrc执行图16的过程。在一些实施例中，用于读取WLn+1和/或WLn-1的电平和/或电平数目可能不与最初用于读取WLn的电平和/或电平数目完全相同。在步骤612处，对于位线将步骤610的结果存储于适当锁存器中，所述位线在WLn上具有一存储器单元，其中经确定(在步骤602和606处)为处于状态E的邻近单元在WLn+1与WLn-1上。对于其它位线，不考虑所述数据。如果正对待编程的第一字线执行图17(步骤508)，那么对于具有其中WL(n+1)上的邻近单元在步骤602处被确定为处于状态E的存储器单元的位线将步骤610的结果存储于适当锁存器中。

在步骤614处，将使用读取点的第一组偏移(例如，对于每一读取点为0.08V的偏移)对有关字线WLn执行读取操作。即，将执行图16的过程；然而，在此实例中，系统将使用Vra+0.08V、Vrb+0.08V和Vrc+0.08V，而非使用Vra、Vrb和Vrc。注意：0.08V的偏移值仅为例示性的且其它实施方案可使用不同偏移值。此外，虽然偏移组包括用于每一状态或读取比较点的相同偏移值，但其它实施例可使用用于不同状态的不同偏移值。在步骤616处，对于具有在WLn上的存储器单元且一个邻近存储器单元(例如，WLn+1)处于已编程状态且一个邻近存储器单元(例如，WLn-1)处于擦除状态的位线存储步骤614的结果。不考虑其它位线的数据。如果有关字线为所述区块中待编程的第一字线(步骤508)，那么对于具有在WLn上的存储器单元且字线WLn+1的邻近存储器单元因为不存在任何经随后编程的字线WLn-1而处于已编程状态的位线存储步骤614的结果。

在步骤618处，将使用第二组偏移(例如，对于每一读取点为0.16V的偏移)对有关字线WLn执行读取操作。将执行图16的过程；然而，在此实例中，所述读取参考点将为Vra+0.16V、Vrb+0.16V和Vrc+0.16V。注意：可使用其它偏移值。因为浮动栅极到浮动栅极耦合效应将由于两个经编程的相邻者而大致为双倍，所以现使用约为用于第一偏移的值的两倍的值。在步骤620处，对于具有在WLn上的存储器单元且字线WLn+1与WLn-1上的邻近存储器单元处于已编程状态的那些位线，将步骤618的结果存储于适当锁存器中。不考虑用于其它位线的数据。当对所述组中待编程的第一字线执行图17时，不执行步骤618和620。

为了进一步改进，当读取有关字线WLn时，可对字线WLn+1和WLn-1执行全读取操作而非图17的简单的二进制读取。图18A和图18B描绘了说明有关存储器单元上两个邻近存储器单元的组合耦合效应(图18A)和可用于各种耦合的偏移值(图18B)的表。在图18A中，以对每一组合所期望的例示性耦合影响(表观阈值电压移位，以毫伏为单位)而展示字线WLn+1和字线WLn-1的四个可能的状态。随后未经编程的存储器单元(状态E)将不提供耦合效应(0V)，经编程为状态A的存储器单元将提供约50mV的耦合影响或效应，经编程为状态B的存储器单元将提供约75mV的耦合影响，且经编程为状态C的存储器单元将提供约100mV的耦合影响。具有这些潜在耦合影响的两个邻近存储器单元的组合提供8个可能的不同耦合组合。举例来说，如果字线WL(n+1)的存储器单元被编程为状态B且字线WL(n-1)的存储器单元被编程为状态C，那么对共享同一位线的WLn的存储器单元的组合耦合影响将为约175mV。在此实例中，为了完全且最准确地说明八个不同耦合影响情况和扰动可能性，可在读取两个邻近字线之后在有关字线的8个子读取期间应用8个偏移组。

然而，为了简化有关字线的读取，可使用平均偏移值来减少所需子读取的数目。图18B提供一个此类实例。偏移组数目已减小到四，而非完整的八个。对于0mV(状态E中的两个邻近单元：状态E/E)的组合耦合，可使用第一组的0mV偏移值。对于50mV、75mV或100mV(组合状态A/E、B/E、C/E、E/A、E/B、E/C和A/A)的组合耦合，可使用75mV的平均偏移值。对于125mV和150mV(组合状态B/A、C/A、A/B、A/C和B/B)的组合耦合，可使用138mV的平均偏移值。对于175mV和200mV(组合状态C/B、B/C和C/C)的组合耦合，可使用188mV的平均偏移值。可根据实施例使用许多变化。可将组合耦合简化为多于或少于四个组合且可使用不同偏移值。此外，在具有四个以上状态的实施例中，可使用各种其它组合。

图19描述用于读取使用全序列编程(例如，如图9中所展示)而编程的存储器单元的方法，其中对邻近字线执行全读取操作。图19使用图18A和图18B中所示的偏移组(四个子读取)，但其它实施例可使用不同于所示的偏移组、群组和子读取数目的偏移组、群组和子读取数目。

步骤650包括对第一邻近字线WLn+1执行读取操作。这可包括执行图16的过程。在步骤652处，将步骤650的结果存储于适当锁存器中。在步骤654处，对第二邻近字线WLn-1执行读取操作，其还可包括执行图16的过程。在步骤656处，将结果存储于适当锁存器中。如果对区块的待编程的第一字线执行图19，那么省略步骤654和656。在一些实施例中，对字线WLn+1和WLn-1所执行的读取操作导致确定存储于字线WLn+1和WLn-1中的实际数据。在其它实施例中，对WLn+1和WLn-1所执行的读取操作导致确定WLn+1和WLn-1上的电荷电平，其可能或可能不准确地反映存储于WLn+1和WLn-1上的数据。

在步骤658处，在正常读取比较点处对有关字线WLn执行读取操作。这可包括使用读取比较点Vra、Vrb和Vrc执行图16的过程。在一些实施例中，用于读取WLn+1和WLn-1的电平和/或电平数目可能不与最初用于读取WLn的电平和/或电平数目完全相同，且浮动栅极阈值电压值的简单的某近似足够用于WLn校正的目的。在步骤660处，对于具有一存储器单元且字线WLn+1上的邻近单元和WLn-1上的邻近单元处于状态E(在步骤650和654中确定))的位线，将步骤658的结果存储于适当锁存器中。对于其它位线，不考虑所述数据。如果WLn为区块的待编程的第一字线，那么在步骤660处，对于具有WLn上的存储器单元且仅WLn+1上的邻近单元处于状态E的位线，存储所述数据。

在步骤662处，使用读取点的第一组偏移对有关字线WLn执行读取操作。举例来说，可使用Vra+0.075V、Vrb+0.075V和Vrc+0.075V代替刚刚的Vra、Vrb和Vrc而执行图16的过程。第一组偏移使用用于每一状态的单一偏移值，其等于0.075V。此偏移值对应于图18B中所展示的组合耦合50mV、75mV和100mV的平均值。可使用如适用于特定实施方案的其它值。偏移组还可包括用于所述状态中的一者或一者以上的不同偏移值。在步骤664处，对于具有一存储器单元且邻近字线WLn+1和WLn-1上的邻近单元处于如图18A和图18B所示的组合中的任一者中：状态E/状态A；状态E/状态B；状态E/状态C；状态A/状态E；状态A/状态A；状态B/状态E；或状态C/状态E的位线，存储步骤662的结果。对于其它位线，可不考虑所述数据。

如果对待编程的第一字线执行图19，那么步骤662可包括使用对应于状态A中的单一邻近单元的0.05V偏移值，从而使得耦合导致0.05V扰动。在步骤664中，可对于具有WLn上的存储器单元且字线WLn+1上的邻近单元处于状态A的位线存储所述数据。对于其它位线，可不考虑所述数据。

在步骤666处，使用用于读取点的第二组偏移对有关字线WLn执行读取操作。举例来说，可使用Vra+0.138V、Vrb+0.138V和Vrc+0.138V代替刚刚的Vra、Vrb和Vrc而执行图16的过程。第二组偏移使用用于每一状态的单一偏移值，其等于0.138V。此偏移值对应于图18B中所展示的组合耦合125mV、150mV的平均值。可使用如适用于特定实施方案的其它值。偏移组还可包括用于所述状态中的一者或一者以上的不同偏移值。在步骤668处，对于具有WLn上的存储器单元且邻近字线WLn+1和WLn-1上的邻近单元处于如图18A和图18B所示的组合中的任一者中：状态A/状态B；状态A/状态C；状态B/状态A；状态B/状态B；或状态C/状态A的位线，存储步骤666的结果。对于其它位线，可不考虑所述数据。

如果对待编程的第一字线执行图19，那么步骤666可包括使用对应于状态B中的单一邻近单元的0.075V偏移值，其使得耦合导致0.075V扰动。在步骤668中，可对于具有WLn上的存储器单元且字线WLn+1上的邻近单元处于状态B的位线存储所述数据。对于其它位线，可不考虑所述数据。

在步骤670处，使用用于读取点的第三组偏移对有关字线WLn执行读取操作。举例来说，可使用Vra+0.188V、Vrb+0.188V和Vrc+0.188V代替刚刚的Vra、Vrb和Vrc而执行图22的过程。第三组偏移使用用于每一状态的单一偏移值，其等于0.188V。此偏移值对应于图18B中所展示的组合耦合175mV和200mV的平均值。可使用如适用于特定实施方案的其它值。偏移组还可包括用于所述状态中的一者或一者以上的不同偏移值。在步骤672处，对于具有WLn上的存储器单元且邻近字线WLn+1和WLn-1上的邻近单元处于如图18A和图18B所示的组合中的任一者中：状态B/状态C；状态C/状态B；或状态C/状态C的位线，存储步骤670的结果。对于其它位线，可不考虑所述数据。

如果对待编程的第一字线执行图19，那么步骤670可包括使用对应于状态C中的单一邻近单元的0.10V偏移值，其使得耦合导致0.10V扰动。在步骤672中，可对于具有WLn上的存储器单元且字线WLn+1上的邻近单元处于状态C的位线存储所述数据。对于其它位线，可不考虑所述数据。

如先前所论述，可在其它实施例中使用用于有关字线的不同组合和子读取数目。举例来说，可将使用0V、50mV、75mV、100mV、125mV、150mV、175mV和200mV的偏移值的八个偏移组与有关字线的八个子读取一起使用以直接补偿每一可能的耦合值。也可使用不同于图19中所使用的组合的其它组合。

图16到图19的上述方法是相对于图9的存储一个逻辑页的两个位的全序列编程而论述的。当读取根据图10的两步骤过程(存储来自两个逻辑页中的每一者的一个位)而编程的数据时，可稍许修改这些过程。举例来说，当执行标准读取操作(图15的步骤504)时，读取下页将需要将Vra和Vrc施加到存储器单元的控制栅极且在那些读取点处进行感测以确定数据处于用于下页的状态E/C(数据1)还是状态A/B(数据0)。因此，将通过仅执行步骤520到524和步骤532到540用于下页读取而修改图16。为了执行上页的读取，将使用读取比较点Vrb来确定上页数据针对状态E/A(数据1)还是状态B/C(数据0)。因此，对于上页读取，将修正图16的过程以仅执行步骤526到530、538和540。此外，当在步骤508或510处恢复数据或读取数据时，所述过程将执行图20的方法以恢复下页的数据以及执行图21的过程以恢复上页的数据。

在图20的步骤702处，根据图16的方法对相邻字线WLn+1执行读取操作且在步骤704处将结果存储于适当锁存器中。在步骤706处，对邻近字线WLn-1执行读取操作且在步骤708处将结果存储于适当锁存器中。在一些实施例中，对邻近字线所执行的读取操作导致确定存储于字线WLn+1和WLn-1上的实际数据。在其它实施例中，对邻近字线的读取操作导致确定WLn+1和WLn-1上的电荷电平，其可能或可能不准确地反映存储于其中的数据。如果对待编程的第一字线执行图20，那么省略步骤706和708。在步骤710处，将读取参考电压Vra施加到目标字线WLn。在步骤712处，感测所述位线的数据且在步骤714处将结果存储于适当锁存器中。在步骤716处，将读取参考电压Vrc施加到字线。在步骤718处感测数据，且在步骤720处，对于与字线WLn+1与WLn-1上存储数据的处于状态E的邻近单元相关联的位线，存储感测的结果。如果对待编程的第一字线执行图20，那么步骤720对于与字线WLn+1上存储数据的处于状态E的相邻单元相关联的位线，存储步骤718处的感测结果。

注意，在图20所描述且如下文所给出的过程中，仅向Vrc施加偏移以将状态B与状态C分开。隐含地假定当在Vra处进行读取时不需要偏移，因为擦除状态的负阈值(虽然受WLn+1和WLn-1影响)通常与状态A分开足够远以便无需校正。虽然这是对于当代存储器的实际假定，但其在将来代的存储器中可能并不正确，且可在步骤714之前将步骤722到738中关于Vrc所描述的偏移过程添加到Vra。

在步骤722处，将把Vrc加上第一偏移(例如，0.075V或另一合适值)施加到经读取的页的字线。在步骤724处将感测所述数据，且在步骤726处，对于与字线WLn+1上的存储数据的相邻单元和WLn-1上的存储数据的相邻单元相关联的位线而存储结果，所述相邻单元处于以下组合中的一者中：状态E/状态A；状态E/状态B；状态E/状态C；状态A/状态E；状态A/状态A；状态B/状态E；或状态C/状态E。将不考虑其它位线的数据。如果对待编程的第一字线执行步骤722和724，那么典型的第一偏移值可为约0.05V且在步骤726处对于与字线WLn+1上存储数据的处于状态A的相邻单元相关联的位线而存储结果。

在步骤728处，将把Vrc加上第二偏移(例如，0.138V或其它合适值)施加到与经读取的页相关联的字线。在步骤730处将感测数据，且在步骤732处，对于与字线WLn+1上的存储数据的相邻单元和字线WLn-1上的存储数据的相邻单元相关联的位线而存储结果，所述相邻单元处于以下组合中的一者中：状态A/状态B；状态A/状态C；状态B/状态A；状态B/状态B；或状态C/状态A。如果对待编程的第一字线执行步骤728到732，那么可使用0.075V的第二偏移值或其它合适值，且可对于具有字线WLn+1上的存储数据的处于状态B的相邻单元的位线而存储结果。

在步骤734处，将把Vrc加上第三偏移(0.188V或其它合适值)施加到与经读取的页相关联的字线。在步骤736处，将使用感测模块来感测数据且在步骤738处，对于与字线WLn+1上的存储数据的相邻单元和字线WLn-1上的存储数据的相邻单元相关联的那些位线而存储步骤736的结果，所述相邻单元处于以下组合中的一者中：状态B/状态C；状态C/状态B；或状态C/状态C。如果对待编程的第一字线执行步骤734到738，那么可使用0.1V的第三偏移值，且可对在WLn+1上具有存储数据的处于状态C的相邻单元的位线而存储结果。

在步骤740处，处理器212将基于从感测步骤所存储的数据而确定数据值。在步骤742处，将来自步骤740的所确定数据值存储于锁存器中以最终传递到请求读取数据的用户。在另一实施例中，可在步骤738与740之间执行与状态A相关联的步骤710到714。

当在步骤740中确定数据值时，如果存储器单元响应于Vra而传导，那么下页数据为“1”。如果存储器单元响应于Vra而不传导且响应于Vrc(或Vrc加上适当偏移)而不传导，那么下页数据还为“1”。如果存储器单元响应于Vra而不传导，但响应于Vrc(或Vrc加上适当偏移)而传导，那么下页数据为“0”。

图21的过程用于读取或恢复上页的数据。在步骤752处，使用图16的方法对相邻字线WLn+1执行读取操作。在步骤754处，对于位线中的每一者将步骤752的结果存储于适当锁存器中。在步骤756处，使用图16的方法对相邻字线WLn-1执行读取操作且在步骤758处存储结果。在一些实施例中，对WLn+1和WLn-1的读取操作导致确定存储于WLn+1和WLn-1上的实际数据。在其它实施例中，所述读取操作导致确定WLn+1和WLn-1上的电荷电平，其可能或可能不准确地反映存储于WLn+1和WLn-1上的数据。如果对待编程的第一字线执行图21，那么省略步骤756到758。

在步骤760处，将读取参考电压Vrb施加到与经读取的页相关联的字线。在步骤762处，使用感测模块来感测数据，且在步骤764处，对于与WLn+1上的相邻存储器单元和WLn-1上的相邻存储器单元相关联的那些位线而存储步骤762的结果，所述相邻存储器单元存储数据且处于状态E中。如果对待编程的第一字线执行步骤760到764，那么对于与WLn+1上的存储数据的处于状态E中的相邻存储器单元相关联的那些位线而存储结果。

在步骤766处，将Vrb加上第一偏移(例如，0.075V或某一其它合适值)施加到字线。在步骤768处感测数据，且在步骤770处，对于与WLn+1上的存储数据的相邻单元和WLn-1上的存储数据的相邻单元相关联的那些位线而存储结果，所述相邻单元处于以下组合中的一者中：状态E/状态A；状态E/状态B；状态E/状态C；状态A/状态E；状态A/状态A；状态B/状态E；或状态C/状态E。如果对待编程的第一字线执行步骤766到770，那么可施加0.05V的第一偏移值或某一其它合适值，且可对于与WLn+1上的存储数据的处于状态A中的相邻存储器单元相关联的那些位线而存储结果。

在步骤772处，将Vrb加上第二偏移(例如，0.138V或另一合适值)施加到与经读取的页相关联的字线。在步骤774处感测数据，且在步骤776处，对于与WLn+1上的存储数据的相邻单元和WLn-1上的存储数据的相邻单元相关联的那些位线而存储结果，所述相邻单元处于以下组合中的一者中：状态A/状态B；状态A/状态C；状态B/状态A；状态B/状态B；或状态C/状态A。如果对待编程的第一字线执行步骤772到776，那么可施加0.075V的第二偏移值或另一合适值，且可对于具有WLn+1上的存储数据的处于状态B中的相邻单元的那些位线而存储感测结果。

在步骤778处，将Vrb加上第三偏移(0.188V或另一合适值)施加到与经读取的页相关联的字线。在步骤780处感测数据，且在步骤782处，对于与WLn+1上的存储数据的相邻存储器单元和WLn-1上的存储数据的相邻单元相关联的那些位线而存储结果，所述相邻单元处于以下组合中的一者中：状态B/状态C；状态C/状态B；或状态C/状态C。如果对待编程的第一字线执行步骤778到782，那么可施加0.10V的第三偏移值，且可对于与WLn+1上的存储数据的处于状态C中的相邻存储器单元相关联的那些位线而存储结果。

在步骤784处，图6的处理器212基于所存储的经感测数据而确定数据值。如果存储器单元响应于Vrb(或Vrb加上适当偏移)而接通，那么上页数据为“1”。如果存储器单元未响应于Vrb(或Vrb加上适当偏移)而接通，那么上页数据为“0”。在步骤786处，将由处理器212确定的数据值存储于数据锁存器中以传递到用户。

可将图20和图21的方法用于在图14的步骤416处恢复数据以及用于在步骤404处执行最初数据读取(图15的步骤508或510)。图20和图21用于读取使用图10的上页和下页过程编程的数据。可使用图20和图21的这两种方法来读取通过所有位线编程或奇数/偶数位线编程进行编程的数据。当与所有位线编程一起使用时，同时读取所有位线。当与奇数/偶数位线编程一起使用时，在第一时间同时读取偶数位线且在不同时间同时读取奇数位线。

图16到21描述响应于对来自单一字线的一页数据的请求而从所述字线读取数据。图22描绘一实施例，在所述实施例中响应于读取一区块内的任何行的请求而读取所述区块的每一行。此新颖技术可通过在选定行需要相邻行的数据之前有效地获得所述相邻行的数据和在预期此数据可能被请求的情况下高速缓存此数据来提供性能益处，因为大多数请求将涉及一区块内的多页数据。

响应于在步骤800处接收的读取请求(其涉及一单元区块内的一个或一个以上字线)，在步骤802处对字线WL1执行读取操作。WL1为奇数字线，且因此，当执行所述读取操作时，无需补偿或偏移。可使用图16的过程来读取WL1。在步骤804处，存储字线WL1的数据。在一个实施例中，由图6的处理器212使用对WL1的感测操作的结果来确定数据值，所述数据值接着存储或缓冲于数据锁存器214中。因为在将数据读出到主机或用户之前，可针对许多字线存储所述数据，所以可需要许多锁存器来缓冲此数据。在其它实施例中，可将存储器维持于图5的控制电路120、控制器144内或维持于存储器装置自身的外部，以缓冲额外数据。

在步骤806处，对字线WL0执行读取操作。从WL0读取数据包括施加基于在步骤802处所确定的存储于字线WL1中的数据的补偿。可将上文关于待编程的第一字线而描述的图19到21的经修改形式用以读取字线WL0。因此，可使用四个子读取，所述子读取使用原始组的读取比较点和基于3个偏移组中的偏移值的3个经调整组。在步骤808处，基于针对每一位线的字线WL1上的邻近存储器单元所确定的信息而对于所述位线存储来自适当读取过程的结果。

在步骤810处，使用图16的过程对WL3执行读取操作。在步骤812处存储WL3的数据。在步骤814处，对字线WL2执行读取操作。可使用图19到21的过程执行对字线WL2的读取操作，其中WL1为WLn-1且WL3为WLn+1。对于每一位线，可将WL1上的邻近存储器单元和WL3上的邻近存储器单元的状态用以从适当子读取选择结果以在步骤816处存储所述结果。在步骤818处，使用图16的过程对WL5执行读取操作。在步骤820处存储WL5的数据。在步骤822处，使用图19的过程或图20到21的过程执行对WL4的读取操作，其中WL3为WLn-1且WL5为WLn+1。对于每一位线，可将WL3上的邻近存储器单元的状态和WL5上的邻近存储器单元的状态用于从适当子读取中选择结果以在步骤824处存储所述结果。在步骤826处，使用图16的过程对字线WL7执行读取操作。在步骤828处存储WL7的数据。在步骤830处，使用图19的过程或图20到21的过程对WL6执行读取操作，其中WL5为WLn-1且WL7为WLn+1。对于每一位线，可将WL5上的邻近存储器单元的状态和WL7上的邻近存储器单元的状态用于从适当子读取中选择结果以在步骤832处存储所述结果。

在一个实施例中，实施图17和图19到21的编程过程的存储器阵列将保留一组存储器单元以存储一个或一个以上旗标。举例来说，可使用一列存储器单元来存储指示是否已编程各别行的存储器单元的下页的旗标，且可使用另一列存储器单元来存储指示是否已编程各别行的存储器单元的上页的旗标。在一些实施例中，可将冗余单元用于存储旗标的副本。通过检查适当旗标，可确定是否已编程相邻字线的各种页。关于此类旗标和编程过程的更多细节可查阅Shibata等人的第6,657,891号美国专利“用于存储多值数据的半导体存储器装置(Semiconductor Memory Device For Storing Multi-Valued Data)”，所述专利全文以引用的方式并入本文中。

可在开始图17和图19到21中的流程图的过程之前检查用于WLn+1和WLn-1的旗标。如果旗标指示在WLn被编程之后无任何字线经历编程，那么可使用如图16中所展示的正常读取点执行对WLn的读取操作。因为已知不存在归因于WLn+1和WLn-1上的经随后编程的存储器单元的浮动栅极到浮动栅极耦合，所以无需进行使用各种偏移的子读取。如果旗标指示一个邻近字线已被编程且一个邻近字线尚未被编程，那么可执行所述流程图的过程以补偿来自所述一个经随后编程的字线的耦合。可大体上如先前关于为所述组而编程的第一字线描述的来执行所述过程。然而，在此状况下，补偿可视所述旗标指示哪一字线已被编程而定而基于WLn-1而非WLn+1。关于其中仅一个邻近字线在有关字线之后被编程的补偿机制的更多信息，参见2005年4月5日申请的题为“补偿非易失性存储器的读取操作期间的耦合(COMPENSATING FOR COUPLING DURINGREAD OPERATIONS OF NON-VOLATILE MEMORY)”的第11\099,133号美国专利申请案，所述专利申请案全文以引用的方式并入本文中。

由于具有逆转浮动栅极到浮动栅极耦合的写入序列效应的能力，因此可使阈值电压分布之间的容限较小或可较快地编程存储器系统。

已出于说明和描述的目的而呈现了本发明的以上详细描述。其并不希望为详尽的或将本发明限于所揭示的精确形式。鉴于上述教示，许多修改和变化是可能的。选择所描述的实施例以便最佳地阐述本发明的原理及其实践应用，借此使所属领域的技术人员能够在各种实施例中最佳地利用本发明并作出适合于所预期的特定用途的各种修改。希望本发明的范围由附于此的权利要求书界定。

Claims (21)

1.一种编程一组非易失性存储元件的方法，其包含：

编程耦合到邻近于用于所述组非易失性存储元件的选择栅极线的第一字线的非易失性存储元件；

编程耦合到第三字线的非易失性存储元件，所述第三字线邻近于第二字线，所述第二字线邻近于所述第一字线；以及

在编程耦合到所述第三字线的非易失性存储元件和耦合到所述第一字线的非易失性存储元件之后，编程耦合到所述第二字线的非易失性存储元件，其中编程耦合到所述第二字线的非易失性存储元件开始于编程耦合到所述第三字线的非易失性存储元件开始之后。

2.根据权利要求1所述的方法，其中：

所述选择栅极线为源极侧选择栅极线。

3.根据权利要求1所述的方法，其进一步包含：

在编程耦合到所述第二字线的非易失性存储元件之后编程耦合到第五字线的非易失性存储元件，所述第五字线邻近于第四字线，所述第四字线邻近于所述第三字线；以及

在编程耦合到所述第五字线的非易失性存储元件之后编程耦合到所述第四字线的非易失性存储元件，其中编程耦合到所述第四字线的非易失性存储元件开始于编程耦合到所述第五字线的非易失性存储元件开始之后。

4.根据权利要求3所述的方法，其进一步包含接收包括从所述第三字线读取数据的请求的请求，且响应于所述请求而：

对于耦合到所述第三字线的至少一子组所述非易失性存储元件中的每一非易失性存储元件，基于存储于耦合到所述第二字线的第一邻近非易失性存储元件中的电荷电平和存储于耦合到所述第四字线的第二邻近非易失性存储元件中的电荷电平从预定一组偏移中确定一偏移；以及

针对耦合到所述第三字线的所述非易失性存储元件执行一组读取过程，所述组中的每一读取过程使用来自所述预定一组偏移的所述偏移中的一不同偏移且对耦合到所述第三字线的所有所述非易失性存储元件执行，耦合到所述第三字线的每一非易失性存储元件从所述读取过程中与经确定用于所述每一非易失性存储元件的所述偏移相关联的一个适当读取过程提供最终数据。

5.根据权利要求4所述的方法，其中所述从预定一组偏移中确定一偏移包括：

读取所述第一邻近非易失性存储元件；

读取所述第二邻近非易失性存储元件；以及

使来自所述第一邻近非易失性存储元件的所述读取和所述第二邻近非易失性存储元件的所述读取的信息与所述预定一组偏移相关。

6.根据权利要求5所述的方法，其中所述执行所述组读取过程包括：

使用第一偏移执行第一读取过程且存储对于一个或一个以上非易失性存储元件的结果，所述一个或一个以上非易失性存储元件具有：

在第一状态中的第一邻近非易失性存储元件，和在第二状态、第三状态或第四状态中的第二邻近非易失性存储元件，

在所述第二状态中的第一邻近非易失性存储元件和在所述第一状态或所述第二状态中的第二邻近非易失性存储元件，或

在所述第三状态或所述第四状态中的第一邻近非易失性存储元件和在所述第一状态中的第二邻近非易失性存储元件；

使用第二偏移执行第二读取过程且存储对于一个或一个以上非易失性存储元件的结果，所述一个或一个以上非易失性存储元件具有：

在所述第二状态中的第一邻近非易失性存储元件和在所述第三状态或所述第四状态中的第二邻近非易失性存储元件，

在所述第三状态中的第一邻近非易失性存储元件和在所述第二状态或所述第三状态中的第二邻近非易失性存储元件，或

在所述第四状态中的第一邻近非易失性存储元件和在所述第二状态中的第二邻近非易失性存储元件；以及

使用第三偏移执行第三读取过程且存储对于一个或一个以上非易失性存储元件的结果，所述一个或一个以上非易失性存储元件具有：

在所述第三状态中的第一邻近非易失性存储元件和在所述第四状态中的第二邻近非易失性存储元件，或

在所述第四状态中的第一邻近非易失性存储元件和在所述第三状态或所述第四状态中的第二邻近非易失性存储元件。

7.根据权利要求1所述的方法，其中：

在编程耦合到所述第三字线的非易失性存储元件之前执行编程耦合到所述第一字线的非易失性存储元件。

8.根据权利要求1所述的方法，其中：

编程耦合到所述第一字线的非易失性存储元件包含编程第一页数据。

9.根据权利要求1所述的方法，其中：

编程耦合到所述第一字线的非易失性存储元件包含编程第一页数据和第二页数据。

10.根据权利要求1所述的方法，其中：

将所述组的非易失性存储元件耦合到连续位线。

11.根据权利要求1所述的方法，其中：

将所述组的非易失性存储元件耦合到一组群位线中的每隔一个位线。

12.根据权利要求1所述的方法，其中：

所述组的非易失性存储元件为快闪存储器装置。

13.根据权利要求1所述的方法，其中：

所述组的非易失性存储元件为NAND快闪存储器装置。

14.根据权利要求1所述的方法，其中：

所述组的非易失性存储元件为多状态快闪存储器装置。

15.根据权利要求1所述的方法，其中：

所述组的非易失性存储元件包括浮动栅极。

16.根据权利要求1所述的方法，其中：

所述组的非易失性存储元件每一者包括用于存储电荷的介电区域。

17.一种非易失性存储器系统，其包含：

一组非易失性存储元件；

多个字线，其包括邻近于用于所述组非易失性存储元件的第一选择栅极线的第一字线WLn和邻近于用于所述组非易失性存储元件的第二选择栅极线的最后字线；以及

与所述组非易失性存储元件和所述多个字线通信的管理电路，所述管理电路通过完成耦合到所述第一字线WLn的非易失性存储元件的编程和完成耦合到第三字线WLn+2的非易失性存储元件的编程而编程所述组非易失性存储元件，所述第三字线邻近于第二字线WLn+1，所述第二字线邻近于所述第一字线，所述管理电路在完成耦合到所述第一字线的非易失性存储元件和耦合到所述第三字线的非易失性存储元件的编程之后完成耦合到所述第二字线的非易失性存储元件的编程，所述管理电路通过在完成耦合到剩余字线中的另一个别字线的非易失性存储元件的编程之前完成耦合到所述剩余字线中的一个别字线的非易失性存储元件的编程来完成耦合到除所述最后字线外的每一剩余字线的非易失性存储元件的编程，其中根据字线序列{WLn+4、WLn+3、WLn+6、WLn+5，...}执行所述完成耦合到每一剩余字线的非易失性存储元件的编程，所述管理电路在完成耦合到除所述最后字线外的所述每一剩余字线的非易失性存储元件的编程之后完成耦合到所述最后字线的非易失性存储元件的编程。

18.根据权利要求17所述的非易失性存储器系统，其中：

所述管理电路响应于在所述组非易失性存储元件中存储一组数据的请求而编程所述组非易失性存储元件；

所述管理电路通过成功地检验所述组数据中待编程用于个别字线的一子组数据已被编程用于所述个别字线而完成耦合到所述个别字线的非易失性存储元件的编程，所述组数据中的所述子组数据包括待响应于所述请求编程用于所述个别字线的所有数据。

19.根据权利要求18所述的非易失性存储器系统，其中：

成功地检验所述组数据中的所述子组数据已被编程包含检验所述组数据中的预定量的所述子组数据已被成功编程用于所述个别字线。

20.根据权利要求17所述的非易失性存储器系统，其中：

所述组的非易失性存储元件耦合到一组群位线中的每隔一个位线。

21.根据权利要求17所述的非易失性存储器系统，其中：

所述组的非易失性存储元件为多状态NAND快闪存储器装置。

Images