KR100338549B1 - 고밀도 노어형 플래시 메모리 장치 및 그것의 프로그램 방법 - Google Patents

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윤종용
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Abstract

여기에는 개시되는 플래시 메모리 장치의 프로그램 방법에 따르면, 먼저, 외부로부터 제공되는 프로그램 데이터 비트들 중 현재 프로그램될 데이터 비트의 프로그램 동작이 수행된다. 그 다음에, 상기 현재 프로그램될 데이터 비트의 프로그램 동작이 완료되기 이전에 상기 프로그램 데이터 비트들 중 다음에 프로그램될 데이터 비트의 프로그램 동작이 수행된다. 이러한 프로그램 알고리즘에 의하면, 플래시 메모리 장치의 집적도가 증가더라도 차지 펌프 회로로 인한 집적 회로 다이의 사이즈 증가없이 프로그램에 필요한 충분한 양의 전류를 공급할 수 있다.

Description

고밀도 노어형 플래시 메모리 장치 및 그것의 프로그램 방법{HIGH-DENSITY NOR-TYPE FLASH MEMORY DEVICE AND A PROGRAMMING METHOD THEREOF}
본 발명은 플래시 메모리 장치에 관한 것으로서, 구체적으로는 저전압에서 동작하는 고밀도 NOR형 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
플래시 메모리 장치는 불휘발성 정보 저장 매체로서 매우 다양한 컴퓨터 시스템에 일반적으로 사용된다. 플래시 메모리 장치는 통상적으로 플래시 메모리 셀들에 정보를 프로그램하기 위한 프로그램 회로 뿐만 아니라 메모리 셀들을 소거하기 위한 소거 회로를 포함한다. 하지만, 그러한 프로그램 및 소거 회로에 요구되는 전압 레벨들은 컴퓨터 시스템의 전원으로부터 이용 가능한 전원 전압 레벨들과는 다르다.
몇몇 플래시 메모리 장치들은 프로그램 및 소거 회로에 공급하기 위한 다양한 전압원들을 필요로 한다. 예를 들면, 전원 전압 그리고 프로그램 회로를 위한 별도의 고전압이 플래시 메모리 장치에 요구된다. 2개의 전압원을 필요로 함으로써 2개의 전압원을 사용하는 컴퓨터 시스템의 전원 시스템 설계가 더욱 복잡해질 뿐만 아니라 시스템의 전반적인 비용 역시 증가된다.
반면, 단일 전압원의 플래시 메모리 장치는 통상적으로 플래시 메모리 셀들을 프로그램하고 소거하는 데 요구되는 전압 및 전류를 발생하는 특정 회로를 포함한다. 그러한 플래시 메모리 장치는 단일 전원을 프로그램 동안 플래시 메모리 셀들에 입력 데이터를 구동하는 데 요구되는 적정 전압 레벨로 변환하는 차지 펌프 회로를 포함한다.
포터블 컴퓨터와 같은 최근의 컴퓨터 시스템은 초기 시스템과 비교하여 볼 때 비교적 낮은 전원 전압 레벨로 동작하는 많은 집적 회로들을 사용한다. 예를 들면, 5V 전원 전압을 사용하던 컴퓨터 시스템은 3V 또는 더 낮은 전원 전압으로 진보하고 있다.
불행하게도, 플래시 메모리 장치에서 차지 펌프 회로에 의해서 생성 가능한 전기적인 프로그램 전류의 양은 그러한 낮은 전원 전압 레벨으로 인해서 실질적으로 제한된다. 이용 가능한 프로그램 전류가 제한됨에 따라, 그러한 플래시 메모리 장치의 전반적인 속도는 감소될 것이며, 이는 동시에 프로그램 가능한 플래시 메모리 셀들의 수가 제한되기 때문이다.
이론적으로는, 낮은 전원 전압 하에서, 바이트 (byte) 또는 워드 (word) 단위의 모든 플래시 메모리 셀들을 동시에 프로그램하는 데 요구되는 전류는 챠지 펌프 회로를 보다 크게 그리고 보다 복잡하게 구현함으로써 공급될 것이다. 만약 전원 전압 레벨이 더욱 낮아지면, 예를 들면, 2V 이하로 낮아지면, 차지 펌프 회로는 더욱 커지고 복잡해질 것이다. 이로 인해서, 그러한 차지 펌프 회로는 집적 회로 다이 (또는 칩)의 많은 면적을 차지한다. 차지 펌프 회로 전용의 집적 회로 다이 공간을 위한 많은 면적은 플래시 메모리 셀들 그리고 관련된 액세스 회로에 사용가능한 다이 공간을 감소시킬 것이다. 결국, 플래시 메모리 장치의 전반적인 저장 용량이 제한될 것이다. 게다가, 다이 공간의 많은 면적은 집적 회로 다이의 전반적인 사이즈에 있어서 상당한 증가를 요구하며, 제조 비용의 증가 원인이 된다.
본 발명의 목적은 프로그램 동작이 수행되는 동안 소모되는 최대 전류를 줄일 수 있는 고밀도 NOR형 플래시 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 낮은 전원 전압에서 동작하는 고밀도 NOR형 플래시 메모리 장치에 적합한 프로그램 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 프로그램 동작이 수행되는 동안 소모되는 최대 전류를 줄일 수 있는 고밀도 NOR형 플래시 메모리 장치의 프로그램 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 프로그램 시간을 단축할 수 있는 고밀도 NOR형 플래시 메모리 장치의 프로그램 방법을 제공하는 것이다.
도 1은 플래시 메모리 셀의 구조를 보여주는 단면도;
도 2는 동시에 2개의 데이터 비트들을 프로그램하는 방법에 따른 셀 전류와 프로그램 시간의 관계를 보여주는 도면;
도 3은 프로그램 동작이 수행되는 동안 플래시 메모리 셀의 드레솔드 전압과 프로그램 시간의 관계를 보여주는 도면;
도 4는 본 발명의 프로그램 방법에 따른 셀 전류와 프로그램 시간의 관계를 보여주는 도면; 그리고
도 5는 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도이다.
* 도면의 주요 부분에 대한 간단한 설명
2 : 기판 3 : 소오스 영역
4 : 드레인 영역 5, 7 : 절연막
6 : 플로팅 게이트 8 : 제어 게이트
100 : 플래시 메모리 장치 110 : 메모리 셀 어레이
120 : 행 디코더 130 : 열 디코더
140 : 열 패스 게이트 150 : 프로그램 구간 제어 회로
160 : 데이터 입력 버퍼 회로 170 : 선택 회로
180 : 펌프 회로 190 : 기입 드라이버 회로
(구성)
본 발명의 특징에 따르면, NOR형 플래시 메모리 장치의 프로그램 방법이 제공된다. 본 발명의 프로그램 방법에 의하면, 프로그램될 각 플래시 메모리 셀이 소정의 드레솔드 전압까지 프로그램되는 데 필요한 시간을 제 1 시간이라 정의하고, 상기 각 플래시 메모리 셀이 목표 드레솔드 전압까지 충분히 프로그램되는 데 필요한 시간을 제 2 시간이라 정의할 때, 상기 제 1 시간은 상기 제 2 시간에 비해서상대적으로 짧게 설정된다. 이로 인해서, 프로그램될 데이터 비트들에 각각 대응하는 상기 플래시 메모리 셀들의 프로그램 구간이 중첩된다.
본 발명의 다른 특징에 의하면, 행들과 열들의 매트릭스 형태로 배열된 복수의 메모리 셀들을 갖는 어레이와; 행 어드레스에 응답해서 상기 행들 중 하나의 행을 선택하는 행 선택 회로 및; 열 어드레스에 응답해서 상기 열들 중 일군의 열들을 선택하는 열 선택 회로를 포함하는 플래시 메모리 장치가 제공된다. 상기 플래시 메모리 장치는 프로그램 동작이 수행되는 동안 상기 선택된 열들로 공급될 전압을 발생하는 펌프 회로와; 상기 선택된 행 및 열들에 의해서 지정된 메모리 셀들의 프로그램 구간들을 각각 알리는 프로그램 구간 신호들을 발생하는 프로그램 구간 제어 회로와; 상기 지정된 메모리 셀들에 프로그램될 데이터 비트들과 상기 프로그램 구간 신호들에 응답해서 상기 선택된 열들을 각각 지정하기 위한 선택 신호들을 발생하는 선택 회로 및; 상기 선택 신호들에 응답해서 상기 선택된 열들을 상기 펌프 회로로부터의 전압으로 구동하는 기입 드라이버 회로를 포함한다. 상기 프로그램 구간 제어 회로는 상기 데이터 비트들에 각각 대응하는 상기 지정된 메모리 셀들의 프로그램 구간들이 중첩되도록 상기 프로그램 구간 신호들을 순차적으로 발생한다.
(작용)
이러한 장치 및 방법에 의하면, 제 2 시간 내에서 소모되는 최대 전류가 감소 또는 분산되기 때문에, NOR형 플래시 메모리 장치의 집적도가 증가하고 상기 메모리 장치에서 사용되는 전원 전압이 낮아지더라도 차지 펌프 회로로 인한 집적 회로 다이의 사이즈 증가없이 프로그램에 필요한 충분한 양의 전류를 공급할 수 있다.
(실시예)
본 발명의 바람직한 실시예가 이하 참조도면에 의거하여 상세히 설명된다.
플래시 메모리 셀의 단면도를 보여주는 도 1을 참조하면, 플래시 메모리 셀은 p형 기판 (2)에 형성된 n+형의 소오스 및 드레인 영역들 (3) 및 (4), 100Å이하의 얇은 절연막 (5)을 사이에 두고 채널 영역 상에 형성된 플로팅 게이트 (floating gate) (6), 그리고 다른 절연막 (7) (또는 ONO막이라 칭함)을 사이에 두고 상기 플로팅 게이트 (6) 상에 형성된 제어 게이트 (control gate) (8)를 갖는다.
도 1의 플래시 메모리 셀은 소오스 영역 (3)과 기판 (2)을 접지시키고, 제어 게이트 (8)에 약 +10V의 고전압 (Vg)을 인가하고, 그리고 드레인 영역 (4)에 약 +5V 내지 +6V의 전압 (Vd)을 인가함으로써 프로그램된다. 이러한 전압 조건하에서 소정 시간 (단위 프로그램 시간)이 경과하면, 드레인 영역 (4)에 인접한 채널 영역으로부터의 음의 전하가 플로팅 게이트 (6)에 충분히 주입된다. 이때, 상기 플로팅 게이트 (6)는 (-) 전위를 가지며, 이는 읽기 동작 동안 플래시 메모리 셀의 드레솔드 전압 (threshold voltage)을 높이는 역할을 한다. 그러한 상태의 플래시 메모리 셀은 '오프 셀'이라 불린다. 프로그램 동안 약 +5V 내지 +6V의 전압 (Vd)이 플래시 메모리 셀의 드레인 영역 (4)에 인가될 때, 플래시 메모리 셀 유니트 당 약 200μA의 셀 전류가 채널 영역을 통해 드레인 영역 (4)에서 접지된 소오스 영역 (3)으로 흐른다.
이 분야에 숙련된 자에게 잘 알려진 바와같이, 플래시 메모리 장치 특히, NOR형 플래시 메모리 장치의 선택된 메모리 셀들은 바이트 단위 또는 워드 단위로 프로그램된다. 만약 바이트/워드 단위의 데이터 비트들이 동시에 프로그램되면, 바이트 단위에서는 최대 1.6㎃(200㎂×8)의 전류가 그리고 워드 단위에서는 최대 3.2㎃(200㎂×16)의 전류가 필요로 된다. 프로그램 동안에, 드레인 영역 (4)에 인가되는 약 +5V 내지 +6V의 전압 (Vd)을 발생함과 동시에 대용량 (예를 들면, 1.6㎃ 또는 3.2㎃)의 전류를 생성하기 위해서는, 매우 큰 용량의 차지 펌프 회로가 요구될 것이다. 이는, 앞서 설명된 바와같이, 상기 차지 펌프 회로가 집적 회로 다이의 많은 면적을 차지하게 한다. 차지 펌프 회로를 위한 집적 회로 다이의 많은 면적은 플래시 메모리 셀들 그리고 관련된 액세스 회로에 사용 가능한 다이 공간을 감소시킬 것이다. 결국, 플래시 메모리 장치의 전반적인 저장 용량을 제한하기 때문에, 차지 펌프 회로를 위한 다이 공간의 많은 면적은 집적 회로 다이의 전반적인 사이즈에서 상당한 증가를 요구한다 (이는 집적 회로 다이의 사이즈가 커짐을 의미한다). 게다가, 순간적으로 많은 양의 셀 전류가 소모될 때, 전원 노이즈가 유발되어 플래시 메모리 장치의 오동작의 원인이 된다. NOR형 플래시 메모리 장치에 공급되는 전원 전압 레벨이 낮아짐에 따라, 이러한 문제는 더욱 심각해질 것이다.
차지 펌프 회로에 의해서 점유되는 면적을 줄이기 위해 제안된 프로그램 방법에 따르면, 먼저, 프로그램하고자 하는 데이터 비트들을 복수의 그룹들로 나눈다. 그 다음에, 각 그룹의 데이터 비트들을 단위 프로그램 시간 (Tcycle) (플래시 메모리 셀 유니트를 충분히 프로그램하는 데 필요한 시간에 상응함)에 동시에 프로그램한다. 예컨대, 도 2를 참조하면, 각 그룹이 2개의 데이터 비트들로 구성되는 경우, 단위 프로그램 시간 (Tcycle)에 소모되는 최대 전류는 이전의 프로그램 방법 (워드 단위의 데이터 비트들을 동시에 프로그램하는 방법)에 비해서 최대 1/8 즉, 약 400㎂로 감소된다. 결과적으로, 차지 펌프 회로의 사이즈가 감소된 최대 전류에 비례해서 감소된다. 여기서, 플래시 메모리 셀 유니트의 피크 전류를 Ipeak라 하면, 도 2에 도시된 바와같이, 각 단위 프로그램 시간 (Tcycle)의 최대 전류는 플래시 메모리 셀 유니트의 그것에 비해 2배가 된다. 반면, 총 프로그램 시간 (Tpgm)은 이전의 프로그램 방법에 비해서 8배로 늘어난다.
NOR형 플래시 메모리 장치가 매우 낮은 전원 전압 (이후, '극저전압'이라 칭함) (예를 들면, 2.0V 이하)에서 동작하는 경우, 차지 펌프 회로가 프로그램 동안 드레인 영역으로 공급되는 전류 뿐만 아니라 그것에 인가되는 약 +5V 내지 +6V의 전압을 생성하는 데 필요한 시간이 늘어날 것이다. 반면, 프로그램 시간을 단축하기 위해서는, 상기 차지 펌프 회로의 사이즈가 증가될 것이다. 이러한 경우, NOR형 플래시 메모리 장치가 고집적될 때, 상기 차지 펌프 회로가 집적 회로 다이의 많은 면적을 차지한다. 이는 차지 펌프 회로를 위한 집적 회로 다이의 많은 면적이 플래시 메모리 셀들 그리고 관련된 액세스 회로에 사용 가능한 다이 공간을 감소시킴을 의미한다. 결국, 플래시 메모리 장치의 전반적인 저장 용량을 제한하기 때문에, 차지 펌프 회로를 위한 다이 공간의 많은 면적은 집적 회로 다이의 전반적인 사이즈에서 상당한 증가를 요구한다 (이는 집적 회로 다이의 사이즈가 커짐을 의미한다).
이하, 극저전압에서 동작하는 고밀도 NOR형 플래시 메모리 장치에 적합한 본 발명의 프로그램 방법이 이하 참조 도면에 의거하여 상세히 설명된다.
도 3을 참조하면, 프로그램 시간과 플래시 메모리 셀의 드레솔드 전압 변화의 관계를 보여주는 도면이 도시되어 있다. 도 3에서, 종축은 플래시 메모리 셀의 드레솔드 전압 (Vth)을 나타내고, 횡축은 로그 스케일 (log scale)로 표시된 플래시 메모리 셀 유니트의 프로그램 시간을 나타낸다. 프로그램하고자 하는 플래시 메모리 셀의 목표 드레솔드 전압은 8V이고, 플래시 메모리 셀 유니트를 프로그램하는 데 요구되는 단위 프로그램 시간 (Tcycle)은 1㎲라 가정하자. 이러한 가정하에서, 프로그램하고자 하는 플래시 메모리 셀의 드레솔드 전압이 단위 프로그램 시간 (Tcycle)의 절반인 0.5㎲ 이내에 약 7V (약 85%)까지 증가됨을 도 3에서 알 수 있다. 결국, 플래시 메모리 셀의 드레솔드 전압이 단위 프로그램 시간 (Tcycle)의 초기에 급격히 증가됨에 따라, 채널 영역을 통해 드레인 영역 (4)에서 소오스 영역 (3)으로 흐르는 셀 전류는 급격히 감소될 것이다.
NOR형 플래시 메모리 장치가 워드 단위로 프로그램 동작을 수행한다고 가정하여, 본 발명에 따라 프로그램 방법이 설명될 것이다. 하지만, NOR형 플래시 메모리 장치가 바이트 단위로 프로그램 동작을 수행하는 경우 역시 본 발명의 프로그램 방법이 적용됨은 자명하다. 상기 NOR형 플래시 메모리 장치는 프로그램 동작과 읽기 동작이 동시에 수행되는 RWW (Read-While-Write) 동작 모드를 지원한다.
이에 관련된 기술이 'BANK ARCHITECTURE FOR A NON-VOLATILE MEMORYENABLING SIMULTANEOUS READING AND WRITING'라는 제목으로 U.S. Patent No. 5,867,430에 게재되어 있으며, 레퍼런스로 포함된다.
본 발명에 따른 프로그램 방법을 설명하기에 앞서, 플래시 메모리 셀의 드레솔드 전압이 충분히 높은 전압 (예를 들면, 7V)에 도달하는 시간을 제 1 시간 (T1)이라 정의하고, 플래시 메모리 셀 유니트를 원하는 목표 드레솔드 전압까지 프로그램하는 데 요구되는 시간을 제 2 시간 (T2)이라 정의한다. 제 2 시간 (T2)는 단위 프로그램 시간 (Tcycle)과 일치한다. 여기서, 충분히 높은 전압은 설계시 차지 펌프 회로의 사이즈와 피크 전류와의 관계를 고려하여 설정될 것이다.
프로그램 동작이 시작되면, 프로그램될 데이터 비트들 중 제 1 데이터 비트에 대응하는 제 1 플래시 메모리 셀은 제 1 프로그램 구간 신호 (PGM_BL_0)가 로우 레벨에서 하이 레벨로 천이될 때 프로그램되기 시작한다. 이때, 앞서 설명된 바와같이, 약 200㎂의 셀 전류가 피크 전류 (Ipeak)에 해당한다. 제 1 시간 (T1)이 경과한 후, 프로그램될 데이터 비트들 중 제 2 데이터 비트에 대응하는 제 2 플래시 메모리 셀은 상기 제 1 데이터 비트에 대응하는 플래시 메모리 셀의 프로그램 동작이 종료되기 이전에 (상기 제 1 프로그램 구간 신호 (PGM_BL_0)가 활성화되어 있는 동안) 그리고 제 2 프로그램 구간 신호 (PGM_BL1)가 로우 레벨에서 하이 레벨로 천이될 때 프로그램되기 시작한다. 즉, 제 1 및 제 2 데이터 비트들에 대응하는 제 1 및 제 2 플래시 메모리 셀들이 동시에 프로그램된다. 여기서, 상기 제 2 플래시 메모리 셀이 프로그램될 때 소모되는 최대 전류 (I'peak)는 제 1 시간이 경과하는 시점에서 제 1 플래시 메모리 셀을 통해 흐르는 셀 전류 (I1)와 상기 제 2 플래시 메모리 셀을 통해서 흐르는 셀 전류 (Ipeak)를 합한 양에 상응한다.
계속해서, 도 4에서 알 수 있듯이, 제 3 데이터 비트에 대응하는 제 3 플래시 메모리 셀은 상기 제 2 플래시 메모리 셀에 관련된 제 1 시간 (T1)이 경과한 후 신호 (PGM_BL_2)가 로우 레벨에서 하이 레벨로 천이될 때 프로그램된다. 이는 제 1 시간 (T1)이 제 2 시간 (T2)의 절반보다 짧게 설정되어 있기 때문이다. 이때, 상기 제 3 플래시 메모리 셀이 프로그램될 때 소모되는 최대 전류는 상기 제 2 플래시 메모리 셀에 관련된 제 1 시간이 경과하는 시점에서 제 1 플래시 메모리 셀을 통해 흐르는 셀 전류 (I2), 상기 제 2 플래시 메모리 셀을 통해 흐르는 셀 전류 (I1), 그리고 상기 제 3 플래시 메모리 셀을 통해 흐르는 셀 전류 (Ipeak)를 합한 양에 상응한다. 이후, 앞서 설명된 것과 동일한 방법으로 나머지 데이터 비트들이 대응하는 플래시 메모리 셀들에 순차적으로 그리고 중첩되어 프로그램될 것이다. 각 데이터 비트에 대응하는 플래시 메모리 셀에 대한 프로그램 동작은 제 2 시간 (T2)이 경과한 후 자동적으로 종료된다.
앞서 설명된 프로그램 방법에 따르면, 프로그램될 데이터 비트들에 각각 대응하는 플래시 메모리 셀들이 순차적으로 그리고 중첩되어 프로그램된다. 다시 말해서, 임의의 프로그램될 데이터 비트에 대응하는 플래시 메모리 셀의 드레솔드 전압이 미리 설정된 값에 도달하고 그것의 프로그램 동작이 종료되기 이전에 다음에 프로그램될 데이터 비트에 대응하는 플래시 메모리 셀이 프로그램되기 시작한다. 그러므로, 도 4에서 알 수 있듯이, 프로그램 동작이 수행되는 동안 생기는 최대 전류가 분산되기 때문에, 프로그램 동안 소모되는 최대 전류는 감소한다. 따라서, 집적 회로 다이에서 차지 펌프 회로에 의해서 점유되는 면적이 감소된다. 여기서, 총 프로그램 시간 (TPGM)은 다음과 같이 표현된다.
여기서, N은 프로그램하고자 하는 데이터 비트 수를 나타낸다. 즉, 바이트 단위에서 N=8이고, 워드 단위에서 N=16이다. T1=0.5*T2이고 N=16일 때, 총 프로그램 시간 (TPGM)은 (8*T2+0.5*T2) (T2=1㎲일 때, 8.5㎲)이다. 이때, 단위 프로그램 시간 (TPGM)에서 소모되는 최대 전류는 (Ipeak+I1)로 감소된다. 여기서, 전류 (Ipeak)는 플래시 메모리 셀을 통해 흐르는 피크 전류이고, 전류 (I1)는 제 1 시간이 경과하는 시점에서 이전의 프로그램 데이터 비트에 대응하는 플래시 메모리 셀을 통해 흐르는 셀 전류이다. 그러므로, NOR형 플래시 메모리 장치의 집적도가 증가함에 따라 차지 펌프 회로로 인한 집적 회로 다이의 사이즈의 증가없이 프로그램에 필요한 충분한 양의 전류를 공급할 수 있다. 만약 T1<0.5*T2이고 N=16일 때, 총 프로그램 시간 (TPGM)은 단축되고, 단위 프로그램 시간 (Tcycle)에 소모되는 최대 전류는 다소 증가할 것이다.
이 실시예에서는, 제 1 시간 (T1)이 제 2 시간 (T2)의 절반 (T2/2)보다 짧다는 가정하에서, 본 발명의 프로그램 방법이 설명되었다. 하지만, 제 1 시간 (T1)과 제 2 시간 (T2)의 관계에 따라, 상기 제 2 시간 (T2) 동안 동시에 프로그램되는 데이터 비트들의 수가 결정될 것이다. 예컨대, T1=0.5*T2일 때, 단위 프로그램 시간 (Tcycle) 내에서 동시에 프로그램 가능한 데이터 비트 수는 2이다. 만약 T1<0.5*T2이면, 동시에 프로그램 가능한 데이터 비트 수는 3 또는 그 보다 많을 것이다.
앞서 설명된 바와같이, NOR형 플래시 메모리 장치가 RWW 동작 모드를 갖기 때문에, 임의의 뱅크에서는 프로그램 동작이 수행되고, 다른 뱅크에서는 읽기 동작이 수행된다. 프로그램에 필요한 고전압 및 드레인 전류를 생성할 때 전원 노이즈가 생길 수 있음은 이 분야에 숙련된 자에게는 잘 알려져 있다. 프로그램 동안 생기는 전원 노이즈는 다른 뱅크에서 수행되는 읽기 동작에 영향을 미친다. 그러므로, 전원 노이즈의 원인이 되는 드레인 전류의 최대값 즉, 최대 전류가 적은 것이 바람직하다. 결과적으로, 본 발명의 프로그램 방법을 이용함으로써 전원 노이즈의 원인이 되는 최대 전류가 줄어든다.
앞서 설명된 바와 같은 프로그램 알고리즘이 적용되는 NOR형 플래시 메모리 장치를 보여주는 블록도가 도 5에 도시되어 있다. 플래시 메모리 장치 (100)는 메모리 셀 어레이 (110)을 포함하며, 상기 어레이 (110)는, 비록 도면에는 도시되지 않았지만, 행들을 따라 배열된 복수의 워드 라인들, 열들을 따라 배열된 복수의 비트 라인들, 그리고 워드 라인들과 비트 라인들의 교차 영역들에 배열되는 복수의 메모리 셀들 (플래시 메모리 셀들 또는 EEPROM 셀들)로 구성될 것이다. 상기 워드 라인들 중 하나의 워드 라인이 행 어드레스에 따라 행 디코더 (120)에 의해서 선택되고, 상기 선택된 워드 라인으로는, 앞서 설명된 바와 같이, 고전압(예를 들면, 약 +10V)이 인가된다. 상기 비트 라인들 중 소정의 비트 라인들이 열 어드레스에 따라 열 디코더 (130) 및 열 패스 게이트 (140)에 의해서 선택된다. 예컨대, 바이트 단위로 프로그램되는 경우, 8개의 비트 라인들이 선택되고, 워드 단위로 프로그램되는 경우, 16개의 비트 라인들이 선택된다. 그러므로, 상기 선택된 워드 라인과 상기 선택된 비트 라인들의 교차 영역들에 배열된 메모리 셀들이 선택된다.
NOR형 플래시 메모리 장치 (100)에는, 프로그램 구간 제어 회로 (150), 데이터 입력 버퍼 회로 (160), 선택 회로 (170), 펌프 회로 (180) 그리고 기입 드라이버 회로 (190)가 제공된다. 데이터 입력 버퍼 회로 (160)에는, 워드 단위 또는 바이트 단위에 따라 '0' 또는 '1'의 데이터 비트들이 임시적으로 저장된다. 프로그램 구간 제어 회로 (150)는 상기 선택된 메모리 셀들에 대한 프로그램이 수행되는 동안 펄스 형태의 프로그램 구간 신호들 (PGM_BLi) (i=0-15)을 순차적으로 발생한다. 상기 프로그램 구간 신호들 (PGM_BLi)이 중첩되도록 펄스 형태로 생성됨을 도 4에서 알 수 있다. 상기 프로그램 구간 제어 회로 (150)는, 예를 들면, 카운터로 구성될 수 있다. 그리고, 프로그램 구간 신호들 (PGM_BLi)은 프로그램될 데이터 비트들 (Din_i) (i=0-15)에 각각 대응한다.
계속해서, 선택 회로 (170)는 프로그램 구간 신호들 (PGM_BLi)와 데이터 비트들 (Din_i)을 받아들이고, 상기 선택된 비트 라인들에 각각 대응하는 데이터 라인 선택 신호들 (DLSELi) (i=0-15)을 발생한다. 예를 들면, 프로그램 구간 신호 (PGM_BL0)가 활성화되고 데이터 비트 (Din_0)가 프로그램될 데이터 비트일 때, 데이터 라인 선택 신호 (DLSEL0)가 활성화된다. 반면에, 프로그램 구간 신호 (PGM_BL0)가 활성화되고 데이터 비트 (Din_0)가 프로그램 금지된 데이터 비트일 때, 데이터 라인 선택 신호 (DLSEL0)는 비활성화된다. 이러한 방법에 따라, 나머지 데이터 라인 선택 신호들 (DLSEL1)-(DLSEL15) 역시 활성화 또는 비활성화된다.
상기 펌프 회로 (180)는 상기 선택된 메모리 셀들을 프로그램하는 동안 상기 선택된 비트 라인(들)으로 공급될 전압 (드레인 전압, 예를 들면, 5V)과 전류를 기입 드라이버 회로 (190)로 제공된다. 기입 드라이버 회로 (190)는 중첩되어 순차적으로 활성화되는 (이는 프로그램 구간 신호들 (PGM_BLi)이, 도 4에 도시된 바와같이, 중첩되기 때문이다) 데이터 라인 선택 신호들 (DLSELi)에 응답해서 상기 선택된 비트 라인들으로 상기 펌프 회로 (180)로부터의 전압 (또는 드레인 전압)과 전류를 공급한다. 이때, 선택된 비트 라인들로 드레인 전압들이 중첩되도록 공급되는 동안 상기 선택된 워드 라인에는 고전압이 일정하게 공급됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 결국, 앞서 설명된 바와같이, 선택된 메모리 셀들이 순차적으로 그리고 중첩되어 프로그램될 것이다.
상술한 바와같이, 프로그램될 데이터 비트들에 대응하는 플래시 메모리 셀들을 순차적으로 그리고 중첩되게 프로그램함으로써, 단위 프로그램 시간 내에서 소모되는 최대 전류가 감소한다. 그러므로, NOR형 플래시 메모리 장치의 집적도가 증가하고 상기 메모리 장치에서 사용되는 전원 전압이 낮아지더라도 차지 펌프 회로로 인한 집적 회로 다이의 사이즈 증가없이 프로그램에 필요한 충분한 양의 전류를 공급할 수 있다. 뿐만아니라, 본 발명의 프로그램 방법을 이용함으로써 총 프로그램 시간 역시 단축될 수 있다.

Claims (13)

  1. 복수의 워드 라인들, 복수의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차 영역들에 각각 배열되는 플래시 메모리 셀들을 갖는 메모리 셀 어레이를 포함하되, 상기 플래시 메모리 셀들 각각은 접지된 소오스, 대응하는 비트 라인에 연결되는 드레인, 부유 게이트, 그리고 대응하는 워드 라인에 연결되는 제어 게이트를 갖는 플래시 메모리 장치의 프로그램 방법에 있어서:
    상기 플래시 메모리 장치에 프로그램될 데이터 비트들을 입력하는 단계와; 그리고
    상기 데이터 비트들에 각각 대응하는 상기 메모리 장치 내의 플래시 메모리 셀들에 연결되는 비트 라인들로 각각 드레인 전압들을 공급하고 그리고 상기 플래시 메모리 셀들에 공통으로 연결되는 워드 라인으로 고전압을 공급하여 상기 데이터 비트들을 순차적으로 프로그램하는 단계를 포함하고,
    상기 워드 라인으로 공급되는 고전압이 일정하게 유지되는 동안, 상기 드레인 전압들이 대응하는 비트 라인들로 공급되는 구간들은 중첩되는 것을 특징으로 하는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 데이터 비트들 중 현재 프로그램될 데이터 비트에 관련된 프로그램 동작이 시작되고 제 1 시간이 경과한 후 다음에 프로그램될 데이터 비트에 관련된 프로그램 동작이 시작되는 것을 특징으로 하는 프로그램 방법.
  3. 제 2 항에 있어서,
    상기 제 1 시간은 상기 각 플래시 메모리 셀이 소정의 드레솔드 전압까지 프로그램되는 데 필요한 시간에 상응하는 것을 특징으로 하는 프로그램 방법.
  4. 제 3 항에 있어서,
    상기 제 1 시간은 상기 각 플래시 메모리 셀이 목표 드레솔드 전압까지 충분히 프로그램되는 데 필요한 제 2 시간보다 짧게 설정되는 것을 특징으로 하는 프로그램 방법.
  5. 제 1 항에 있어서,
    상기 플래시 메모리 장치는 NOR형 플래시 메모리 장치인 것을 특징으로 하는 프로그램 방법.
  6. 복수의 워드 라인들, 복수의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차 영역들에 각각 배열되는 플래시 메모리 셀들을 갖는 메모리 셀 어레이를 포함하되, 상기 플래시 메모리 셀들 각각은 접지된 소오스, 대응하는 비트 라인에 연결되는 드레인, 부유 게이트, 그리고 대응하는 워드 라인에 연결되는 제어 게이트를 갖는 NOR형 플래시 메모리 장치의 프로그램 방법에 있어서:
    상기 플래시 메모리 장치에 프로그램될 데이터 비트들을 입력하는 단계와; 그리고
    상기 데이터 비트들에 각각 대응하는 상기 메모리 장치 내의 플래시 메모리 셀들에 연결되는 비트 라인들로 각각 드레인 전압들을 공급하고 그리고 상기 플래시 메모리 셀들에 공통으로 연결되는 워드 라인으로 고전압을 공급하여 상기 데이터 비트들을 순차적으로 프로그램하는 단계를 포함하고,
    상기 각 플래시 메모리 셀이 소정의 드레솔드 전압까지 프로그램되는 데 필요한 시간이 제 1 시간으로 정의되고, 상기 각 플래시 메모리 셀이 목표 드레솔드 전압까지 충분히 프로그램되는 데 필요한 시간이 제 2 시간으로 정의되며, 상기 제 1 시간은 상기 제 2 시간에 비해서 상대적으로 짧게 설정되는 것을 특징으로 하는 프로그램 방법.
  7. 삭제
  8. 행들과 열들의 매트릭스 형태로 배열된 복수의 메모리 셀들을 갖는 어레이와; 행 어드레스에 응답해서 상기 행들 중 하나의 행을 선택하는 행 선택 회로 및; 열 어드레스에 응답해서 상기 열들 중 일군의 열들을 선택하는 열 선택 회로를 포함하는 플래시 메모리 장치에 있어서:
    프로그램 동작이 수행되는 동안 상기 선택된 열들로 공급될 전압을 발생하는 펌프 회로와;
    상기 선택된 행 및 열들에 의해서 지정된 메모리 셀들의 프로그램 구간들을 각각 알리는 프로그램 구간 신호들을 발생하되, 상기 데이터 비트들에 각각 대응하는 상기 지정된 메모리 셀들의 프로그램 구간들이 중첩되도록 상기 프로그램 구간 신호들을 순차적으로 발생하는 프로그램 구간 제어 회로와;
    상기 지정된 메모리 셀들에 프로그램될 데이터 비트들과 상기 프로그램 구간 신호들에 응답해서 상기 선택된 열들을 각각 지정하기 위한 선택 신호들을 발생하는 선택 회로 및;
    상기 선택 신호들에 응답해서 상기 선택된 열들을 상기 펌프 회로로부터의 전압으로 구동하는 기입 드라이버 회로를 포함하며, 상기 선택된 열들을 상기 펌프 회로로부터의 전압으로 구동되는 구간들은 중첩되는 것을 특징으로 하는 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 데이터 비트들 중 현재 프로그램될 데이터 비트에 관련된 프로그램 동작이 시작되고 제 1 시간이 경과한 후 다음에 프로그램될 데이터 비트에 관련된 프로그램 동작이 시작되는 것을 특징으로 하는 플래시 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 시간은 상기 지정된 각 메모리 셀이 소정의 드레솔드 전압까지 프로그램되는 데 필요한 시간에 상응하는 것을 특징으로 하는 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 시간은 상기 지정된 각 메모리 셀이 목표 드레솔드 전압까지 충분히 프로그램되는 데 필요한 제 2 시간보다 짧게 설정되는 것을 특징으로 하는 플래시 메모리 장치.
  12. 제 8 항에 있어서,
    상기 메모리 장치는 NOR형 플래시 메모리 장치인 것을 특징으로 하는 플래시 메모리 장치.
  13. 제 8 항에 있어서,
    상기 프로그램 구간 제어 회로는 카운터로 구성되는 것을 특징으로 하는 플래시 메모리 장치.
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