CN106683695A - 字线驱动器、半导体存储设备及使用它们的测试方法 - Google Patents

字线驱动器、半导体存储设备及使用它们的测试方法 Download PDF

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Abstract

一种半导体存储设备可以将多个字线预充电至第一和/或第二低电压。半导体存储设备可以将奇字线和偶字线预充电至不同电平，并且加速从存储单元朝着字线出现的通过GIDL以掩蔽容易受到GIDL影响的存储单元。

Description

字线驱动器、半导体存储设备及使用它们的测试方法
相关申请的交叉引用
本申请要求2015年11月6日向韩国知识产权局提交的申请号为10-2015-0155926的韩国专利申请的优先权，其全部内容通过引用的方式合并于本申请。
技术领域
本发明的各个实施例总的来说涉及半导体技术并且更具体地说涉及用于半导体器件的字线驱动器。
背景技术
例如动态随机存取存储器(DRAM)的半导体存储器件包括用于储存数据的多个存储单元。每一存储单元具有金属氧化物半导体(MOS)晶体管和电容器并且耦接到字线和位线。随着集成度增加，MOS晶体管变得更难以安全稳定运行。此外，因为由于改进制造方法而引起的栅线宽变得更小，在存储单元中使用的晶体管的尺寸也变得更小。因此，晶体管的阈值电压、电流驱动能力以及操作速度以及存储单元自身的信息存储时间裕度接近它们的安全操作极限。具体地说，由于在靠近栅电极的漏极区和源极之间的区域中出现的栅致漏极泄漏(GIDL)，现在时常难以保护存储单元的信息存储时间。这是因为，随着晶体管的尺寸降低，GIDL快速地增加。
由于容易受到GIDL影响的存储单元降低半导体存储设备的可靠性，存储单元需要在制造工艺的最初阶段处被掩蔽，以确保半导体存储设备的质量。因此，在晶片上制造存储器芯片过程中，对于能够有效地掩蔽用于易受GIDL影响的存储单元的存储器芯片的方法的需求增加。
发明内容
本发明的各个实施例涉及能够掩蔽容易受到GIDL影响的存储单元的字线驱动器、以及半导体存储设备和使用它们的测试方法。
在本发明的实施例中，字线驱动器可以包括：预充电电压产生器，配置为提供作为预充电电压的第一和/或第二低电压；以及副字线驱动器，配置为将字线预充电到预充电电压。字线的预充电电压与邻近于该字线的相邻字线的预充电电压不同。
在本发明的实施例中，半导体存储设备可以包括：存储单元阵列，包括交替布置的奇字线和偶字线；以及字线驱动器，配置为将奇字线预充电到第一和/或第二低电压，并且将偶字线预充电到第一和第二低电压中的一个。
在本发明的实施例中，半导体存储设备的测试方法可以包括：将第一数据储存在耦接到奇字线的存储单元中，并且将第二数据储存在耦接到偶字线的存储单元中；以及将奇字线预充电到第一低电压，并且将偶字线预充电到与第一低电压不同的第二低电压。
附图说明
图1是示出了根据本发明的实施例的半导体存储设备的框图。
图2是示出了GIDL的框图。
图3和图4是示出了根据本发明的实施例的存储单元阵列的结构的示意图。
图5是示出了根据本发明的实施例的字线驱动器的框图。
图6是示出了根据本发明的实施例的预充电电压产生器的框图。
图7是示出了根据本发明的实施例的半导体存储设备的测试方法的流程图。
具体实施方式
在下文中，以下将参考附图描述用于掩蔽栅致漏极泄漏(GIDL)的字线驱动器、半导体存储设备以及使用它们的测试方法。
参考图1，提供根据本发明的实施例的半导体存储设备1。
半导体存储设备1可以包括多个存储单元阵列11和12、读出放大器阵列13以及多个字线驱动器110至140。多个存储单元阵列11和12可以包括在一个存储体内。存储单元阵列11可以包括布置在其中的多个字线WL0至WL3和多个位线BL0至BL2。多个字线WL0至WL3可以包括奇字线和偶字线。位线BL0至BL2可以与多个字线垂直地布置。位线BL0至BL2可以包括奇位线和偶位线。在多个字线WL0至WL3和多个位线BL0至BL2之间的相应的交点可以耦接到存储单元MC。存储单元阵列12可以与存储单元阵列11同样的方式配置。
读出放大器阵列13可以共同耦接到两个相邻存储单元阵列11和12的位线。半导体存储设备1可以具有开口位线架构，其中，相邻存储单元阵列11和12的位线通过读出放大器阵列13耦接。
字线驱动器110和120可以选择多个字线WL0至WL3中的一个或更多个。字线驱动器110和120可以基于字线选择信号选择期望的字线。字线选择信号可以从解码行地址信号的行解码器(未示出)生成。半导体存储设备1可以包括用于选择多个位线BL0至BL2中的一个或更多个的列解码器(未示出)。如图1所示，字线驱动器110和120可以被划分并且布置在存储单元阵列11的两侧。布置在存储单元阵列11的左侧中的字线驱动器110可以访问字线WL0至WL3的第一部件，布置在存储单元阵列11的右侧中的字线驱动器120可以访问字线WL0至WL3的第二部件。然而，需要注意的是，字线驱动器110和120的位置或者构造可以不同。例如，字线驱动器可以不被划分并且可以仅仅布置在存储单元阵列的左侧或者右侧中。
字线驱动器110和120可以启用多个字线WL0至WL3中的一个或更多个或者对多个字线WL0至WL3中的一个或更多个预充电。字线驱动器110和120可将多个字线WL0至WL3中的一个或更多个启用至高电压电平。高电压可以包括从半导体存储设备1的供电电压所生成的泵电压。字线驱动器110和120可以对多个字线WL0至WL3中的一个或更多个预充电至第一和/或第二低电压VBBW0和VBBW1。字线驱动器110和120可以响应于电压控制信号而对多个字线WL0至WL3中的一个或更多个预充电至第一和/或第二低电压VBBW0和VBBW1。第一和第二低电压VBBW0和VBBW1可以不同。第二低电压VBBW1可以比第一低电压VBBW0更低。
在第一工作模式中，字线驱动器110和120可以将多个字线WL0至WL3中的一个或更多个预充电至第一低电压VBBW0。在第二工作模式中，字线驱动器110和120可以将多个字线WL0至WL3中的一个或更多个预充电至第一和/或第二低电压VBBW0和VBBW1。例如，字线驱动器110和120可以将以偶数顺序布置的偶字线WL0和WL2预充电至第一低电压VBBW0，并且将以奇数顺序布置的奇字线WL1和WL3预充电至第二低电压VBBW1。
第二工作模式可以对应于用于掩蔽受GIDL影响的存储单元的测试工作模式。第一工作模式可以对应于正常模式。第一工作模式可以包括除了测试工作模式之外的所有工作模式。在正常工作模式中，可以执行例如读取、写入、擦除和/或刷新操作的半导体存储设备1的一般操作。半导体存储设备1可以根据工作模式将字线预充电至不同电压。在第二工作模式中，半导体存储设备1可以将相邻字线预充电至不同电压。因此，能够容易地区分容易受到GIDL影响的存储单元。
存储单元阵列11还可以包括上伪字线UDWL和下伪字线DDWL。上伪字线UDWL可以布置在存储单元阵列11的顶部，下伪字线DDWL可以布置在存储单元阵列11的底部。在第一工作模式中，字线驱动器110和120可以将上伪字线UDWL和下伪字线DDWL预充电至第一低电压VBBW0。在第二工作模式中，字线驱动器110和120可以将上伪字线UDWL和下伪字线DDWL预充电至第一和/或第二低电压VBBW0和VBBW1。
例如，字线驱动器110和120在将上伪字线UDWL预充电至第一低电压VBBW0时可以将下伪字线DDWL预充电至第二低电压VBBW1。或者也作为示例，字线驱动器110和120在将上伪字线UDWL预充电至第二低电压VBBW1时可以将下伪字线DDWL预充电至第一低电压VBBW0。在实施例中，字线驱动器110和120可以将上伪字线UDWL预充电至与奇字线WL1和WL3相同的电压电平，并且将下伪字线DDWL预充电至与奇字线WL0和WL2相同的电压电平。
图2是示出了在半导体存储设备中可能出现的栅致漏极泄漏(GIDL)的框图。通过GIDL可能从存储单元到字线出现。例如，图2的部件可以包括在图1的存储单元阵列11的部件之中的部分字线、部分位线以及部分存储单元。
参考图2，第一字线WL0可以耦接到第一和第二存储单元201和202。在第一字线WL0和第一位线BL0之间的交点可以耦接到第一单元晶体管CT1和第一存储单元201。在第一字线WL0和第二位线BL1之间的交点可以耦接到第二单元晶体管CT2和第二存储单元202。第二字线WL1可以耦接到第三和第四存储单元203和204。在第二字线WL1和第一位线BL0之间的交点可以耦接到第三单元晶体管CT3和第三存储单元203。在第二字线WL1和第二位线BL1之间的交点可以耦接到第四单元晶体管CT4和第四存储单元204。第三字线WL2可以耦接到第五和第六存储单元205和206。在第三字线WL2和第一位线BL0之间的交点可以耦接到第五单元晶体管CT5和第五存储单元205。在第三字线WL2和第二位线BL1之间的交点可以耦接到第六单元晶体管CT6和第六存储单元206。第四字线WL3可以耦接到第七存储单元207。在第四字线WL3和第一位线BL0之间的交点可以耦接到第七单元晶体管CT7和第七存储单元207。
例如，假设具有高电平的数据(在下文中称数据1)储存在第二和第五存储单元202和205中。在第一工作模式中，字线驱动器110和120可以将与奇字线对应的第一和第三字线WL0和WL2和与奇字线对应的第二字线WL1预充电至第一低电压VBBW0。此时，通过GIDL可能从储存数据1的存储单元朝着预充电至低电压电平的字线出现。具体地说，如下所述，通过GIDL可以流向未形成在相同有源区中的字线。
在第二工作模式中，字线驱动器110和120可以将与奇字线对应的第一和第三字线WL0和WL2预充电至第一低电压VBBW0，并且将与奇字线对应的第二字线WL1预充电至第二低电压VBBW1。第二字线WL1可以被预充电至一个比第一和第三字线WL0和WL2更低的电平。来自第二和第五存储单元202和205的通过GIDL可以朝着第二字线WL1流动。此时，由于第二字线WL1被预充电至比第一低电压VBBW0更低的第二低电压VBBW1的电平，更高的通过GIDL可能出现。因此，容易受到GIDL影响的存储单元由于通过GIDL而可能丢失储存在其中的数据1。
图3和图4分别是根据本发明的实施例的存储单元阵列的平面图和截面图。例如，图3和4的存储单元阵列可以是图1的存储单元阵列11。
参考图3，存储单元阵列可以包括上伪字线UDWL、第一至第四字线WL0至WL3以及第一至第三位线BL0至BL2。耦接到在字线UDWL和WL0至WL3以及位线BL0至BL2之间的相应的交点的存储单元由圆表示。存储单元阵列可以具有布置在对角线上的存储单元形成在共享有源区中的结构，以便减少该区域。例如，第一和第三存储单元301和303可以形成在第一有源区311上方，第二存储器单元302和虚存储单元308可以形成在第二有源区312上方。第五和第七存储单元305和307可以形成在第三有源区313上方。
参考图4，具有掩埋栅BG的第三和第四字线WL2和WL3可以形成在第三有源区313中。第二字线WL1的掩埋栅BG可以接近于第三有源区313形成。尽管未示出，在第三有源区313和第二字线WL1之间的空间可以充满氧化物材料。第五存储单元305可以形成在第三有源区313的第一区域401上方，第一位线BL0可以形成在第三有源区313的第二区域402上方，以及第七存储单元307可以形成在第三有源区313的第三区域403上方。在第三字线WL2被预充电至第一低电压VBBW0的电平并且第二字线WL1被预充电至第二低电压VBBW1的电平时，通过GIDL可能从存储单元305到第二字线WL1出现。
回到图3，数据1可以储存在耦接到与偶字线对应的第一和第三字线WL0和WL2的存储单元中。此外，具有低电平的数据(在下文中称为数据0)可以形成在耦接到与奇字线对应的第二字线的存储单元中，以便掩蔽容易受到GIDL影响的存储单元。在图3中，储存数据1的存储单元由涂色圆表示，储存数据0的存储单元由未涂色圆表示。在对应数据被储存后，字线驱动器110和120可以将奇字线WL0和WL2预充电至第一低电压VBBW0，并且将奇字线WL1和WL3预充电至第二低电压VBBW1。在第二和第五存储单元302和305容易受到GIDL影响时，通过GIDL可以从第二和第五存储单元302和305流动到预充电至更低的电压电平的第二字线WL1。通过GIDL可以被加速，因为第二字线WL1被预充电的电压电平较低。因此，字线驱动器110和120能够建立如下的环境：字线能够沿着通过GIDL被加速的方向预充电，并且容易受到通过GIDL影响的存储单元能够容易地被掩蔽。
参考图5，提供根据本发明的实施例的字线驱动器500。例如，图5的字线驱动器500可以是图1的字线驱动器110至140中的一个。
字线驱动器500可以包括预充电电压产生器510和副字线驱动器520。预充电电压产生器510可以响应于电压控制信号VC<0:n>输出作为预充电电压VPCG的第一和/或第二低电压VBBW0和VBBW1。电压控制信号VC<0:n>可以基于图1的半导体存储设备的地址信号和工作模式而生成。因此，电压控制信号VC<0:n>可以根据半导体存储设备的工作模式是第一还是第二工作模式而改变，并且改变以选择被施加到奇或者偶字线的预充电电压。
预充电电压产生器510可以响应于电压控制信号VC<0:n>而另外输出作为预充电电压VPCG的第三和第四低电压VSS和VBB。第三低电压VSS可以比第一低电压VBBW0更高，第四低电压VBB可以比第二低电压VBBW1更低。预充电电压产生器510可以响应于电压控制信号VC<0:n>而输出第三低电压而不是第一低电压VBBW0作为预充电电压VPCG，并且输出第四低电压VBB而不是第二低电压VBBW1作为预充电电压VPCG。在第三和第四低电压VSS和VBB作为预充电电压被提供时，可以进一步增加在奇字线和偶字线之间的电压差，并且也可能进一步增加从存储单元出现的通过GIDL。
副字线驱动器520可以包括用于启用至少一个字线WL的配置。需要注意的是，字线驱动器500可以包括分别耦接到多个字线的多个副字线驱动器。副字线驱动器520可以包括字线启用单元521和预充电单元522。字线启用单元521可以响应于字线选择信号启用耦接到副字线驱动器520的字线WL或者为其预充电。字线选择信号可以包括主字线选择信号MWL和副字线选择信号SWL。主字线选择信号MWL和副字线选择信号SWL可以基于地址信号生成。例如，在主字线选择信号被启用时，字线启用单元521可以启用字线WL至与副字线选择信号SWL对应的电压电平。此外，在主字线选择信号失效时，字线启用单元521可以使字线WL预充电至与预充电电压VPCG对应的电压电平。
预充电单元522可以响应于副字线选择信号SWL的反转信号SWLB对字线WL预充电。在副字线选择信号SWL根据地址信号被停用并且因此信号SWLB被启用时，字线预充电单元522可以将字线WL预充电至与预充电电压VPCG对应的电压电平。
现在参考图6，提供根据本发明的实施例的预充电电压产生器。例如，图6的预充电电压产生器可以是图5的预充电电压产生器510。
预充电电压产生器510可以包括第一至第六晶体管T11至T16和电压选通单元601。第一晶体管T11可以通过其栅接收第一电压控制信号VC<0>。第一晶体管T11的源极或者漏极可以接收第一低电压VBBW0，并且其它可以耦接到第一电压线VL1。第二晶体管T12可以通过其栅接收第二电压控制信号VC<1>。第二晶体管T12的源极或者漏极可以接收第一低电压VBBW0，并且其它可以耦接到第二电压线VL2。第三晶体管T13可以通过其栅接收第三电压控制信号VC<2>。第二晶体管T12的源极或者漏极可以接收第二低电压VBBW1，并且其它可以耦接到第二电压线VL2。第四晶体管T14可以通过其栅接收第四电压控制信号VC<3>。第四晶体管T14的源极或者漏极可以接收第三低电压VSS，并且其它可以耦接到第一电压线VL1。第五晶体管T15可以通过其栅接收第五电压控制信号VC<4>。第五晶体管T15的源极或者漏极可以接收第四低电压VBB，并且其它可以耦接到第二电压线VL2。第六晶体管T16可以通过其栅接收第六电压控制信号VC<5>，并且第六晶体管T16的源极和漏极可以分别耦接到第一和第二电压线VL1和VL2。
电压选通单元601可以响应于第七电压控制信号VC<6>提供第一和第二电压线VL1和VL2的电压，分别作为用于奇字线的预充电电压VPCG_ODD和用于偶字线的预充电电压VPCG_EVEN。例如，在第七电压控制信号VC<6>被启用时，电压选通单元601可以将第一电压线VL1耦接至与奇字线耦接的副字线驱动器，使得第一电压线VL1的电压作为预充电电压VPCG_ODD被提供。此外，电压选通单元601可以将第二电压线VL2耦接至与偶字线耦接的副字线驱动器，使得第二电压线VL2的电压作为预充电电压VPCG_EVEN被提供。例如，在第七电压控制信号VC<6>被停用时，电压选通单元601可以将第一电压线VL1耦接至与奇字线耦接的副字线驱动器，使得第一电压线VL1的电压作为预充电电压VPCG_ODD被提供。此外，电压选通单元601可以将第二电压线VL2耦接至与偶字线耦接的副字线驱动器，使得第二电压线VL2的电压作为预充电电压VPCG_EVEN被提供。
在第一工作模式中，第一、第二以及第六电压控制信号VC<0>、VC<1>以及VC<5>可以被启用，并且第三至第五电压控制信号VC<2>、VC<3>以及VC<4>可以被停用。因此，第一和第二电压线VL1和VL2可以被设定为第一低电压VBBW0的电平。因此，预充电电压VPCG_ODD和VPCG_EVEN可以具有第一低电压VBBW0的电平，并且奇字线和偶字线可以被预充电至第一低电压VBBW0的电平。
在第二工作模式中，第一和第三电压控制信号VC<0>和VC<2>可以被启用，并且第二、第四、第五以及第六电压控制信号VC<1>、VC<3、VC<4>以及VC<5>可以被停用。因此，第一电压线VL1可以被设定为第一低电压VBBW0的电平，第二电压线VL2可以被设定为第二低电压电平VBBW1的电平。在第七电压控制信号VC<6>被启用时，预充电电压VPCG_EVEN可以具有第一低电压VBBW0的电平，预充电电压VPCG_ODD可以具有第二低电压VBBW1的电平。因此，偶字线可以被预充电至第一低电压VBBW0的电平，奇字线可以被预充电至第二低电压VBBW1的电平。在第七电压控制信号VC<6>被停用时，预充电电压VPCG_EVEN可以具有第二低电压VBBW1的电平，预充电电压VPCG_ODD可以具有第一低电压VBBW0的电平。因此，偶字线可以被预充电至第二低电压VBBW1的电平，奇字线可以被预充电至第一低电压VBBW0的电平。
在第二工作模式中，第四和第五电压控制信号VC<3>和VC<4>可以被启用而不是第一和第三电压控制信号VC<0>和VC<2>被启用。因此，第一电压线VL1可以被设定为第三低电压VSS的电平，第二电压线VL2可以被设定为第四低电压电平VBB的电平。因此，偶字线可以被预充电为第三和第四低电压VSS和VBB中的一个，奇字线可以被预充电为第四和第三低电压VBB和VSS中的的一个。
图7是示出了根据本发明的实施例的半导体存储设备的测试方法的流程图。例如，图7的测试方法可以通过图1的半导体存储设备执行。
参考图1至7，将描述根据本发明的实施例的半导体存储设备的测试方法和操作如下。首先，半导体存储设备1可以在第二工作模式中操作，以便掩蔽容易受到GIDL影响的存储单元。在步骤701处，半导体存储设备1可以将数据1储存在耦接到偶字线WL0和WL2的存储单元中，并且将数据0储存在耦接到奇字线WL1和WL3的存储单元中。
然后，在步骤702处，半导体存储设备1可以将偶字线WL0和WL2预充电至第一低电压VBBW0，并且将奇字线WL1和WL3预充电至第二低电压VBBW1。由于奇字线WL1和WL3被预充电到比偶字线WL0和WL2更低的电压电平，来自在储存数据1的存储单元之中的容易受到GIDL影响的存储单元的电流可以流向奇字线WL1和WL3。此时，在储存数据1的存储单元之中的一些存储单元由于GIDL而可能丢失储存在其中的数据。
然后，在步骤703处，半导体存储设备1可以读取储存在存储单元中的数据。在步骤704处，半导体存储设备1可以判定从存储单元读取的数据是否等于储存在存储单元中的数据。在步骤705处，在从耦接到偶字线WL0和WL2的存储单元读取的数据等于储存在存储单元中的等于或者等于1时，半导体存储设备1可以确定存储单元是正常存储单元。另一方面，在步骤706处，在从耦接到偶字线WL0和WL2的存储单元读取的数据与储存在存储单元中的数据不同或者不同于1时，半导体存储设备1可以确定存储单元由于GIDL而丢失储存在其中的数据并且是异常存储单元。
可以通过将数据0储存在耦接到偶字线WL0和WL2的存储单元中、将数据1储存在耦接到奇字线WL1的存储单元中、将偶字线WL0和WL2预充电至第二低电压VBBW1以及将奇字线WL1和WL3预充电至第一低电压VBBW1来重复这种方法。因此，根据本发明的实施例的半导体存储设备可以有效地掩蔽在晶圆级容易受到GIDL影响的存储单元，因此有可能不仅减少生产成本而且提高半导体存储设备的可靠性。
虽然以上已经描述某些实施例，对于本领域技术人员将理解的是所描述的实施例仅仅是为了示例。因此，在本文中所描述的本发明不应该限于所描述的实施例。在不脱离正如附加权利要求所限定的本发明的精神和范围的情况下本领域技术人员在已经读取本发明后可以设想各种其它实施例。

Claims (20)

1.一种字线驱动器，包括：
预充电电压产生器，适于提供第一低电压和/或第二低电压作为预充电电压；以及
副字线驱动器，适于将字线预充电至预充电电压，
其中，字线的预充电电压与接近于该字线的相邻字线的预充电电压不同。
2.根据权利要求1所述的字线驱动器，其中，第二低电压具有比第一低电压更低的电平。
3.根据权利要求1所述的字线驱动器，其中，副字线驱动器包括：
字线启用单元，适于响应于主字线选择信号将字线启用至与副字线选择信号对应的电压电平或者将字线预充电至预充电电压的电平；以及
预充电单元，适于响应于副字线选择信号将字线预充电至预充电电压的电平。
4.根据权利要求3所述的字线驱动器，其中，预充电单元适于响应于副字线选择信号的反转信号将第一字线预充电至预充电电压的电平。
5.根据权利要求1所述的字线驱动器，其中，预充电电压产生器响应于电压控制信号将第三低电压和第四低电压中的一个提供为预充电电压，以及
第三低电压具有比第一低电压更高的电平，第四低电压具有比第二低电压更低的电平。
6.一种半导体存储设备，包括：
存储单元阵列，包括交替地布置的奇字线和偶字线；以及
字线驱动器，适于将奇字线预充电至第一低电压和/或第二低电压，并且将偶字线预充电至第一低电压和第二低电压中的一个。
7.根据权利要求6所述的半导体存储设备，其中，第二低电压具有比第一低电压更低的电平。
8.根据权利要求6所述的半导体存储设备，其中，字线驱动器分别将奇字线和偶字线预充电至第三低电压和第四低电压，以及
其中，第三低电压具有比第一低电压更高的电平，第四低电压具有比第二低电压更低的电平。
9.根据权利要求6所述的半导体存储设备，还包括：
副字线驱动器，适于响应于字线选择信号启用和/或停用奇字线和偶字线；以及
预充电电压产生器，适于响应于电压选择信号将第一低电压和第二低电压中的一个提供至耦接到偶字线的副字线驱动器，并且将第一低电压和第二低电压中的一个提供至耦接到奇字线的副字线驱动器。
10.根据权利要求9所述的半导体存储设备，其中，在第一工作模式中，预充电电压产生器将第一低电压提供至耦接到偶字线的副字线驱动器和耦接到奇字线的副字线驱动器。
11.根据权利要求10所述的半导体存储设备，其中，在第二工作模式中，预充电电压产生器将第一低电压提供至耦接到偶字线的副字线驱动器和并且将第二低电压提供至耦接到奇字线的副字线驱动器。
12.根据权利要求11所述的半导体存储设备，其中，存储单元阵列还包括布置在其顶部处的上伪字线和布置在其底部的下伪字线；以及
字线驱动器将上伪字线预充电至第一低电压和第二低电压中的一个，将下伪字线预充电至第一低电压和第二低电压中的另一个。
13.根据权利要求12所述的半导体存储设备，其中，在第一工作模式中，字线驱动器将上伪字线和下伪字线预充电至第一低电压。
14.根据权利要求13所述的半导体存储设备，其中，在第二工作模式中，字线驱动器将上伪字线预充电至第二低电压电平并且和将下伪字线预充电至第一低电压电平。
15.一种用于掩蔽受GIDL影响的存储单元的半导体存储设备的测试方法，测试方法包括：
将第一数据储存在耦接到偶字线的存储单元中，并且将第二数据储存在耦接到奇字线的存储单元中；以及
将偶字线预充电至第一低电压，并且将奇字线预充电至与第一低电压不同的第二低电压。
16.根据权利要求15所述的测试方法，其中，第二低电压具有比第一低电压更低的电平。
17.如权利要求15所述的测试方法，还包括：
判定从耦接到奇字线的存储单元读取的数据是否是第一数据；以及
根据判定结果掩蔽耦接到奇字线的存储单元。
18.根据权利要求15所述的测试方法，其中，在正常工作模式中，奇字线和偶字线被预充电至第一低电压。
19.根据权利要求15所述的测试方法，还包括：将偶字线预充电至第三低电压，并且将奇字线预充电至第四低电压。
20.根据权利要求19所述的测试方法，其中，第三低电压具有比第一低电压更高的电平，并且第四低电压具有比第二低电压更低的电平。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021022757A1 (zh) * 2019-08-06 2021-02-11 长鑫存储技术有限公司 字线驱动电路及存储单元
CN114388019A (zh) * 2022-01-14 2022-04-22 长鑫存储技术有限公司 存储器的检测方法
WO2023151150A1 (zh) * 2022-02-14 2023-08-17 长鑫存储技术有限公司 半导体测试结构及其制备方法、测试晶圆及其测试方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11972803B2 (en) * 2022-01-07 2024-04-30 Sandisk Technologies, Llc Word line zone dependent pre-charge voltage

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101047030A (zh) * 2006-03-27 2007-10-03 海力士半导体有限公司 闪存器件及其读操作方法
CN101206922A (zh) * 2006-12-22 2008-06-25 三星电子株式会社 非易失性存储器及在非易失性存储器中编程的方法
CN101595529A (zh) * 2006-11-16 2009-12-02 桑迪士克股份有限公司 非易失性存储器软编程中的受控升压
US20110141840A1 (en) * 2007-10-24 2011-06-16 Novelics, Llc. Nor-or decoder

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0164377B1 (ko) * 1995-07-15 1999-02-18 김광호 반도체 메모리장치의 서브워드라인 드라이버
KR100648280B1 (ko) 2005-01-04 2006-11-23 삼성전자주식회사 반도체 메모리 장치 및 그것의 워드라인 전압 공급 방법
KR101343557B1 (ko) * 2010-03-22 2013-12-20 에스케이하이닉스 주식회사 반도체 장치 및 그 테스트 방법
US9099196B2 (en) * 2013-01-25 2015-08-04 Samsung Electronics Co., Ltd. Semiconductor memory device and method of operating the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101047030A (zh) * 2006-03-27 2007-10-03 海力士半导体有限公司 闪存器件及其读操作方法
CN101595529A (zh) * 2006-11-16 2009-12-02 桑迪士克股份有限公司 非易失性存储器软编程中的受控升压
CN101206922A (zh) * 2006-12-22 2008-06-25 三星电子株式会社 非易失性存储器及在非易失性存储器中编程的方法
US20110141840A1 (en) * 2007-10-24 2011-06-16 Novelics, Llc. Nor-or decoder

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021022757A1 (zh) * 2019-08-06 2021-02-11 长鑫存储技术有限公司 字线驱动电路及存储单元
CN114388019A (zh) * 2022-01-14 2022-04-22 长鑫存储技术有限公司 存储器的检测方法
CN114388019B (zh) * 2022-01-14 2023-09-19 长鑫存储技术有限公司 存储器的检测方法
WO2023151150A1 (zh) * 2022-02-14 2023-08-17 长鑫存储技术有限公司 半导体测试结构及其制备方法、测试晶圆及其测试方法

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