CN114388019A - 存储器的检测方法 - Google Patents

Abstract

本公开提供一种存储器的检测方法，涉及半导体技术领域，用于解决无法测试存储器预充电时间的技术问题，该存储器的检测方法先在第一对角线和第二对角线上写入第一存储数据，之后再写入第二存储数据，按照第一读取顺序读取位于第一对角线和第二对角线上的存储单元的存储数据，并在每读取一个存储单元的存储数据之前，缩短与该存储单元连接的位线和参考位线预充电时间，以增加该存储单元读取时出错的几率，若是该存储单元的存储数据与第一存储数据不同或者与第二存储数据不同，则证明出错时的第一预设时间为该存储器对应的行预充电时间的边界值，缩短了测试时间，此外，对角线周边为未知数据，拓宽了测试环境的设定范围，可对不同的存储器进行测试。

Description

存储器的检测方法

技术领域

本公开涉及半导体技术领域，尤其涉及一种存储器的检测方法。

背景技术

在动态随机存储器(Dynamic random access memory，简称DRAM)中，存储器阵列是由多个存储体(bank)组成，而每个存储体(blank)又由多个重复的存储单元(cell)组成，需要读取存储单元中的存储数据时，首先需要完成对需要存储单元(cell)的选址，即，通常选中其中一条字线，以激活该条字线，然后通过打开同时与该条字线上的存储单元连接的位线，通过感应放大器(SA)放大位线与参考位线之间压差，并将该压差输送到IO线路中，以完成存储器的读取操作，在关闭该字线之后，打开另一条字线之前，需要对位线和参考位线进行预充电操作，以使得位线电位和参考位线的电位回到同一参考值，以保证与另一条位线连接存储单元的存储数据的真实性，因此，预充电时间的大小直接影响存储器的质量，但是，相关技术中并没有有效的手段来检测存储器的预充电时间。

发明内容

鉴于上述问题，本公开实施例提供一种存储器的检测方法，用于对存储器的预充电时间进行测试。

为了实现上述目的，本公开实施例提供如下技术方案：

本公开实施例提供一种存储器的检测方法，其中，所述存储器包括多个存储体，每个所述存储体包括第一存储阵列和第二存储阵列，且所述第一存储阵列具有第一对角线，所述第二存储阵列具有第二对角线，所述第一对角线和所述第二对角线的朝向相同，所述检测方法包括如下步骤：

步骤a，向位于所述第一对角线和所述第二对角线上的所有的存储单元写入第一存储数据；

步骤b，按照第一读取顺序分别读取位于所述第一对角线和所述第二对角线上的存储单元上的存储数据，并在每读取一个所述存储单元的所述存储数据之前，对与该存储单元连接的位线和参考位线进行第一预设时间的预充电，所述第一预设时间小于所述预充电时间，判断所述存储单元的存储数据与所述第一存储数据是否相同；

步骤c，向位于所述第一对角线上和所述第二对角线上的所有存储单元写入第二存储数据，所述第二存储数据与所述第一存储数据不同；

步骤d，重复步骤b，判断所述存储单元的存储数据与所述第二存储数据是否相同。

在一些实施例中，在所述步骤b之后，在所述步骤c之前，所述检测方法还包括

步骤e，按照第二读取顺序读取位于所述第一对角线和所述第二对角线上的所述存储单元上的存储数据，并在每读取一个所述存储单元的存储数据之前，对与该存储单元连接的所述位线和所述参考位线进行第一预设时间的预充电，判断所述存储单元的存储数据与所述第一存储数据是否相同。

在一些实施例中，在所述步骤d中包括，重复步骤b、步骤c和步骤e，判断所述存储单元的存储数据与所述第二存储数据是否相同。

在一些实施例中，还包括：若步骤b中的所述存储数据与所述第一存储数据相同，以及步骤d中所述存储数据与所述第二存储数据相同，则调整步骤b中第一预设时间的数值，并重复步骤b至步骤d，直至步骤b中的所述存储数据与所述第一存储数据不同，或者步骤d中的所述存储数据与所述第二存储数据不同，则读取的存储数据出错时，所对应的第一预设时间为行预充电时间的边界值。

在一些实施例中，在步骤a之后，在步骤b之前，所述检测方法还包括：降低所述存储器的均衡电压。

在一些实施例中，向每个所述存储体写入第一电压，所述第一电压小于所述存储体中的字线的开启电压。

在一些实施例中，向每个所述存储体写入第二电压，所述第二电压大于与所述存储体中字线连接的晶体管的关闭电压。

在一些实施例中，所述第一存储数据为“1”，所述第二存储数据为“0”。

在一些实施例中，所述存储器还包括设置在所述位线和所述参考位线之间的均衡器单元；通过所述均衡器单元向所述存储单元施加所述均衡电压。

在一些实施例中，所述均衡器单元包括第一晶体管、第二晶体管以及第三晶体管；

所述第一晶体管的栅极、所述第二晶体管的栅极以及所述第三晶体管的栅极连接；

所述第一晶体管的源极与所述位线连接，所述第一晶体管的漏极与所述参考位线连接；

所述第二晶体管的源极与所述位线连接，所述第二晶体管的漏极与所述第三晶体管的源极连接；

所述第三晶体管的漏极与所述参考位线连接。

在一些实施例中，所述均衡器单元还包括第一信号线，所述第一信号线分别与所述第一晶体管的栅极、所述第二晶体管的栅极以及所述第三晶体管的栅极连接，所述第一信号线用于给所述均衡器单元提供电压，以打开或者关闭所述均衡器单元。

在一些实施例中，所述第二晶体管的漏极和所述第三晶体管的源极还与第二信号线连接，所述第二信号线用于给所述位线和所述参考位线提供重置电压。

在一些实施例中，所述存储器包括读取电路和外围电路，所述读取电路与所述位线连接，用于将与该位线连接的存储数据传输至所述外围电路中。

在一些实施例中，所述读取电路包括：读取晶体管，所述读取晶体管的栅极与第三信号线连接，所述第三信号线用于控制所述读取晶体管的打开或者关闭；

所述读取晶体管的源极与所述位线连接，所述读取晶体管的漏极通过第四信号线与所述外围电路连接。

在一些实施例中，所述存储器中还包括感应放大器，所述感应放大器设置在所述位线与该位线对应的所述参考位线之间，用于放大所述位线与该位线对应的所述参考位线之间的压差。

在一些实施例中，所述感应放大器包括第四晶体管、第五晶体管、第六晶体管和第七晶体管；

所述第四晶体管的栅极与所述参考位线连接，所述第四晶体管的源极与所述位线连接；

所述第五晶体管的栅极与所述位线连接，所述第五晶体管的源极与所述参考位线连接，所述第五晶体管的漏极与所述第四晶体管的漏极连接，并与第一电源线连接，所述第一电源线用于提供低电位电压；

所述第六晶体管的栅极与所述参考位线连接，所述第六晶体管的源极与所述位线连接；

所述第七晶体管的栅极与所述位线连接，所述第七晶体管的源极与所述参考位线连接，所述第七晶体管的漏极与所述第六晶体管的漏极连接，并与第二电源线连接，所述第二电源线用于提供高电位电压。

本公开实施例所提供的存储器的检测方法中，先在存储体的第一对角线和第二对角线上写入第一存储数据，并降低存储器的均衡电压，在得知会增加位线的电位和参考位线的电位均重置为参考电位所需时间的前提下，按照第一读取顺序读取位于第一对角线和第二对角线上的存储单元的存储数据，并在每读取一个存储单元的存储数据之前，缩短与该存储单元连接的位线和参考位线预充电时间，以增加该存储单元读取时出错的几率，若是该存储单元的存储数据与第一存储数据不同，则证明出错时的第一预设时间为该存储器对应的行预充电时间的边界值，如此设置，不用对存储体内的所有存储单元进行测试，缩短了测试时间，降低了测试成本，还可根据测试效果适当增加写入数据的对角线数量来对预充电时间进行测试，划分出存储器的优劣，以满足不同的使用商对存储器的性能要求。

此外，本公开实施例中，还向位于第一对角线和第二对角线上的所有存储单元写入第二存储数据，第二存储数据与第一存储数据不同，然后按照读取第一存储数据的工艺来读取第二存储数据，如此，无论位于第一对角线和第二对角线前方以及周围的存储单元的存储数据为何，均能保证在缩短与该存储单元连接的位线和参考位线预充电时间时，能够增加在读取位于第一对角线和第二对角线上的存储数据出错几率，由于对角线周边为未知数据，进而拓宽了测试环境的设定范围，使得该存储器的检测方法能够检测不同类型的存储器，更贴近使用者场景，扩大了检测方法适用范围。

除了上面所描述的本公开实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本公开实施例提供的存储器的检测方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。

附图说明

为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开实施例提供的存储器的布局图；

图2为本公开实施例提供的存储单元的示意图；

图3为本公开实施例提供的存储器的检测方法的工艺流程图一；

图4为本公开实施例提供的存储器的检测方法中写入第一存储数据之后的示意图；

图5为本公开实施例提供的存储器的检测方法中读取第一存储数据的时序图；

图6为本公开实施例提供的存储器的检测方法中写入第二存储数据之后的示意图；

图7为本公开实施例提供的存储器的检测方法的工艺流程图二；

图8为本公开实施例提供的存储器的检测方法中反向读取第一存储数据的示意图；

图9为本公开实施例提供的存储器的电路图。

附图标记：

100：存储体；110：第一存储阵列；120：第二存储阵列；130：存储单元；131：晶体管；132：电容器；140：均衡器单元；150：第一信号线；160：第二信号线；170：第三信号线；180：第四信号线。

具体实施方式

相关技术中并无有效的手段来检测存储器的预充电时间，进而无法对存储器的质量的优劣进行划分，针对上述的技术问题，在本公开实施例中，通过先后向每个存储体的第一对角线和第二对角线上写入第一存储数据和第二存储数据，并搭配调整均衡电压和预充电时间，以增加读取位于第一对角线和第二对角线上的存储单元的存储数据时出错的几率，若是存储单元的存储数据与第一存储数据不同，或者是，存储单元的存储数据与第二存储数据不同，则证明出错时的第一预设时间为该存储器对应的行预充电时间的边界值，如此设置，不用对存储体内的所有存储单元进行测试，缩短了测试时间，降低了测试成本，由于对角线周边为未知数据，拓宽了测试环境的设定范围，可以对不同的存储器的预充电时间进行测试，划分出存储器的优劣，以满足不同的使用商对存储器的性能要求。

为了使本公开实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本公开保护的范围。

本公开实施例提供的存储器的检测方法，用于检测存储器的预充电时间，也可以是说，用于检测行预充电时间的边界值，存储器可以包括多个重复的存储体100，其结构如图1所示，需要说明的，图1所示出的仅为一个存储体100中的部分存储单元130，并非一个存储体100的全部。

每个存储体100包括第一存储阵列110和第二存储阵列120，第一存储阵列110和第二存储阵列120分别位于感应放大器SA的两侧，其中，第一存储阵列110和第二存储阵列120中存储单元130的排布方式相同，均按矩形阵列进行排布，第一存储阵列110具有第一对角线S1，第二存储阵列120具有第二对角线S2，第一对角线S1和第二对角线S2的朝向相同，以图1所示的方位为例，第一对角线S1为第一存储阵列110的左上角和右下角之间的连线，第二对角线S2为第二存储阵列120的左上角和右下角之间的连线。

在本实施例中，第一存储阵列110包括图1中左侧的虚线框内的存储单元，第二存储阵列120包括图2中右侧的虚线框内的存储单元。

存储器中还包括多条位线(Bit Line，简称BL)和多条字线(Wit Line，简称WL)，其中，每个存储单元130分别与一条位线BL和一条字线WL连接，用于实现对数据的写入和读取。

其中，将存储器中的多条位线划分为多个位线组，每个位线组中具有8条位线BL，为了方便下文的描述，不妨将每个位线组中的位线记为BL0、BL1、BL2……BL7。

如图1所示，位线BL0和位线BL4位于同一行，位线BL0与位线BL4之间设置有一个感应放大器SA，也就是说，感应放大器SA的一端与位线BL0连接，感应放大器SA的另一端与位线BL4连接，此外，位线BL0用于与第一存储阵列110中的第一行的存储单元130连接，位线BL4用于与第二存储阵列120的第一行的存储单元130连接。

当需要读取与位线BL0连接的存储单元130的存储数据时，此时，需要将位线BL4作为参考位线，当需要读取位线BL4连接的存储单元130的存储数据时，此时，需要将位线BL0作为参考位线。

依次类推，位线BL1和位线BL5位于同一行，且位线BL1和位线BL5之间具有一个感应放大器SA；位线BL2和位线BL6位于同一行，位线BL2和位线BL6之间具有一个感应放大器SA；位线BL3和位线BL7位于同一行，位线BL3和位线BL7之间具有一个感应放大器SA。

如图2所示，每个存储单元130均包括一个晶体管131和一个电容器132，晶体管131的栅极与字线WL连接，晶体管131的源极与位线BL连接，晶体管131的漏极与电容器132连接，需要说明的是，晶体管131的源极也可以与电容器132连接，相应地，晶体管131的漏极与位线BL连接。

如图3所示，本公开实施例提供的存储器的检测方法，包括如下的步骤：

步骤a，向位于第一对角线和第二对角线上的所有存储单元写入第一存储数据。

示例性地，首先对存储单元130进行初始化操作，以激活存储单元130，然后进行写入操作，并对存储单元130写入第一存储数据，其中，第一存储数据可以为“1”，也可以为“0”，为了方便后续对存储器的检测方法的描述，以下均以第一存储数据为“1”为例进行描述，其分布如图4所示。

再向位于第一对角线和第二对角线上的所有存储单元写入第一存储数据之后，降低存储器的均衡电压，给存储器制造一个比较差的实验环境，相应地，会增加位线的电位和参考位线的电位均重置到参考电位所用的时间，但是如何判断出位线的电位和参考位线的电位均重置为参考电位所用时间的准确值，成为目前的难点。

基于上述的难点，本公开实施例进行了如下的检测操作，能够精准地获知存储器的预充电时间。

步骤b，按照第一读取顺序分别读取位于第一对角线和第二对角线上的存储单元上的存储数据，并在每读取一个存储单元的存储数据之前，对与该存储单元连接的位线和所述参考位线进行第一预设时间的预充电，第一预设时间小于预充电时间，判断存储单元的存储数据与第一存储数据是否相同。

其中，第一读取顺序可以理解为沿第一对角线的顶端指向底端的方向，即，图4中的X方向。

可以按第一读取顺序先读取第一对角线S1上的存储单元130的存储数据，然后再去读取第二对角线S2上的存储单元130的存储数据。

在每读取一个存储单元130的存储数据之前，需要对与该存储单元130连接的位线BL和参考位线/BL进行预充电，以使位线BL和参考位线/BL的电位重置到参考电位V_BLP，进而保证在读取存储单元130的存储数据的准确性。

在本实施例中，通过对与存储单元130连接的位线BL和参考位线/BL进行第一预设时间的预充电，第一预设时间小于预充电时间，预充电时间为位线BL和参考位线/BL的电位重置到参考电位V_BLP所用的时间，即为时序参数tPR(Row Precharge Time，简称tRP)，tRP是DRAM中从前一条字线的预充电命令(PRE)到下一条字线的激活命令(ACT)之间的时间，用于表征了DRAM阵列恢复到预充电状态的速度。

示例性地，如图4和图5所示，如果需要读取与位线BL1连接，并位于第一对角线S1上的存储单元的第一存储数据时，且位于该存储单元前方的存储单元130，也就是说，与位线BL1连接的第一个存储单元130的存储数据为“0”，如果按照正常读取过程，如图5(a)所示，通常是先开启字线WL0，利用位线BL1读取第一个存储单元110的实际存储数据“0”，然后对该位线BL1和参考位线/BL5进行正常预充电，会使得位线BL1和参考位线/BL5回归到同一参考电位V_BLP，之后，再利用位线BL1读取第二个存储单元110的存储数据时，此时，所读取的第二存储单元110的存储数据为“1”。

但是，在本实施例中，通过对位线和参考位线进行第一预设时间的预充电，且第一预设时间小于预充电时间tRP，如图5(b)所示，在经过第一预设时间的预充之后，位线BL的电位和参考位线/BL的电位并未回到参考电位V_BLP，使得位线BL1的电位依然小于参考位线BL5的电位，容易造成感应放大器SA资料翻转错误，这样经过感应放大器放大之后，所读取的第二个存储单元110的实际存储数据为“0”，与理论的第一存储数据“1”相反。

因此，本实施例通过第一预设时间小于预充电时间，即缩短tPR的时间，可以使得位线BL1与位线BL5的电位难以恢复到参考电位V_BLP，使得位线BL5上的电位高于位线BL1，这样在读取与位线BL1连接，并位于第一对角线S1上的存储单元的第一存储数据，容易造成感应放大器SA资料翻转错误，读出错误的存储数据“0”，以此来测试出存储器的预充电时间。

步骤c，向位于第一对角线上和第二对角线上的所有存储单元写入第二存储数据，第二存储数据与第一存储数据不同。其中，第二存储数据为“0”，其分布方式如图6所示。

步骤d，重复步骤b，判断存储单元的存储数据与第二存储数据是否相同。

鉴于每个存储器的存储数据具有随机性，位于第一对角线S1和第二对角线S2前一个的存储单元130的存储数据可能是“1”，也可能是为“0”，若是位于第一对角线S1和第二对角线S2前一个的存储单元130的存储数据为“1”，则步骤b中读取的存储单元的存储数据始终与第一存储数据相同，因此，需要依靠步骤d中读取的存储单元的存储数据是否与第二存储数据相同，来判断出存储器对应的行预充电时间的边界值。

本公开实施例所提供的存储器的检测方法中，先在存储体的第一对角线和第二对角线上写入第一存储数据，并降低存储器的均衡电压，在得知会增加位线的电位和参考位线的电位均重置为参考电位所需时间的前提下，按照第一读取顺序读取位于第一对角线和第二对角线上的存储单元的存储数据，并在每读取一个存储单元的存储数据之前，缩短与该存储单元连接的位线和参考位线预充电时间，以增加该存储单元读取时出错的几率。

然后在向位于第一对角线和第二对角线上的所有存储单元写入第二存储数据，第二存储数据与第一存储数据不同，然后按照读取第一存储数据的工艺来读取第二存储数据，若是该存储单元的存储数据与第一存储数据不同或者是存储单元的存储数据与第二存储数据不同，则证明出错时的第一预设时间为该存储器对应的行预充电时间的边界值，如此设置，不用对存储体内的所有存储单元进行测试，缩短了测试时间，降低了测试成本，还可根据测试效果适当增加写入数据的对角线数量来对预充电时间进行测试，划分出存储器的优劣，以满足不同的使用商对存储器的性能要求。

此外，本公开实施例中，对第一对角线和第二对角线进行两次写入，并且使第一存储数据和第二存储数据不同，这样，无论位于第一对角线和第二对角线前方以及周围的存储单元的存储数据为何，均能保证在缩短与该存储单元连接的位线和参考位线预充电时间时，能够增加在读取位于第一对角线和第二对角线上的存储单元的存储数据出错几率，由于对角线周边为未知数据，进而拓宽了测试环境的设定范围，使得该存储器的检测方法能够检测不同类型的存储器，更贴近使用者场景，扩大了检测方法适用范围。

在一些实施例中，如图7所示，在步骤b之后，在步骤c之前，存储器的检测方法还包括：步骤e按照第二读取顺序读取位于第一对角线和第二对角线上的存储单元上的存储数据，并在每读取一个存储单元的存储数据之前，对与该存储单元连接的位线和所述参考位线进行第一预设时间的预充电，判断存储单元的存储数据与第一存储数据是否相同。

其中，第二读取顺序可以理解为沿第一对角线的底端指向顶端的方向，即，与图8中Y方向。

按第一读取顺序读取位于第一对角线S1和第二对角线S2上的存储单元时，由于与位线BL1连接的第一个存储单元130，以及与位线BL4连接的第一个存储单元130的前面并无存储单元，此时，无论如何缩小位线和参考位线的预充电时间，均不会影响到这两个存储单元130的存储数据，因此，在本实施例中，在按第一读取顺序读取第一对角线S1和第二对角线S2上的存储单元之后，再按第二读取顺序读取第一对角线S1和第二对角线S2上的存储单元，如此设置，为每个存储单元都提供了可以出错的机会，进而，提高了检测方法的准确性。

在一些实施例中，当检测方法需要进行第二读取顺序读取第一存储数据时，步骤d中也需要重复步骤b、步骤c和步骤e，如此设置，可以提高检测方法的准确性。

在一些实施例中，若步骤b中的存储数据与第一存储数据相同，以及步骤d中存储数据与第二存储数据相同，则逐步缩短步骤b中第一预设时间的数值，比如，继续缩短第一预设时间，制造出读取第一对角线S1和第二对角线S2上的存储单元的存储数据的出错的极端条件。

之后，重复步骤b至步骤d，直至步骤b中的存储数据与第一存储数据不同，及步骤d中的存储数据与第二存储数据不同，则读取的存储数据出错时，所对应的第一预设时间为行预充电时间的边界值，也就是说，当感应放大器没有正确读取到数据的情况下，将对应的第一预设时间作为行预充电时间的边界。

在一些实施例中，向每个存储体100写入第一电压，第一电压小于存储体100中的字线WL的开启电压Vpp，当读取与某条字线连接的存储单元130的存储数据时，与该条字线连接的晶体管打开程度减小，不管读“1”或“0”，在电荷共享阶段(charge sharing)，位线BL的ΔV就会减小，使得SASensing margin边界过小，引起感应放大器SA资料翻转错误，容易读错。

在一些实施例中，向每个存储体100写入第二电压，第二电压大于与存储体100中字线连接的晶体管的关闭电压Vkk。

如此设置，可以使得与字线连接的晶体管关闭程度会减弱，那么与该字线连接的存储单元存储数据会向位线BL上泄露，影响位线BL上ΔV，当读取与该字线相邻的下一条字线连接的存储单元的存储数据时，会引起感应放大器SA资料翻转错误，容易读错。

示例性地，当给字线WL0施加的第二电压大于关闭电压时，使得晶体管的关闭程度减弱，会使电容器向与该存储单元130连接的位线BL1上泄露电流，进而使得与字线WL0连接的存储单元的电荷依然向位线BL1上传输，以达到位线BL1的电位大于或者小于参考位线/BL4上的电位的目的。

当再次打开字线WL1时，由于字线WL1与字线WL0共用一组位线和参考位线，使得，在读取与字线WL1连接，并位于第一对角线S1上的存储单元130的数据时，位线BL的电位依然大于或者小于参考位线/BL上的电位，这样后续经过感应放大器SA放大位线BL与参考位线/BL之间的电位差值之后，所读取的与字线WL1连接的存储单元130的存储数据与第一存储数据相反，则证明出错时的第一预设时间为该存储器对应的预充电时间。

需要说明的是，在制备完存储器的结构之后，需要对存储器进行可测试性设计(Design for Test，简称DFT)，因此，存储器的外围电路区会设置测试电路，在实际的测试过程中，可以通过启动测试电路，并利用该测试电路向每个存储体施加第一电压以及第二电压。

在一些实施例中，如图9所示，存储器还包括设置在位线BL和参考位线/BL之间的均衡器单元140，通过均衡器单元140向位线BL和参考位线/BL施加均衡电压。

其中，均衡器单元140包括设置在位线BL与参考位线/BL之间的第一晶体管P1、第二晶体管P2和第三晶体管P3。

第一晶体管P1的栅极、第二晶体管P2的栅极以及第三晶体管P3的栅极连接，并与第一信号线150连接，利用第一信号线150给均衡器单元140提供电压，以打开或者关闭均衡器单元140，也就是说，利用第一信号线150给第一晶体管P1的栅极、第二晶体管P2的栅极以及第三晶体管P3的栅极提供高电平或者低电平，以打开或者关闭上述的晶体管。

第一晶体管P1的源极与位线BL连接，第一晶体管P1的漏极与参考位线/BL连接。

第二晶体管P2的源极与位线BL连接，第二晶体管P2的漏极与第三晶体管P3的源极连接。

第三晶体管P3的漏极与参考位线/BL连接，第二晶体管P2的漏极和第三晶体管P3的源极还与第二信号线160连接，第二信号线160用于给位线BL和参考位线/BL提供重置电压，第二信号线160与外围电路连接，用于给位线BL和参考位线/BL提供重置电压V_BLP。

在一些实施例中，继续参考图8，存储器包括读取电路和外围电路(图中为示出)，读取电路与位线连接，启动读取电路，以将与位线连接的存储单元的存储数据传输至外围电路中。

示例性的，读取电路包括：读取晶体管YSW，读取晶体管YSW的栅极与第三信号线170连接，第三信号线170用于控制读取晶体管YSW的打开或者关闭；读取晶体管YSW的源极与位线BL连接，读取晶体管YSW的漏极与外围电路连接，其中，读取晶体管YSW的漏极与外围电路之间设置有第四信号线180。

当第三信号线170的电位为高电平时，读取晶体管YSW打开，读取晶体管YSW的源极和漏极连通，使得位线BL上的电位通过第四信号线180传输至外围电路中，进而利用外围电路对位线BL上的电位进行读取。

在一些实施例中，为了提高存储器的读取数据的准确性，通常存储器中设置感应放大器SA，其中，感应放大器SA设置在位线BL与该位线BL对应的参考位线/BL之间，感应放大器SA的一端与位线BL连接，另一端与参考位线/BL连接，用于放大位线BL与该位线BL对应的参考位线/BL之间的压差。

示例性地，感应放大器SA包括第四晶体管P4、第五晶体管P5、第六晶体管P6和第七晶体管P7。

第四晶体管P4的栅极与参考位线/BL连接，第四晶体管P4的源极与位线BL连接。

第五晶体管P5的栅极与位线BL连接，第五晶体管P5的源极与参考位线/BL连接，第五晶体管P5的漏极与第四晶体管P4的漏极连接，并与第一电源线NCS连接，第一电源线NCS用于提供低电位电压。

第六晶体管P6的栅极与参考位线/BL连接，第六晶体管P6的源极与位线BL连接。

第七晶体管P7的栅极与位线BL连接，第七晶体管P7的源极与参考位线/BL连接，第七晶体管P7的漏极与第六晶体管P6的漏极连接，并与第二电源线PCS连接，第二电源线PCS用于提供高电位电压。

在本实施例中，第四晶体管P4和第五晶体管P5均为N型晶体管，第六晶体管P6和第七晶体管P7均为P型晶体管。

在本实施例中，当利用位线BL读取数据“1”时，感应放大器SA能够将位线BL上的电位拉高至最高电位Vary，同时将参考位线/BL上的电位拉低至最低电位Vss，以将位线BL与该位线BL对应的参考位线/BL之间的压差放大，便于读取电路的读取。

当按第一读取顺序读取与字线WL1连接并位于第一对角线S1上的存储单元130的存储数据时，主要包括以下几个过程，当字线WL0关闭并完成重置之后，关闭均衡器单元140，并开启字线WL1，以打开与字线WL1连接的存储单元130，使得存储单元130中的数据与位线BL上电位共享，由于位线BL上的电位和参考位线/BL在字线WL0打开时，并没有重置到参考电位，位线BL的电位依然低于或者高于参考位线/BL上的电位，等待字线WL1打开之后，开启感应放大器SA，利用感应放大器SA将位线BL上的电位快速地拉高至最高电位Vary或者最低电位Vss，并将参考位线/BL上的电位快速地拉低至最低电位Vss或者拉高至最高电位Vary，以放大位线BL与参考位线/BL之间的电位差，之后开启读取电路，利用第四信号线180将存储单元130中的数据传输至外围电路处，以得到与字线WL1连接的存储单元130的数据。

在此过程中，本公开通过降低与存储单元连接的位线和参考位线的预充电时间、降低与存储单元连接的字线的开启电压，以及增大与存储连接的字线的关闭电压，增大了与该存储单元相邻的下一个存储单元读错的几率，进而，便于对存储单元的预充电时间进行测试，以对存储器的优劣进行筛选。

本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。

在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。

在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (16)

1.一种存储器的检测方法，其特征在于，所述存储器包括多个存储体，每个所述存储体包括第一存储阵列和第二存储阵列，且所述第一存储阵列具有第一对角线，所述第二存储阵列具有第二对角线，所述第一对角线和所述第二对角线的朝向相同，所述检测方法包括如下步骤：

步骤a，向位于所述第一对角线和所述第二对角线上的所有的存储单元写入第一存储数据；

步骤b，按照第一读取顺序分别读取位于所述第一对角线和所述第二对角线上的存储单元上的存储数据，并在每读取一个所述存储单元的所述存储数据之前，对与该存储单元连接的所述位线和所述参考位线进行第一预设时间的预充电，所述第一预设时间小于所述预充电时间，判断所述存储单元的存储数据与所述第一存储数据是否相同；

步骤c，向位于所述第一对角线上和所述第二对角线上的所有存储单元写入第二存储数据，所述第二存储数据与所述第一存储数据不同；

步骤d，重复步骤b，判断所述存储单元的存储数据与所述第二存储数据是否相同。

2.根据权利要求1所述的存储器的检测方法，其特征在于，在所述步骤b之后，在所述步骤c之前，所述检测方法还包括

步骤e，按照第二读取顺序读取位于所述第一对角线和所述第二对角线上的所述存储单元上的存储数据，并在每读取一个所述存储单元的存储数据之前，对与该存储单元连接的所述位线和所述参考位线进行第一预设时间的预充电，判断所述存储单元的存储数据与所述第一存储数据是否相同。

3.根据权利要求2所述的存储器的检测方法，其特征在于，在所述步骤d中包括，重复步骤b、步骤c和步骤e，判断所述存储单元的存储数据与所述第二存储数据是否相同。

4.根据权利要求1-3任一项所述的存储器的检测方法，其特征在于，还包括：

若步骤b中的所述存储数据与所述第一存储数据相同，以及步骤d中所述存储数据与所述第二存储数据相同，则逐步缩短步骤b中第一预设时间的数值，并重复步骤b至步骤d，直至步骤b中的所述存储数据与所述第一存储数据不同，或者步骤d中的所述存储数据与所述第二存储数据不同，则读取的存储数据出错时，所对应的第一预设时间为行预充电时间的边界值。

5.根据权利要求1-3任一项所述的存储器的检测方法，其特征在于，在步骤a之后，在步骤b之前，所述检测方法还包括：降低所述存储器的均衡电压。

6.根据权利要求1-3任一项所述的存储器的检测方法，其特征在于，向每个所述存储体写入第一电压，所述第一电压小于所述存储体中的字线的开启电压。

7.根据权利要求6所述的存储器的检测方法，其特征在于，向每个所述存储体写入第二电压，所述第二电压大于与所述存储体中字线连接的晶体管的关闭电压。

8.根据权利要求1-3任一项所述的存储器的检测方法，其特征在于，所述第一存储数据为“1”，所述第二存储数据为“0”。

9.根据权利要求5所述的存储器的检测方法，其特征在于，所述存储器还包括设置在所述位线和所述参考位线之间的均衡器单元；

通过所述均衡器单元向所述存储单元施加所述均衡电压。

10.根据权利要求9所述的存储器的检测方法，其特征在于，所述均衡器单元包括第一晶体管、第二晶体管以及第三晶体管；

所述第一晶体管的栅极、所述第二晶体管的栅极以及所述第三晶体管的栅极连接；

所述第一晶体管的源极与所述位线连接，所述第一晶体管的漏极与所述参考位线连接；

所述第二晶体管的源极与所述位线连接，所述第二晶体管的漏极与所述第三晶体管的源极连接；

所述第三晶体管的漏极与所述参考位线连接。

11.根据权利要求10所述的存储器的检测方法，其特征在于，所述均衡器单元还包括第一信号线，所述第一信号线分别与所述第一晶体管的栅极、所述第二晶体管的栅极以及所述第三晶体管的栅极连接，所述第一信号线用于给所述均衡器单元提供电压，以打开或者关闭所述均衡器单元。

12.根据权利要求11所述的存储器的检测方法，其特征在于，所述第二晶体管的漏极和所述第三晶体管的源极还与第二信号线连接，所述第二信号线用于给所述位线和所述参考位线提供重置电压。

13.根据权利要求1-3任一项所述的存储器的检测方法，其特征在于，所述存储器包括读取电路和外围电路，所述读取电路与所述位线连接，用于将与该位线连接的存储数据传输至所述外围电路中。

14.根据权利要求13所述的存储器的检测方法，其特征在于，所述读取电路包括：读取晶体管，所述读取晶体管的栅极与第三信号线连接，所述第三信号线用于控制所述读取晶体管的打开或者关闭；

所述读取晶体管的源极与所述位线连接，所述读取晶体管的漏极通过第四信号线与所述外围电路连接。

15.根据权利要求14所述的存储器的检测方法，其特征在于，所述存储器中还包括感应放大器，所述感应放大器设置在所述位线与该位线对应的所述参考位线之间，用于放大所述位线与该位线对应的所述参考位线之间的压差。

16.根据权利要求15所述的存储器的检测方法，其特征在于，所述感应放大器包括第四晶体管、第五晶体管、第六晶体管和第七晶体管；

所述第四晶体管的栅极与所述参考位线连接，所述第四晶体管的源极与所述位线连接；

所述第五晶体管的栅极与所述位线连接，所述第五晶体管的源极与所述参考位线连接，所述第五晶体管的漏极与所述第四晶体管的漏极连接，并与第一电源线连接，所述第一电源线用于提供低电位电压；

所述第六晶体管的栅极与所述参考位线连接，所述第六晶体管的源极与所述位线连接；

所述第七晶体管的栅极与所述位线连接，所述第七晶体管的源极与所述参考位线连接，所述第七晶体管的漏极与所述第六晶体管的漏极连接，并与第二电源线连接，所述第二电源线用于提供高电位电压。

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