JP2000021188A

JP2000021188A - 半導体記憶装置

Info

Publication number: JP2000021188A
Application number: JP18482498A
Authority: JP
Inventors: Atsuko Ono; 敦子大野
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-06-30
Filing date: 1998-06-30
Publication date: 2000-01-21

Abstract

(57)【要約】【課題】半導体記憶装置において、ビット線プリチャ
ージの最適化を図り、読み出し時間を高速化する。【解決手段】選択ビット線のプリチャージが開始され
ると、ビット線電位検知回路７でビット線電位を検知す
る。ビット線ＢＬ０がセンスアンプ４で設定した所定の
プリチャージレベルに達すると、ビット線電位検知回路
７よりプリチャージ完了信号が出力される。その後プリ
チャージは終了し、メモリセルアレイ１の読み出しを行
う。このようにビット線の電位を検知し、プリチャージ
の状態に応じてプリチャージ回路をコントロールするこ
とによって、電源電圧の変化に応じ最適のプリチャージ
を行い、読み出し動作の高速化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の所属する技術分野】本発明は半導体記憶装置に
係り、特に、メモリセルに書かれた情報をセンスアンプ
で増幅させることにより、高速にデータの読み出しを行
う半導体記憶装置に関するものである。

【０００２】

【従来の技術】マスクＲＯＭやＥＰＲＯＭ等の不揮発性
メモリの読み出しを高速に行うため、メモリセルに書か
れた情報を読み出す前に、ビット線のプリチャージを行
なっている。このビット線のプリチャージは、読み出し
時間の高速化や低消費電流化に大きく起因する。すなわ
ち消費電流を最小限に抑えるため、カラムデコーダによ
って選択された１ビット線のみプリチャージを行う。ま
た高速化のためプリチャージ信号は、外部入力信号の変
化を受け遅延回路で生成している。

【０００３】図１０は従来例の不揮発性メモリをブロッ
ク図で示したものであり、１はＥＰＲＯＭで構成された
メモリセルアレイである。６は入力バッファであり、外
部からのアドレスや制御信号の波形整形を行う。２はカ
ラムデコーダであり、メモリセルアレイ１の列方向（ビ
ット線方向）を選択する。ビット線はカラムデコーダ２
を介して、センスアンプ４０に接続されている。３はロ
ウデコーダであり、メモリアレイ１の行方向（ワード線
方向）を選択する。５はプリチャージを行うためのタイ
ミングを決めるプリチャージ信号生成回路であり、入力
バッファ６から制御信号を受け、プリチャージ信号を生
成する。カラムデコーダ２によって選択されたビット線
は、プリチャージ信号の変化を受けてセンスアンプ４０
で開始され、再度プリチャージ信号が変化するまでプリ
チャージは続けられる。プリチャージが終了すると、カ
ラムデコーダ２及びロウデコーダ３によって選択された
ＥＰＲＯＭの情報がセンスアンプ４０で増幅され、デー
タ入出力バッファ８に“０”または“１”のデータが伝
えられ、不揮発性メモリ外部へデータが出力される。

【０００４】図１１は、メモリセルアレイ１の回路図で
あり、簡単のため２行２列．ＥＰＲＯＭで構成されてい
るとする。ワード線ＷＬ００は、Ｍ（０，０）及びＭ
（１，０）のゲートに接続され、ＷＬ０１は、Ｍ（１，
０）及びＭ（１，１）に接続されている。ＢＬ００はビ
ット線でありＭ（０，０）及びＭ（０，１）のドレイン
にＢＬ０１はＭ（１，０）及びＭ（１，１）のドレイン
に接続されている。

【０００５】図１２は、ＥＰＲＯＭの断面図を示すもの
であり、２層のポリシリコンゲート構造で、フローティ
ングゲート１８，コントロールゲート１７，ソース１６
及びドレイン１５からなっている。コントロールゲート
１７は、データの書き込み及び読み出しの制御を行い、
フローティングゲート１８に電荷が蓄えられているか否
かによって、データ入出力バッファ８より“０”または
“１”が出力される。以下、フローティングゲート１８
に電荷が蓄えられ、ＥＰＲＯＭの閾値が高い状態での読
み出しを０リード、紫外線によって、蓄えられていたフ
ローティングの電荷が消去され、ＥＰＲＯＭの閾値が低
い状態を１リードと呼ぶことにする。

【０００６】図１３は従来例を示すセンスアンプ４０，
カラムデコーダ２，ＥＰＲＯＭ１等の詳細な回路構成図
である。ビット線ＢＬ１は、カラムデコーダ２を介して
センスアンプ４０に接続されている。カラムデコーダ２
は、Ｎチャンネルトランジスタで構成され、１つのセン
スアンプに複数個のカラムゲートが接続されている。ま
たセンスアンプ４０の入力信号ＣＬＫ１は、プリチャー
ジ信号であり、プリチャージ信号生成回路５で生成され
ている。

【０００７】センスアンプ４０は次のように構成されて
いる。電源電圧ＶｃｃとノードＮＢ００の間に、Ｐチャ
ンネルトランジスタＱｐ１００が接続され、そのゲート
にはセンスアンプ活性化信号ＣＬＫ２が入力されてい
る。またＮＢ００とＶｓｓの間には、ゲートがＣＬＫ２
のＮチャンネルトランジスタＱｎ１０７及びゲートがＢ
Ｌ１のＮチャンネルトランジスタＱｎ１０１が接続され
ている。またＢＬ１とＶｓｓの間には、ゲートがＣＬＫ
２のＮチャンネルトランジスタＱｎ１０６が接続され、
ＣＬＫ２が“Ｈ”の時、ＢＬ１はＶｓｓとなる。ＣＬＫ
２を入力とするＩＮＶ４０の出力ＮＢ０７及びプリチャ
ージ信号ＣＬＫ１は、２入力ＮＡＮＤ１０のゲートに入
力され、その出力ＮＢ２はプリチャージトランジスタＱ
ｐ１０２のゲートに、そのドレインはＮＢ０１にそれぞ
れ接続されている。

【０００８】ＶｃｃとノードＮＢ０８の間には、ゲート
がＶｓｓのＰチャンネルトランジスタＱｐ１０３が接続
され、ＮＢ０８とＢＬ１の間には、Ｎチャンネルトラン
ジスタＱｎ１０３が、ＮＢ００とＢＬ１の間には、Ｎチ
ャンネルトランジスタＱｎ１０２がそれぞれ接続され、
各々のゲートはＮＢ００で共通に与えられている。また
ＶｃｃとノードＮＢ０１の間には、ゲートがＶｓｓのＰ
チャンネルトランジスタＱｐ１０４が接続されている。
ＮＢ０１はＩＮＶ３０のゲートに入力され、センスアン
プの出力ＯＵＴ１よりデータが出力される。

【０００９】以上のように構成された回路の読み出し動
作について図１５のタイミング図を参照しながら説明す
る。ＣＬＫ２が“Ｈ”のときセンスアンプ４０は非活性
化状態であり、ＢＬ１はＱｎ１０６によってＶｓｓに設
定されている（Ｔ５０）。またＮＢ０７は“Ｌ”である
ため、プリチャージトランジスタＱｐ１０２はカットオ
フされている。次にＣＬＫ２が、“Ｌ”になるとセンス
アンプは活性化され、ＮＢ０７が“Ｈ”になるとＣＬＫ
１が“Ｈ”なのでＮＡＮＤ１０の出力ＮＢ０２は“Ｌ”
となり、ＣＬＭ１が“Ｈ”のためカラムデコーダを介し
てＢＬ１のプリチャージは開始される。ビット線のプリ
チャージ電位は、ビット線電位設定回路を構成するＱｐ
１０１，Ｑｎ１０１，Ｑｎ１０２のトランジスタ能力に
よって決まる。即ちビット線の電位が低い時、Ｑｎ１０
１はカットオフ状態にあり、ＮＢ００は“Ｈ”レベルで
あり、ビット線はＱｎ１０２、Ｑｎ１０３を介してＱｐ
１０２及びＱｐ１０３より充電される。ビット線の電位
が下がりＱｎ１０２がカットオフの状態に近づく。やが
てＱｎ１０２が飽和状態になるとビット線の電位は、Ｂ
Ｌ１＝ＮＢ００−ＶＴＮ（Ｑｎ１０２）となる。このよ
うにビット線の電位ＢＬ１は、ＶＴＮ（Ｑｎ１０２）≦
ＢＬ１≦Ｖｃｃ−ＶＴＮ（Ｑｎ１０２）の範囲で設定す
ることができる（Ｔ５１）。またＥＰＲＯＭの場合、ド
レイン電圧が高いと誤書き込みをするおそれがあるの
で、ビット線の電位は２Ｖ以下に設定する必要がある。

【００１０】今ビット線の電位をＮチャンネルトランジ
スタの閾値近傍の１Ｖ程度に設定する。プリチャージ
は、プリチャージ信号生成回路５で生成されたプリチャ
ージ信号ＣＬＫ１が、“Ｌ”に変化するまで行われる。

【００１１】プリチャージ時ＮＢ０１は、Ｑｐ１０２に
よってＶｃｃまでプリチャージされている。プリチャー
ジが完了するとメモリセルの情報に従って、“０”、
“１”の判定を行う。即ち“１”リードの場合はＢＬ１
までディスチャージされＯＵＴ１より“Ｈ”が出力され
る。また“０”リードのときＢＬ１に電流が流れないた
めＶｃｃレベルを維持し、ＯＵＴ１より“Ｌ”が出力さ
れる。プリチャージが切れる際、ＮＢ０１は少し放電さ
れるため、Ｑｐ１０４によって放電された電荷を補って
いる（Ｔ５２，Ｔ５３）。その後再び、ＣＬＫ２が
“Ｈ”となり、ＢＬ１及びＮＢ０１はＶｓｓまで放電さ
れる（Ｔ５４）。

【００１２】図１４にプリチャージ信号生成回路を示
す。ノードＡは、制御信号ＣＬＫ１００の変化を受け、
連結インバータ２ｎ段分の遅延時間後に変化する。ノー
ドＢは、ＣＬＫ１００の反転信号であり、これら２つの
信号をＮＡＮＤＡに入力することにより、２ｎ段分の遅
延パルスＣＬＫ１を生成することができる。

【００１３】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体記憶装置の構成では、以下のような問題があ
った。ビット線のプリチャージ信号をインバータで構成
された遅延回路で生成するため、プリチャージ時間は連
結インバータの段数によって決まり、ビット線の状態に
かかわらずプリチャージは終了する。したがってビット
線のプリチャージが不充分な状態で読み出し動作を行う
と、誤動作の原因となり、プリチャージ時間は充分マー
ジンをもった設定が必要であった。一方ビット線プリチ
ャージに必要な時間はビット線の電位とビット線の容量
によって決まるため、電源電圧によって必要なプリチャ
ージ時間は異なる。したがってビット線の充電を行うに
必要なプリチャージ時間と、遅延回路のインバータ段数
によって決まるプリチャージ時間とは全く独立した系で
あるので、広範囲な電源電圧でプリチャージ時間の最適
化を行うことはできなかった。例えば低電圧側で、ビッ
ト線プリチャージに必要な連結インバータ段数を設定す
ると、高電圧側では過剰プリチャージとなり、高速化す
ることができないといったような問題が生じる。このよ
うに従来の回路構成では、電源電圧に応じて最適なプリ
チャージを行うことができず、読み出し動作の高速化が
困難であった。

【００１４】本発明は、このような従来の問題点を解決
するもので、広範囲な電源電圧でプリチャージ時間の最
適化を行うことにより、読み出し動作の高速化及び低消
費電流化を図るようにした半導体記憶装置を提供するこ
とを目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明は、メモリセルが所望の記憶
容量分マトリックス状に配列されたメモリセルアレイ
と、前記メモリセルアレイのゲートに接続されている列
方向のワード線を選択するためのロウデコーダと、前記
メモリセルアレイのドレインに接続されている行方向の
ビット線を選択するためのカラムデコーダと、前記メモ
リセルの情報を増幅するためのセンスアンプと、前記セ
ンスアンプにおいて前記ビット線のプリチャージをする
ためのプリチャージ回路と、プリチャージ信号を生成す
るためのプリチャージ信号生成回路と、前記ビット線の
プリチャージが充分か否かを判定し、プリチャージが充
分なされたと判定した際、プリチャージを終了させる手
段とを具備することを特徴とする。

【００１６】また、請求項２に記載の発明は、メモリセ
ルが所望の記憶容量分マトリックス状に配列されたメモ
リセルアレイと、前記メモリセルアレイのゲートに接続
されている列方向のワード線を選択するためのロウデコ
ーダと、前記メモリセルアレイのドレインに接続されて
いる行方向のビット線を選択するためのカラムデコーダ
と、前記メモリセルの情報を増幅するためのセンスアン
プと、前記センスアンプにおいて前記ビット線のプリチ
ャージをするためのプリチャージ回路及びプリチャージ
信号を生成するためのインバータで構成されたプリチャ
ージ信号生成回路と、前記ビット線のプリチャージレベ
ルを所定の電位に設定するためのビット線電位設定回路
と、前記ビット線のプリチャージレベルを検知し所定の
電位までプリチャージされれば、プリチャージ終了信号
を出力し、プリチャージを終了させる手段を具備するこ
とを特徴とする。

【００１７】また、請求項３に記載の発明は、メモリセ
ルが所望の記憶容量分マトリックス状に配列された第一
のメモリセルアレイと、前記第一のメモリセルアレイと
同一の形状の第二のメモリセルアレイと、前記第一及び
第二のメモリセルアレイのゲートに接続されている列方
向のワード線を選択するためのロウデコーダと、前記第
一のメモリセルアレイのドレインに接続されている行方
向の第一のビット線及び前記第二のメモリセルアレイの
ドレインに接続されている行方向の第二のビット線を選
択するためのカラムデコーダと、前記第一のビット線に
接続されたメモリセルの情報を増幅するための第一のセ
ンスアンプと、前記第二のビット線に接続されたメモリ
セルの情報を増幅するための第二のセンスアンプと、前
記第一及び第二のセンスアンプにおいて前記第一及び第
二のビット線のプリチャージを行うためのプリチャージ
回路と、プリチャージ信号を生成するためのインバータ
で構成されたプリチャージ信号生成回路と、前記第一の
ビット線の電位と前記第二のビット線の電位を比較する
ためのビット線電位比較回路と、比較を行なった結果一
致すれば、プリチャージを終了させる手段とを具備する
ことを特徴とする。

【００１８】また、請求項４に記載の発明は、メモリセ
ルが所望の記憶容量分マトリックス状に配列された第一
のメモリセルアレイ及び前記第一のメモリセルアレイと
同一構成の第二のメモリセルアレイと、前記第一及び第
二のメモリセルアレイのゲートに接続されている列方向
のワード線を選択するためのロウデコーダと、前記第一
のメモリセルアレイのドレインに接続されている行方向
の第一のビット線を選択するためのカラムデコーダ及び
前記第二のメモリセルアレイのドレインに接続されてい
る行方向の第二のビット線を選択するためのリファレン
スビットカラムデコーダと、前記第一のビット線及び第
二のビット線がそれぞれ入力に接続されメモリセルの情
報を増幅するための差動型のセンスアンプと、前記セン
スアンプにおいて前記第一及び第二のビット線のプリチ
ャージを行うためのプリチャージ回路と、外部入力電源
電圧に依存せず一定となる前記プリチャージ回路の電源
電圧発生回路と、プリチャージが開始されると、ビット
線電位を検知し前記ビット線の電位と、プリチャージ回
路の電源電圧との比較を行い、一致すればプリチャージ
を終了させる手段とを具備することを特徴とする。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。

【００２０】（実施の形態１）図１は、本発明の実施の
形態１における半導体記憶装置を示したものであり、不
揮発性メモリのブロック図である。図１において、１は
ＥＰＲＯＭで構成されたメモリセルアレイである。６は
入力バッファであり、外部からのアドレスや制御信号の
波形整形を行う。２はカラムデコーダであり、メモリセ
ルアレイ１の列方向（ビット線方向）を選択する。ビッ
ト線はカラムデコーダ２を介して、センスアンプ４に接
続されている。３はロウデコーダであり、メモリアレイ
１の行方向（ワード線方向）を選択する。５はプリチャ
ージを行うためのタイミングを決めるプリチャージ信号
生成回路であり、入力バッファ６から制御信号を受け、
プリチャージ信号を生成する。カラムデコーダ２及びロ
ウデコーダ３によって選択されたＥＰＲＯＭの情報は、
センスアンプ４で増幅される。７はビット線電位検知回
路であり、センスアンプ４でプリチャージが開始される
とビット線の電位を検知し、プリチャージが充分か否か
判定を行い、プリチャージが充分と判定するとプリチャ
ージを終了させる。またプリチャージが充分でないと判
定した場合、プリチャージ信号生成回路５で生成したプ
リチャージ信号が変化するまでプリチャージされる。プ
リチャージ終了後、センスアンプ４で、“０”、“１”
の判定を行い、データ入出力バッファ８に、“０”また
は“１”のデータが伝えられ、不揮発性メモリ外部へデ
ータが出力される。

【００２１】メモリセルアレイ１の回路及び断面は、図
１１，図１２の従来例と同様のＥＰＲＯＭで構成されて
いる。

【００２２】図２は、センスアンプ４，カラムデコーダ
２，ＥＰＲＯＭ１，プリチャージ信号生成回路５及びビ
ット線電位検知回路７の詳細な回路構成を示したもので
ある。ビット線ＢＬ０は、カラムデコーダ２を介してセ
ンスアンプ４及びビット線電位検知回路７に接続されて
いる。カラムデコーダ２は、Ｎチャンネルトランジスタ
で構成され、１つのセンスアンプに複数個のカラムゲー
トが接続されている。またセンスアンプ４の入力信号Ｃ
ＬＫ２は、プリチャージ信号であり、プリチャージ信号
生成回路５で生成されている。プリチャージ信号生成回
路５は、従来例で示した回路と同一であり、誤動作を防
止するため充分マージンをもったプリチャージ時間に、
インバータ段数を設定している。

【００２３】センスアンプ４は次のように構成されてい
る。電源電圧ＶｃｃとノードＮ００の間に、Ｐチャンネ
ルトランジスタＱｐ１が接続され、そのゲートにはセン
スアンプ活性化信号ＣＬＫ２が入力されている。またＮ
００とＶｓｓの間には、ゲートがＣＬＫ２のＮチャンネ
ルトランジスタＱｎ７及びゲートがＢＬ０のＮチャンネ
ルトランジスタＱｎ１が接続されている。またＢＬ０と
Ｖｓｓの間には、ゲートがＣＬＫ２のＮチャンネルトラ
ンジスタＱｎ６が接続され、ＣＬＫ２が“Ｈ”の時、Ｂ
Ｌ０はＶｓｓとなる。ＶｃｃとノードＮ０８の間には、
ゲートがＶｓｓのＰチャンネルトランジスタＱｐ３が接
続され、Ｎ０８とＢＬ０の間には、Ｎチャンネルトラン
ジスタＱｎ３が、Ｎ００とＢＬ０の間には、Ｎチャンネ
ルトランジスタＱｎ２がそれぞれ接続され、各々のゲー
トはＮ００で共通に与えられている。ＶｃｃとノードＮ
０１の間には、Ｐチャンネルプリチャージトランジスタ
Ｑｐ２が与えられ、Ｎ０２が“Ｌ”になるとプリチャー
ジは開始される。またＶｃｃとＮ０１の間には、ゲート
がＶｓｓのＰチャンネルトランジスタＱｐ４が接続され
ている。Ｎ０１はＩＮＶ３のゲートに入力され、センス
アンプの出力ＯＵＴよりデータが出力される。

【００２４】次に、ビット線電位検知回路７は次のよう
に構成されている。ＰチャンネルトランジスタＱｐ５
は、ＶｃｃとノードＮ０４の間に接続され、ゲートはＶ
ｓｓに固定されている。トランジスタＱｎ４は、Ｎ０４
とＶｓｓの間に接続され、ゲートはＢＬ０によって与え
られている。ＰチャンネルトランジスタＱｐ６及びＮチ
ャンネルトランジスタＱｎ５は、Ｎ０４を入力とするイ
ンバータであり、その出力Ｎ０５はＩＮＶ１に入力され
る。ＩＮＶ１の出力Ｎ０６は、一方をＣＬＫ１、一方を
ＣＬＫ２が入力のＩＮＶ４の出力Ｎ０７とする３入力Ｎ
ＡＮＤ１のゲートに入力され、その出力Ｎ０２はセンス
アンプ４のプリチャージトランジスタＱｐ２のゲートに
入力される。

【００２５】以上のような構成をした回路の読み出し動
作について、図３のタイミング図を参照しながら説明を
行う。

【００２６】ＣＬＫ２が“Ｈ”のときセンスアンプ４は
非活性化状態であり、ＢＬ０はＱｎ６によってＶｓｓに
設定されている（Ｔ１）。またＮ０７は“Ｌ”であるた
め、プリチャージトランジスタＱｐ２はカットオフされ
ている。次にＣＬＫ２が“Ｌ”になるとセンスアンプは
活性化される。このときＢＬ０はＶｓｓのため、Ｑｎ４
はカットオフ状態であり、Ｎ０４は“Ｈ”となる。した
がってＮ０５は“Ｌ”，Ｎ０６が“Ｈ”のため、今ＣＬ
Ｋ１が“Ｈ”なのでＮＡＮＤ１の出力Ｎ０２は“Ｌ”と
なり、ＣＬＭ１が“Ｈ”のためカラムデコーダを介して
ＢＬ０のプリチャージは開始される。ビット線のプリチ
ャージ電位は、ビット線電位設定回路を構成するＱｐ
１，Ｑｎ１，Ｑｎ２のトランジスタ能力によって決ま
る。即ちビット線の電位が低い時Ｑｎ１はカットオフ状
態にあり、Ｎ００は“Ｈ”レベルであり、ビット線はＱ
ｎ２，Ｑｎ３を介してＱｐ２及びＱｐ３より充電され
る。ビット線の電位が上昇してくると、Ｑｎ１の電流が
増加し、Ｎ００が下がりＱｎ２がカットオフの状態に近
づく。やがてＱｎ２が飽和状態になるとビット線の電位
は、ＢＬ０＝Ｎ００−ＶＴＮ（Ｑｎ２）となる。このよ
うにビット線の電位ＢＬ０はＶＴＮ（Ｑｎ２）≦ＢＬ０
≦Ｖｃｃ−ＶＴＮ（Ｑｎ２）の範囲で設定することがで
きる（Ｔ２）。またＥＰＲＯＭの場合、ドレイン電圧が
高いと誤書き込みをするおそれがあるので、ビット線の
電位は２Ｖ以下に設定する必要がある。

【００２７】今ビット線の電位をＮチャンネルトランジ
スタの閾値近傍の１Ｖ程度に設定する。ＢＬ０が１Ｖ程
度になると、Ｑｎ４が導通しＮ０４が“Ｌ”レベルにな
る。するとＮ０５が“Ｈ”、Ｎ０６が“Ｌ”、ＮＡＮＤ
１の出力Ｎ０２が“Ｈ”となるため、Ｑｐ２はカットオ
フしプリチャージを完了する（Ｔ２）。プリチャージ時
Ｎ０１は、Ｑｐ２によってＶｃｃまでプリチャージされ
ている。プリチャージが完了するとメモリセルの情報に
従って、“０”、“１”の判定を行う。即ち“１”リー
ドの場合はＢＬ０までディスチャージされ、ＯＵＴより
“Ｈ”が出力される。また“０”リードの時ＢＬ０に電
流が流れないためＶｃｃレベルを維持し、ＯＵＴより
“Ｌ”が出力される。プリチャージが切れる際、Ｎ０１
は少し放電されるため、Ｑｐ４によって放電された電荷
を補っている（Ｔ３，Ｔ４）。

【００２８】その後再び、ＣＬＫ２が“Ｈ”となり、Ｂ
Ｌ０及びＮ０１はＶｓｓまで放電される（Ｔ５）。

【００２９】このように、センスアンプでの読み出し時
間Ｔは、Ｔ＝Ｔ３（プリチャージ時間）＋“０”、
“１”判定時間（Ｔ３）で決まるため、ビット線のプリ
チャージ時間を高速化することによって、読み出し時間
の高速化を図ることができる。また電源電圧が変化して
もＢＬ０は一定であり、ビット線のプリチャージレベル
に応じて、プリチャージ回路をコントロールすることが
できるので、広範囲な電源電圧で、プリチャージの最適
化を行うことができる。

【００３０】（実施の形態２）図４は、実施の形態２に
おける具体的回路を示したもので、センスアンプ４、ダ
ミーセンスアンプ９、ビット線電位比較回路１０、カラ
ムデコーダ２及びメモリセル１によって構成されてい
る。メモリセルアレイ１に接続されたビット線ＢＬ０は
カラムデコーダ２を介して、センスアンプ４及びビット
線電位比較回路１０のゲートに接続されている。またダ
ミービット線ＤＢＬ０に、メモリセルアレイ１と同一形
態のメモリセルアレイ１が接続され、図４では省略して
いるが、ＢＬ０とＤＢＬ０に接続されているメモリセル
の総数は等しく、したがってその負荷も等しい。

【００３１】ダミーセンスアンプ９は次のように構成さ
れている。電源電圧ＶｃｃとノードＮ１００の間に、Ｐ
チャンネルトランジスタＱｐ１１が接続され、そのゲー
トにはダミーセンスアンプ活性化信号ＣＬＫ２０が入力
されている。またＮ１００とＶｓｓの間には、ゲートが
ＣＬＫ２０のＮチャンネルトランジスタＱｎ１７及びゲ
ートがＤＢＬ０のＮチャンネルトランジスタＱｎ１０が
接続されている。またＤＢＬ０とＶｓｓの間には、ゲー
トがＣＬＫ２０のＮチャンネルトランジスタＱｎ１６が
接続され、ＣＬＫ２０が“Ｈ”のとき、ＤＢＬ０はＶｓ
ｓとなる。ＶｃｃとノードＮ１０３の間には、ゲートが
ＶｓｓのＰチャンネルトランジスタＱｐ１３が接続さ
れ、Ｎ１０３とＤＢＬ０の間にはＮチャンネルトランジ
スタＱｎ１３が、ノードＮ１０１とＤＢＬ０の間にはＮ
チャンネルトランジスタＱｎ１２がそれぞれ接続され、
各々のゲートはＮ１００で共通に与えられている。Ｖｃ
ｃとＮ１０１の間にはＰチャンネルプリチャージトラン
ジスタＱｐ１２が接続され、ゲートＣＬＫ１０が“Ｌ”
になるとプリチャージは開始される。またＶｃｃとＮ１
０１の間には、ゲートがＶｓｓのＰチャンネルトランジ
スタＱｐ１４が接続されている。またＱｐ１１，Ｑｎ１
２，Ｑｎ１０で構成されるビット線電位設定回路の定数
を、センスアンプ４のＱｐ１，Ｑｎ２，Ｑｎ１と異な
り、ＢＬ０よりＤＢＬ０の方がビット線プリチャージレ
ベルが少し低くなるように設定しておく。

【００３２】次に、ビット線電位比較回路１０は以下の
ように構成されている。ＶｃｃとノードＮ２０の間に、
ゲートがＣＬＫ２のＰチャンネルトランジスタＱｐ２０
が接続され、Ｎ２０とノードＮ２２の間にはゲートがＢ
Ｌ０のＰチャンネルトランジスタＱｐ２２が、Ｎ２０と
ノードＮ２１の間にはゲートがＤＢＬ０のＰチャンネル
トランジスタＱｐ２１がそれぞれ接続されている。また
Ｎ２２とＶｓｓの間にはＮチャンネルトランジスタＱｎ
２１が、Ｎ２１とＶｓｓの間にはＮチャンネルトランジ
スタＱｎ２０がそれぞれ接続され、そのゲートは共通で
ありＮ２１が与えられている。ノードＮ２３とＶｃｃの
間には、ゲートがＮ２２のＰチャンネルトランジスタＱ
ｐ２３及びゲートがＣＬＫ２のＰチャンネルトランジス
タＱｐ２４が直列に接続されている。Ｎ２３とＶｓｓの
間には、ゲートがＶｓｓのＮチャンネルトランジスタＱ
ｎ２２が接続されている。ノードＮ２５は入力がＮ２３
のＩＮＶ２０の出力であり、３入力ＮＡＮＤ１のゲート
に入力され、一方のゲートにはプリチャージ信号ＣＬＫ
１が、もう一方のゲートにはＣＬＫ２を入力とするＩＮ
Ｖ４の出力ノードＮ２６がそれぞれ与えられている。Ｎ
ＡＮＤ１の出力ノードＮ０２は、センスアンプ４のプリ
チャージトランジスタＱｐ２のゲートに接続されてい
る。

【００３３】次に、図５のタイミングチャートを参照し
ながら回路動作の説明を行う。ＣＬＫ２０が“Ｈ”のと
きダミーセンスアンプは非活性化状態にあり（Ｔ１
０）、ＤＢＬ０は、Ｑｎ１６によってＶｓｓとなってい
る。次にＣＬＫ２０が“Ｌ”、ＣＬＫ１０が“Ｌ”にな
ると、ビット線電位設定回路のトランジスタＱｐ１１，
Ｑｎ１０，Ｑｎ１２で設定されたレベルまでプリチャー
ジが開始される（Ｔ１１）。

【００３４】この時センスアンプ４のＣＬＫ２は“Ｈ”
であり、センスアンプ４は非活性化状態で、ＢＬ０はＱ
ｎ６によってＶｓｓとなっている。またＩＮＶ４の出力
ノードＮ２６は“Ｌ”のため、ＮＡＮＤ１の出力Ｎ０２
は、“Ｈ”でありプリチャージトランジスタＱｐ２は、
カットオフされている。次にＣＬＫ２が“Ｌ”となり、
センスアンプ４は活性化され、Ｎ２５が“Ｈ”、Ｎ０２
が“Ｌ”となるため、Ｑｐ２は、導通し、ビット線電位
設定回路のＱｐ１，Ｑｎ１，Ｑｎ２によって、所定のプ
リチャージ電位まで、カラムデコーダ２を介しＢＬ００
はプリチャージされる。一方ビット線電位比較回路１０
のＱｐ２０はＣＬＫ２によって導通している（Ｔ１
２）。

【００３５】Ｑｐ２１，Ｑｐ２２、Ｑｎ２１，Ｑｎ２０
は差動型のアンプであり、Ｑｐ２１とＱｐ２２の電位差
で動作する。即ちＱｐ２１のゲートには予めＢＬ０より
低く設定されたリファレンスのＤＢＬ０が、一方Ｑｐ２
２のゲートにはＢＬ０が入力されている。Ｑｐ２１，Ｑ
ｐ２２及び、Ｑｎ２０，Ｑｎ２１のトランジスタサイズ
は同一であり、Ｑｐ２１のゲートとＱｐ２２のゲートの
電圧が同じになるとアンプの出力Ｎ２２と、Ｎ２１は同
一レベルになる。即ちＱｎ２０は飽和状態にあり、Ｎ２
１はＱｐ２０とＱｎ２０の能力比によって決まり、ＢＬ
０のプリチャージ電位がＢＬ０＜ＤＢＬ０のとき、Ｎ２
２は“Ｈ”レベルである。しかしＢＬ０≧ＤＢＬ０にな
ると、Ｎ２２が“Ｌ”レベルになり、Ｑｐ２３が導通し
てＮ２３は“Ｈ”，Ｎ２５が“Ｌ”となり、Ｎ０２が
“Ｈ”となることでＱｐ２はカットオフ、プリチャージ
は終了する（Ｔ１２）。その後メモリセルアレイ１の情
報に従って、“０”、“１”の判定を行い（Ｔ１３）、
ＯＵＴより“０”または“１”のデータが出力される。
そしてＣＬＫ２が再び“Ｈ”となりセンスアンプは非活
性化状態となり、ＢＬ０及びＮ０１はＶｓｓとなり、セ
ンスアンプでのデータ読み出し動作は完了する。

【００３６】（実施の形態３）図６は、実施の形態３に
おける具体的回路を示したもので、差動型センスアンプ
１１、カラムデコーダ２、リファレンスビットカラムデ
コーダ２０、メモリセルアレイ１及びビット線電位比較
回路１０によって構成されている。

【００３７】ビット線ＢＬ１０は、メモリセルアレイ１
を有し、カラムデコーダ２を介してセンスアンプ１１に
接続されている。リファレンスビット線ＤＢＬはメモリ
セルアレイ１を有し、リファレンスビットカラムデコー
ダ２０を介して、センスアンプ１１のリファレンス側に
入力されている。

【００３８】また、リファレンスビットカラムデコーダ
２０は、プリチャージレベルをＢＬ１０＞ＤＢＬ１０に
するために、カラムデコーダ２と比較して抵抗成分を持
たしている。

【００３９】センスアンプ１１は次のような回路によっ
て構成されている。ゲートがノードＮ２０４のＰチャン
ネルプリチャージトランジスタＱｐ３０は、リファレン
スビット線ＤＢＬ１０及びビット線ＢＬ１０に接続さ
れ、Ｑｐ３０がＯＮすると、Ｖｃｃ１よりプリチャージ
が開始される。このＶｃｃ１は外部電源Ｖｃｃより、不
揮発性メモリコア内部で生成しているプリチャージ用降
圧電源電圧である。ＢＬ１０とＶｓｓの間にはＮチャン
ネルトランジスタＱｎ３２が、ＤＢＬ１０とＶｓｓの間
にはＮチャンネルトランジＱｎ３３のリセットトランジ
スタが接続され、ゲートがＣＬＫ３００によってコント
ロールされている。

【００４０】Ｑｐ３１，Ｑｐ３２、Ｑｐ３３，Ｑｎ３
０，Ｑｎ３１は差動アンプであり、Ｐチャンネルトラン
ジスタＱｐ３１は、ＶｃｃとノードＮ２００の間に接続
され、ゲートはＣＬＫ３００によって制御されている。
Ｎ２００とノードＮ２０１の間には、アンプのリファレ
ンスとなるゲートがＤＢＬ１０のＰチャンネルトランジ
スタＱｐ３２が接続され、Ｎ２００と差動アンプの出力
Ｎ２０２の間には、ゲートがＢＬ１０のＰチャンネルト
ランジスタＱｐ３３が接続されてる。Ｎチャンネルトラ
ンジスタＱｎ３０のゲートとドレインはＮ２０１に短絡
され、Ｑｎ３０のソースはＶｓｓである。ノードＮ２０
２とＶｓｓの間には、ＮチャンネルトランジスタＱｎ３
１が接続され、そのゲートはＮ２０１に接続されてい
る。Ｎ２０２と、センスアンプ出力ＯＵＴの間には、Ｉ
ＮＶ１０，ＩＮＶ１１の２段インバータが接続されてい
る。

【００４１】ビット線電位比較回路１０は、上記の実施
の形態２のものと同一の回路構成であり、リファレンス
側トランジスタＱｐ２１のゲートノードＮ２４は、Ｖｃ
ｃ１より抵抗成分を介し、Ｖｃｃ１＞Ｎ２４になるよう
に設定しておく。

【００４２】ビット線電位比較回路１０の出力であるＮ
２５、ＣＬＫ２００、ＣＬＫ３００の反転信号Ｎ２０３
は、３入力ＮＡＮＤ２０のゲートに入力され、出力はノ
ードＮ２０４に接続されている。さらにＮ２０４はＱｐ
３０のゲートに入力されプリチャージ回路の制御を行っ
ている。

【００４３】次に、図７のタイミングチャートを参照し
ながら回路動作について説明する。ＣＬＫ３００が
“Ｈ”のときセンスアンプ１１は非活性化領域にあり、
ＤＢＬ１０、ＢＬ１０はＱｎ３２，Ｑｎ３３によってＶ
ｓｓに保持されている。またノードＮ２３は、Ｑｎ２２
のゲートが“Ｈ”のため“Ｌ”が出力され、ノードＮ２
５は“Ｈ”となっている（Ｔ６０）。次にＣＬＫ３００
が“Ｌ”になると、ノードＮ２０３は“Ｈ”、ノードＮ
２０４は“Ｌ”となり、Ｑｐ３０は導通しＢＬ１０，Ｄ
ＢＬ１０のプリチャージが開始される。Ｑｐ３０の電源
電圧は、Ｖｃｃ１でありＢＬ０，ＤＢＬ０はＶｃｃ１レ
ベルまでプリチャージされるが、このときリファレンス
側のカラムデコーダは、抵抗成分をもっているためＢＬ
１０＞ＤＢＬ１０となる。またこの時、センスアンプ１
１は、Ｑｐ３１が導通してるため、活性化状態になって
いる。またビット線電位比較回路１０も同様に、Ｑｐ２
０が導通しているため活性化状態にある。ビット線電位
比較回路１０においてＢＬ１０のプリチャージ電位が、
ＢＬ１０＜Ｎ２４の時、Ｎ２２は“Ｈ”レベルである。
しかし、ＢＬ１０≧Ｎ２４になると、ノードＮ２２が
“Ｌ”レベルになり、Ｑｐ２３が導通し、Ｎ２３は
“Ｈ”，Ｎ２５が“Ｌ”となる。したがって、Ｎ２０４
が“Ｈ”となり、Ｑｐ３０はカットオフしプリチャージ
は終了する（Ｔ６１）。

【００４４】その後センスアンプ１１において、
“０”，“１”のデータ判定を行う。

【００４５】“０”リードの場合、ＢＬ１０は、０Ｖま
でディスチャージされるため、Ｎ２０２は“Ｈ”レベル
となり、センスアンプ出力ＯＵＴより“Ｈ”データが出
力され、“０”リードの際はＮ２０２より“Ｌ”レベル
が出力されるので、ＯＵＴより“Ｌ”が出力される。Ｃ
ＬＫ３００が、“Ｈ”になると再びセンスアンプは非活
性状態となり、センスアンプ１１での読み出し動作は終
了する。

【００４６】Ｖｃｃ１は、図９に示す定電圧回路１２で
生成され、電源電圧が変化しても一定電圧が供給され
る。定電圧回路１２の特性を図８に示しており、横軸は
電源電圧Ｖｃｃ、縦軸はＶｃｃ１を示す。Ｖｃｃ１＝２
Ｖに設定されているため、Ｖｃｃが変化しても、２Ｖ≦
Ｖｃｃなら、Ｖｃｃ１＝２Ｖ一定となる。このようにプ
リチャージ電位を、定電圧回路で外部電源電圧より低く
設定することにより、低消費電流ならびにメモリセルへ
の誤書き込みを防止することができる。またプリチャー
ジ時に、ビット線電位と、プリチャージ回路の電源電圧
とを比較することによって、ビット線のプリチャージが
充分か否か判定を行い、充分と判定されればプリチャー
ジを終了させることによって、電源電圧の変化に応じた
適切なプリチャージを行うことができ高速アクセスが可
能となる。

【００４７】

【発明の効果】以上説明したように、本発明によれば、
電源電圧の変化に応じて、最適なプリチャージを行うこ
とができ、低消費電流化ならびに読み出し動作の高速化
を実現することができる半導体集積回路を提供すること
ができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における半導体集積回路
の全体構成図

【図２】本発明の実施の形態１における半導体集積回路
の一部の具体的回路図

【図３】図２の回路の動作説明のためのタイミングチャ
ート

【図４】本発明の実施の形態２における半導体集積回路
の一部の具体的回路図

【図５】図４の回路の動作説明のためのタイミングチャ
ート

【図６】本発明の実施の形態３における半導体集積回路
の一部の具体的回路図

【図７】図６の回路の動作説明のためのタイミングチャ
ート

【図８】実施の形態３におけるＶｃｃ１の定電圧回路の
特性図

【図９】実施の形態３におけるＶｃｃ１の定電圧回路図

【図１０】従来例における半導体集積回路の全体構成図

【図１１】メモリセルアレイの回路図

【図１２】ＥＰＲＯＭの断面模式図

【図１３】従来例における半導体集積回路の一部の具体
的回路図

【図１４】従来例におけるプリチャージ信号生成回路及
びその動作を示す図

【図１５】図１３の回路の動作説明のためのタイミング
チャート

【符号の説明】

１メモリセルアレイ２カラムデコーダ３ロウデコーダ４センスアンプ５プリチャージ信号生成回路６入力バッファ７ビット線電位検知回路８データ入出力バッファ９ダミーセンスアンプ１０ビット線電位比較回路１１差動型センスアンプ１２Ｖｃｃ１の定電圧回路２０リファレンスビットカラムデコーダ

Claims

【特許請求の範囲】

【請求項１】メモリセルが所望の記憶容量分マトリッ
クス状に配列されたメモリセルアレイと、前記メモリセ
ルアレイのゲートに接続されている列方向のワード線を
選択するためのロウデコーダと、前記メモリセルアレイ
のドレインに接続されている行方向のビット線を選択す
るためのカラムデコーダと、前記メモリセルの情報を増
幅するためのセンスアンプと、前記センスアンプにおい
て前記ビット線のプリチャージを行うためのプリチャー
ジ回路と、プリチャージ信号を生成するためのプリチャ
ージ信号生成回路と、前記ビット線の電位を検知し、ビ
ット線のプリチャージ状態に応じてプリチャージ回路を
コントロールする手段とを具備することを特徴とする半
導体記憶装置。
【請求項２】メモリセルが所望の記憶容量分マトリッ
クス状に配列されたメモリセルアレイと、前記メモリセ
ルアレイのゲートに接続されている列方向のワード線を
選択するためのロウデコーダと、前記メモリセルアレイ
のドレインに接続されている行方向のビット線を選択す
るためのカラムデコーダと、前記メモリセルの情報を増
幅するためのセンスアンプと、前記センスアンプにおい
て前記ビット線のプリチャージを行うためのプリチャー
ジ回路と、プリチャージ信号を生成するためのプリチャ
ージ信号生成回路と、前記センスアンプにおいてビット
線のプリチャージ電位を電源電圧に依存せずに所定の電
位に設定するためのビット線電位設定回路と、前記ビッ
ト線のプリチャージ電位を検知し、前記ビット線が前記
ビット線電位設定回路で設定された所定の電位までプリ
チャージされるとプリチャージを終了させる手段とを具
備することを特徴とする半導体記憶装置。
【請求項３】メモリセルが所望の記憶容量分マトリッ
クス状に配列された第一のメモリセルアレイ及び前記第
一のメモリセルアレイと同一構成の第二のメモリセルア
レイと、前記第一及び第二のメモリセルアレイのゲート
に接続されている列方向のワード線を選択するためのロ
ウデコーダと、前記第一のメモリセルアレイのドレイン
に接続されている行方向の第一のビット線及び前記第二
のメモリセルアレイのドレインに接続されている行方向
の第二のビット線を選択するためのカラムデコーダと、
前記第一のビット線に接続されメモリセルの情報を増幅
するための第一のセンスアンプと、前記第二のビット線
に接続されメモリセルの情報を増幅するための第二のセ
ンスアンプと、前記第一及び第二のセンスアンプにおい
て前記第一及び第二のビット線のプリチャージをそれぞ
れ行うためのプリチャージ回路と、プリチャージ信号を
生成するためのプリチャージ信号生成回路と、予めプリ
チャージを行った前記第二のビット線の電位と前記第一
のビット線の電位を比較するためのビット線電位比較回
路と、比較を行なった結果一致すればプリチャージを終
了させる手段とを具備することを特徴とする半導体記憶
装置。
【請求項４】メモリセルが所望の記憶容量分マトリッ
クス状に配列された第一のメモリセルアレイ及び前記第
一のメモリセルアレイと同一構成の第二のメモリセルア
レイと、前記第一及び第二のメモリセルアレイのゲート
に接続されている列方向のワード線を選択するためのロ
ウデコーダと、前記第一のメモリセルアレイのドレイン
に接続されている行方向の第一のビット線を選択するた
めのカラムデコーダ及び前記第二のメモリセルアレイの
ドレインに接続されている行方向の第二のビット線を選
択するためのリファレンスビットカラムデコーダと、前
記第一のビット線及び第二のビット線がそれぞれ入力に
接続されメモリセルの情報を増幅するための差動型のセ
ンスアンプと、前記センスアンプにおいて前記第一及び
第二のビット線のプリチャージを行うためのプリチャー
ジ回路と、外部入力電源電圧に依存せず一定となる前記
プリチャージ回路の電源電圧発生回路と、プリチャージ
が開始されると、ビット線電位を検知し前記ビット線の
電位と、プリチャージ回路の電源電圧との比較を行い、
一致すればプリチャージを終了させる手段とを具備する
ことを特徴とする半導体記憶装置。