KR20100085946A - 반도체 메모리 디바이스 테스트 방법, 반도체 메모리 디바이스 테스트 회로, 집적 회로 및 ａｔｅ 장치 - Google Patents

반도체 메모리 디바이스 테스트 방법, 반도체 메모리 디바이스 테스트 회로, 집적 회로 및 ａｔｅ 장치 Download PDF

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Abstract

반도체 메모리 디바이스를 테스트하는 방법이 제공된다. 반도체 디바이스는 복수의 메모리 셀과 하나 이상의 메모리 셀을 선택적으로 액세스하도록 메모리 셀에 접속된 복수의 행 라인 및 열 라인을 포함한다. 이 방법은 테스트될 메모리 셀 중 적어도 주어진 하나에 대응하는 행 라인의 적어도 주어진 하나에 제 1 전압을 인가하되, 제 1 전압은 메모리 디바이스의 적어도 하나의 성능 특성을 스트레스하도록 선택되고, 제 1 전압은 메모리 디바이스의 정상 동작 동안 메모리 셀 중 적어도 하나를 액세스하도록 행 라인의 주어진 하나에 인가된 제 2 전압과 상이한 단계와, 규정된 테스팅 파라미터에 따라 메모리 디바이스를 액서사이징하는 단계와, 테스팅 파라미터의 규정된 마진 내에서 메모리 디바이스가 동작 가능한지를 식별하는 단계를 포함한다.

Description

반도체 메모리 디바이스 테스트 방법, 반도체 메모리 디바이스 테스트 회로, 집적 회로 및 ＡＴＥ 장치{METHOD AND APPARATUS FOR TESTING A MEMORY DEVICE}
본 발명은 전반적으로 반도체 메모리 디바이스에 관한 것으로서, 보다 구체적으로는 이러한 메모리 디바이스를 테스트하기 위한 기법에 관한 것이다.
반도체 메모리 디바이스는 몇몇 메모리 셀이 부정확한 데이터로 판독되도록 할 수 있는 결함에 영향을 받는다. 예를 들어, DRAM 디바이스에서, 특히 내장된 DRAM(eDRAM)에서, 통상적인 결함은 특정의 최소 시간 구간 동안 데이터를 유지하는 메모리 셀의 성능에 영향을 주는 데이터 유지 결함이다. 불량한 데이터 유지를 갖는 이 메모리 셀은 "취약" 비트 또는 셀로 흔히 지칭된다. 데이터 유지 결함은 전형적으로 연관된 비트 라인이 프리차징으로부터 더 당겨져야 하는 프리차지 레벨 근처에서(예를 들어, VDD 또는 접지를 향해) 유지되도록 한다. 메모리 셀의 데이터 유지를 테스트하는 통상적인 방법은 정상 동작 동안 셀의 유지 시간 사양 이상인 셀의 기록과 판독 사이의 유지 시간을 추가하는 것이다. 그러나, 불행하게도, 데이터 유지를 테스트하는 이 방법은 테스트 프로세스에 상당한 시간을 추가할 수 있어, 이는 디바이스의 증대된 비용에 바람직하게 않게 반영된다.
유지 시간 또는 열 교란 테스트(column disturb test) 동안 취약 셀이 통상 발견되고, 논리 로우 및/또는 논리 하이 사양 한계에서 또는 이를 초과하는 레벨에서 메모리 전압 레벨(예를 들어, VDD)로 테스트함으로써 악화될 수 있다. 취약 셀은 즉시 고장날 수 있거나 또는 메모리 어레이에서 특정의 패턴에 의해 혹은 특정의 전압 및/또는 온도에서만 고장이 발생할 수 있다.
취약 열은 전형적으로 열, 프리차지 디바이스 및/또는 연관된 감지 증폭기 내의 불균형 또는 결함으로 인해 고장이 발생한다. 취약 열은 일반적으로 이례적인 셀 누설 특성에 기인하지 않는다. 취약 열 상에서 적어도 몇몇 메모리 셀 내의 전하 레벨은 전형적으로 프리차지 디바이스 및/또는 칼럼과 연관된 증폭기 내의 불균형 또는 결함을 극복하기 위해서는 충분하지 않다.
메모리 셀에 영향을 주는 다른 통상적인 고장 메커니즘은 저온에 의해 주로 야기되는 증가된 셀 전송 게이트 디바이스 임계 전압과 연관된 고장이다. 셀 전송 게이트 디바이스의 임계 전압은 온도가 감소함에 따라 증가한다. 당 분야에서 알려져 있는 바와 같이, 증가된 전송 게이트 디바이스 임계 전압은 보다 적은 전하가 2개의 데이터 상태(예를 들어, 논리 하이 또는 논리 로우) 중 하나에서 셀 내로 기록되도록 한다. 이러한 유형의 고장을 발견하기 위해, 디바이스에 대한 최저로 지정된 동작 온도에서, 전형적으로 -40℃ 또는 0℃에서 테스트가 통상적으로 행해진다. 이들 온도에서의 테스트는 테스트 중의 디바이스의 온도를 감소시키고 안정화하도록 상대적으로 긴 시간이 요구되기 때문에 바람직하지 않다.
상기 기술된 유형의 결함은 일반적으로 집적 회로(IC)의 사후 제조 테스트 동안 발견되고 디바이스의 신뢰도에 영향을 줄 수 있다. 결함이 있는 메모리 디바이스는 집적 회로 제조 프로세스의 양품률을 감소시키고, 결함이 없는 디바이스에 대한 순수 제조 비용을 증가시킬 수 있어, 폐기될 필요가 있다.
따라서, 통상적인 메모리 테스트 기법과 연관된 전술한 하나 이상의 문제점을 갖지 않는 향상된 메모리 테스트 기법에 대한 필요성이 존재한다.
본 발명은 그 예시적인 실시예에서, IC에서 메모리, 특히 DRAM을 효율적으로 테스트하는 기법을 제공한다. 본 발명의 실시예는 메모리 어레이에서 적어도 하나의 선택된 메모리 셀에 대응하는 행 라인에 인가된 전압을 선택적으로 조정하도록 동작 가능한 테스트 모드(예를 들어, 내장 자동 테스트(built-in self-test : BIST))를 제공한다. 이것은 메모리 셀 내의 저장 캐패시터에 기록된 전하를 감소시킴에 따라 누설을 초래하는 데이터 유지 고장 및 열 교란 고장이 용이하게 발견되어, 메모리 어레이 내의 취약 셀 및 취약 칼럼을 효율적으로 발견하고, 최저로 지정된 동작 온도보다 매우 높은 온도에서 테스트함으로써 전송 게이트 디바이스의 고 임계 전압 고장을 효율적으로 발견할 것이다.
본 발명의 제 1 측면에 따르면, 반도체 메모리 디바이스를 테스트하는 방법이 제공된다. 반도체 디바이스는 복수의 메모리 셀과 하나 이상의 메모리 셀을 선택적으로 액세스하도록 메모리 셀에 접속된 복수의 행 라인 및 열 라인을 포함한다. 이 방법은 테스트될 메모리 셀 중 적어도 주어진 하나에 대응하는 행 라인의 적어도 주어진 하나에 제 1 전압을 인가하되, 제 1 전압은 메모리 디바이스의 적어도 하나의 성능 특성을 스트레스하도록 선택되고, 제 1 전압은 메모리 디바이스의 정상 동작 동안 메모리 셀 중 적어도 하나를 액세스하도록 행 라인의 주어진 하나에 인가된 제 2 전압과 상이한 단계와, 규정된 테스팅 파라미터에 따라 메모리 디바이스를 액서사이징하는 단계와, 테스팅 파라미터의 규정된 마진 내에서 메모리 디바이스가 동작 가능한지를 식별하는 단계를 포함한다.
본 발명의 제 2 측면에 따르면, 복수의 메모리 셀과 하나 이상의 메모리 셀을 선택적으로 액세스하도록 메모리 셀에 접속된 복수의 행 라인 및 열 라인을 포함하는 반도체 메모리 디바이스를 테스트하는 회로가 제공된다. 이 회로는 제어기와 이 제어기에 접속된 디코딩 회로를 포함한다. 제어기는 상기 메모리 디바이스 내의 상기 행 라인 중 주어진 하나를 활성화하는 출력 전압을 생성하도록 동작 가능하다. 제 1 모드에서, 제어기는 적어도 제 1 제어 신호의 함수로서 상기 출력 전압의 레벨을 선택적으로 조정하도록 동작 가능하다. 제 2 모드에서, 출력 전압은 메모리 디바이스의 정상 동작 동안 메모리 셀 중 적어도 하나를 액세스하는 규정된 레벨로 실질적으로 고정된다. 메모리 디바이스에서 행 라인의 적어도 주어진 하나에 대해 적어도 제 2 출력 신호로서 출력 전압을 선택적으로 분배하도록 동작 가능하다.
본 발명의 이들 및 다른 특징, 목적 및 장점은 첨부 도면과 함께 읽혀지는 그 예시적인 실시예의 후술하는 상세한 설명으로부터 명백할 것이다.
도 1은 DRAM 어레이에서 채용될 수 있는 예시적인 메모리 셀을 도시하는 도면이고,
도 2는 본 발명의 기법이 채용될 수 있는 예시적인 메모리 회로의 적어도 일부분을 도시하는 도면이며,
도 3은 본 발명의 기법이 채용될 수 있는 예시적인 열 회로의 적어도 일부분을 도시하는 블록도이고,
도 4는 본 발명의 실시예에 따라 형성된 예시적인 열 회로의 적어도 일부분을 도시하는 도면이며,
도 5는 본 발명의 실시예에 따라 형성된 본 발명의 기법이 채용될 수 있는 예시적인 프로세싱 시스템의 적어도 일부분을 도시하는 블록도이다.
본 발명은 본 명세서에서 잠재적으로 고장이 발생하는 디바이스를 효율적으로 식별하여, 전송 디바이스의 신뢰도를 증대시키기 위해, IC 디바이스에서 내장된 메모리를 테스트하는 예시적인 방법 및 장치의 문맥으로 기술될 것이다. 또한, 본 명세서에서 기술된 예시적인 테스트 방법 및 장치는 통상적인 테스트 기법에 비해 고속으로 수행되어, 비용을 감소시킬 수 있다. 그러나, 본 발명의 기법은 본 명세서에서 도시되고 기술된 방법과 장치로 제한되지 않는다는 것이 이해될 것이다.
본 발명의 예시적인 실시예는 메모리 어레이 내의 적어도 하나의 선택된 메모리 셀에 대응하는 행 라인에 인가된 전압을 선택적으로 조정하도록 동작 가능한 테스트 모드(예를 들어, 내장 자동 테스트(built-in self-test : BIST))를 제공하여 메모리 셀 내의 저장 캐패시터에 기록된 전하를 감소시킴에 따라 누설을 초래하는 데이터 유지 고장 및 열 교란 고장이 보다 용이하게 발견되어, 메모리 어레이 내의 취약 셀 및 취약 열을 효과적으로 발견하고, 최저로 지정된 동작 온도보다 매우 높은 온도에서 테스트함으로써 전송 게이트 디바이스의 고 임계 전압을 효율적으로 발견할 것이다.
본 명세서에서 사용되는 바와 같은 "디바이스"란 용어는 ASIC(application specific integrated circuit), SIMM(single inline memory module), DIMM(dual inline memory module), CAM(content-addressable memory), CPU(central processing unit), DSP(digital signal processor)와 같은 요소, 또는 임의의 다른 유형의 데이터 프로세싱 또는 저장 디바이스 뿐만 아니라 내장된 메모리를 갖는 이러한 요소의 부분 및/또는 조합을 포함하며, 이들은 단지 예시일 뿐 이들로만 제한되지 않는다. 본 명세서에서 사용되는 바와 같은 "메모리"란 용어는 적어도 임시적으로 정보(예를 들어, 데이터)를 전형적으로 2진 형태로 저장하도록 채용될 수 있는 임의의 요소를 폭넓게 지칭하는 것으로 주로 휘발성 메모리(예를 들어, DRAM)를 지칭하되, 이들로만 제한되지 않는 것으로 의도된다.
본 발명의 구현예가 본 명세서에서 p 채널 금속 산화물 반도체(PMOS) 및 n 채널 금속 산화물 반도체(NMOS)를 특히 참조하여 기술되어 있으나, CMOS(complementary metal oxide transistor) 제조 프로세스를 이용하여 형성되는 바와 같이, 본 발명은 이러한 트랜지스터 디바이스 및/또는 이러한 제조 프로세스로 제한되지 않으며, 당 분야에서 통상의 지식을 가진 자에 의해 이해되는 바와 같이, 예를 들어, BTS(bipolar junction transistor) 등과 같은 다른 적절한 디바이스 및/또는 제조 프로세스(예를 들어, 바이폴라, BiCMOS 등)가 마찬가지로 채용될 수 있다. 또한, 본 발명의 바람직한 실시예는 전형적으로 실리콘 웨이퍼로 제조되지만, 이와 달리 본 발명의 실시예는 갈륨 아세나이드(GaAs), 인듐 포스파이드(InP) 등을 포함하되 이들로만 제한되지 않는 다른 재료를 포함하는 웨이퍼로 제조될 수 있다.
도 1은 복수의 DRAM 셀과 셀을 선택적으로 액세스하도록 복수의 행 라인 및 열 라인을 포함하는 메모리 어레이에서 사용하기 위해 적합한 예시적인 DRAM 셀(100)의 적어도 일부분을 도시하는 도면이다. DRAM 셀(100)은 바람직하게 저장 캐패시터(104)에 동작 가능하게 결합된 PMOS 트랜지스터(102)로서 구현될 수 있는 전송 게이트 디바이스를 포함한다. 구체적으로, PMOS 트랜지스터(102)의 소스(S)는 대응하는 열 라인(106)에 접속되고, 트랜지스터(102)의 드레인(D)은 노드(1)에서 저장 캐패시터(104)의 제 1 단자에 접속되며, 트랜지스터(102)의 게이트(D)는 대응하는 행 라인(108)에 접속된다. 저장 캐패시터(104)의 제 2 단자는 필드 플레이트 전원, 또는 다른 전압원(예를 들어, VSS)에 접속될 수 있다. 열 라인(106)과 행 라인(108)은 앞서 기술된 바와 같이, DRAM 셀(100)을 선택적으로 액세스하는(예를 들어, 판독 및/또는 기록하는) DRAM 어레이(예를 들어, 도 2 참조) 내의 도전체를 나타낸다.
PMOS 트랜지스터(102)로서 도시되어 있으나, DRAM 셀(100) 내의 전송 게이트 디바이스는 이와 달리 NMOS 트랜지스터 디바이스 또는 PMOS와 NMOS 디바이스의 결합(예를 들어, 상보형 전송 게이트)을 포함할 수 있다. 당 분야에서 알려져 있는 바와 같이, PMOS 트랜지스터는 접지(예를 들어, 0 볼트)일 수 있는 논리 로우 레벨 전압이 그들의 게이트에 인가될 때 도전성을 갖는다. 따라서, PMOS 트랜지스터(102)를 활성화하여, DRAM 셀(100)을 액세스(예를 들어, 판독 또는 기록)하기 위해, 디바이스의 적어도 임계 전압 Vt인 열 라인(106)과 행 라인(108) 사이에 전압 차이가 인가된다. 행 라인(108)이 논리 하이 레벨에 있을 때, PMOS 트랜지스터(102)는 비도전성이다. 이와 달리, NMOS 트랜지스터는 전원(예를 들어, 3.3 볼트)일 수 있는 논리 하이 레벨 전압이 그들의 게이트에 인가될 때 도전성을 갖는다. 당 분야에서 통상의 지식을 가진 자에게 명백한 바와 같이, NMOS 전송 게이트 디바이스를 이용하는 경우, 다른 바이어스 전압이 그에 따라 변경된다.
도 2는 본 발명의 기법이 채용될 수 있는 예시적인 메모리 회로(200)의 적어도 일부분을 도시하는 도면이다. 메모리 회로(200)는 복수의 DRAM 셀을 포함하며, 이들의 셀(202 및 204)은 복수의 열 라인, 즉, 열 0, 열 1, 열 2 및 열 3과, 복수의 행 라인, 즉, 행 0, 행 1, 행 2 및 행 3을 포함한다. DRAM 셀(202 및 204) 중 하나 이상은 도 1에 도시된 바와 같이 구성될 수 있다. 바람직하게, 열 및 행 라인의 각각의 고유한 쌍에 대해 DRAM 셀이 존재한다. 예를 들어, 열 0, 행 0의 대응하는 쌍은 셀 0,0에 접속되고 셀 0,0을 선택적으로 액세스하도록 사용된다. 마찬가지로, 열 3, 행 3의 대응하는 쌍은 셀 3,3에 접속되고 셀 3,3을 선택적으로 액세스하도록 사용된다. 따라서, 메모리 회로(200) 내의 주어진 DRAM 셀은 셀 x,y로 지칭될 수 있으며, 여기서 x는 주어진 DRAM 셀이 접속되는 열 라인을 표시하는 정수이고, y는 주어진 DRAM 셀이 접속되는 행 라인을 표시하는 정수이다. 다른 명칭 규약이 마찬가지로 고려되는 것으로 이해될 것이다.
메모리 회로(200)가 4×4 어레이(예를 들어, 4개의 열 라인과 4개의 행 라인)로서 도시되어 있으나, 본 발명의 기법은 임의의 크기 N×M의 어레이로 채용될 수 있으며, 여기서 N은 어레이 내의 열 라인의 수를 표시하는 정수이고, M은 어레이 내의 행 라인의 수를 표시하는 정수이다. 또한, 메모리 회로(200) 내의 열 라인과 행 라인이 서로에 대해 실질적으로 직교하는 것으로서 도시되어 있고, 열 라인이 실질적으로 수직 방향으로 배치되고, 행 라인이 실질적으로 수평 방향으로 배치되며, 본 발명은 열 라인과 행 라인의 임의의 특정의 배향으로 제한되지 않는다.
도 3은 예시적인 열 회로(300)의 적어도 일부분을 도시하는 도면이다. 이러한 복수의 열 회로는 대형 메모리 어레이를 형성하도록 사용될 수 있으며, 그 예가 도 2에 도시되어 있다. 도면으로부터 명백한 바와 같이, 열 회로(300)는 바람직하게 열 라인, 열 0을 포함한다. 감지 증폭기(302), 프리차지 회로(304) 및 입력 버퍼(306)는 열 라인에 접속된다. 메모리 어레이 내의 모든 열 회로는 바람직하게 그 자신의 전용 감지 증폭기와 프리차지 회로와 연관되지만, 다른 배치가 고려된다. 당 분야에서 알려져 있는 바와 같이, 입력 버퍼는 특정의 열에 전용될 수 있거나, 또는 이들은 다수의 열들 사이에서 멀티플렉싱될 수 있다. 감지 증폭기(302)는 바람직하게 열 라인에 접속된 대응하는 메모리 셀(예를 들어, DRAM 셀 0,0) 중 선택된 하나의 논리 상태를 판독하고, 선택된 메모리 셀로부터 판독된 논리 상태를 표시하는 출력 신호 Data-out을 생성하도록 적응된다. 입력 버퍼(306)는 바람직하게 열 라인에 대응하는 메모리 셀 중 선택된 하나에 기록될 논리 상태를 표시하는 입력 신호 Data-in을 수신하도록 적응된다.
프리차지 회로(304)는 상보형 전송 게이트로서 배치된 PMOS 트랜지스터 디바이스 M1, 및 NMOS 트랜지스터 디바이스 M2를 포함한다. 구체적으로, 디바이스 M1의 소스 및 디바이스 M2의 드레인은 프리차지 전원에 접속되고, M1의 드레인 및 M2의 소스는 열 라인 열 0에 접속되고, M1의 게이트는 제 1 제어 신호 Prech_B를 수신하도록 적응되고, M2의 게이트는 제 1 제어 신호의 논리적 상보인 제 2 제어 신호 Prech를 수신하도록 적응된다. 프리차지 디바이스 M1 및 M2는 턴 온(예를 들어, 도전성)되거나 또는 턴 오프(예를 들어, 비도전성)될 것이다. 다른 프라치자 회로가 마찬가지로 채용될 수 있음이 이해될 것이다. 프리차지 회로(304)는 바람직하게 규정된 전압 레벨의 열 0에 대한 전위를 프리차지 회로에 공급된 제어 신호 Prech 및 Prech_B의 함수로서 수립하도록 적응된다. 프리차지 전압 레벨은 프리차지 회로(304)에 대해 내부적으로 생성되거나, 또는 프리차지 회로에 대해 외부적으로 공급될 수 있는 프리차지 전원에 의해 제공된다.
주어진 열 라인 열 0에 접속된 각각의 메모리 셀인 셀 0,0 셀 0,1 셀 0,2 및 셀 0,3은 대응하는 행 라인인 행 0, 행 1, 행 2 및 행 3에 각각 또한 접속된다. 주어진 행 라인에 단지 하나의 메모리 셀이 접속된 것으로 도시되어 있지만, 메모리 어레이 내의 각각의 행 라인은 전형적으로 그에 접속된 복수의 메모리 셀을 포함한다.
본 명세서에서 DRAM 어레이와 연관된 상태, 즉, 프리차지, 리프레시, 판독 및 기록으로서 또한 지칭된 동작의 4개의 주요 모드가 존재한다. 메모리 사이클의 비활성 부분 동안 프리차지가 발생한다. 메모리 사이클의 활성 부분 동안 리프레시, 판독 및 기록이 발생한다. 표 1은식별된 동작 모드의 각각과 연관된 예시적인 전압 전위 및 상태를 이하 도시한다.
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주요 동작 모드의 각각의 간략한 설명이 이하 제공될 것이다. 도 3을 참조하면, 프리차지 동안, 열 라인 0은 바람직하게 하나 또는 두 프리차지 디바이스 M1 및 M2를 통해, 인에이블링 상태에 의해 프리차지 전원의 저압 레벨로 프리차지 회로(304)에 의해 구동된다. 전형적인 프리차지 전원 전압은 VDD/2이지만, 본 발명은 임의의 특정의 프리차지 전압 레벨로 제한되지 않는다.
리프레시 동작의 목적은 전형적으로 전송 게이트, 유전체 및/또는 접합 누설(예를 들어, 캐패시터 및/또는 전송 게이트)로 인해, 셀로부터 이미 누설될 수 있는 DRAM 셀 저장 캐패시터(104)(도 1)에 전하를 다시 복원하는 것이다. 리프레시 동안, 감지 증폭기로부터의 출력 신호 Data-out가 모니터링되지 않는다. 리프레시는, 예를 들어, 해당 행 라인을 따라 모든 전송 게이트 디바이스가 도전성을 갖도록 행 라인(예를 들어, 논리 로우 전위)을 활성화함으로써 발생할 수 있다. 메모리 셀 저장 캐패시터(104)로부터의 전하가 활성 전송 게이트 디바이스(102)를 통해 그 대응하는 열 라인(106) 상으로 전송되어, 열 라인 전압을 소량만큼 낮추거나 높인다. 메모리 셀에 저장된 전위가 논리 하이 상태를 표시하면, 포지티브 전하가 열 라인 상에 전송되어 그 전위를 높인다. 마찬가지로, 메모리 셀에 저장된 전위가 논리 로우 상태를 표시하면, 네거티브 전하가 열 라인 상에 전송되어 그 전위를 낮춘다.
메모리 셀 캐패시턴스는 전형적으로 기생 열 라인 캐패시턴스보다 훨씬 작다. 따라서, 기생 열 라인 캐패시턴스와 저장 셀 캐패시턴스 사이의 비의 함수인 전송된 전하로부터 발생하는 열 전압의 변화가 전형적으로 작다. 감지 증폭기(302)(도 3)는 열 라인 상의 이 작은 전압 변화를 감지하도록 동작 가능하고 그의 방향은 메모리 셀과 공유하는 전하로 인해 전압 변화보다 휠씬 큰 열 라인 전위를 구동한다. 판독되는 데이터의 상태에 따라, 감지 증폭기는 전형적으로 논리 하이 또는 논리 로우를 각각 표시하는 VDD 또는 0 볼트로 열 라인 전압을 구동한다. 전하 공유가 메모리 셀로부터 열 라인으로 발생하면, 그 저장된 전하의 셀 손실이 셀 내의 정보를 파괴한다. 정확한 데이터 상태에 대응하는 전하로 메모리 셀을 복원하기 위해, 감지 증폭기에 의해 VDD 또는 0 볼트로 구동된 열 라인으로부터의 전하는 셀 내의 전송 게이트 디바이스를 통해 열 라인으로부터 셀로 전송된다. 리프레시 동안 뿐만 아니라 판독 및 기록 동작 동안, 디바이스 M1과 M2는 전형적으로 비도전성이다.
판독 동작은 메모리 셀 내의 감지 증폭기 중 하나 이상으로부터의 데이터 출력이 모니터링되는 것을 제외하고 리프레시 동작과 매우 유사하다. 판독 데이터는 통상적으로 워드로서 지칭되는 어드레싱된 메모리 셀의 그룹에 대응하는 감지 증폭기로부터 제각기 출력 신호를 포함한다.
기록 동작은 전형적으로 메모리 셀의 어드레싱된 워드에 외부적으로 공급된 데이터(예를 들어, Data-in)를 기록하는 것을 수반한다. 기록 동작 동안, (예를 들어, 논리 로우 전위를 행 라인에 인가하는 것에 의해) 선택된 행 라인이 활성화되고, 데이터(예를 들어, Data-in)는 입력 버퍼(306)의 입력에 제공되고, 프리차지 회로(304) 내의 프리차지 디바이스 M1 및 M2는 비도전성이다(도 3 참조). 입력 데이터의 상태에 따라, 입력 버퍼는 고 전위 또는 저 전위, 전형적으로 VDD 또는 0 볼트를 대응하는 열 라인(예를 들어, 열 0) 상으로 포싱할 것이다. 고 열 전위 또는 저 열 전위는 전송 게이트 디바이스를 통해 진행하고 데이터 저장을 위해 선택된 메모리 셀과 연관된 저장 캐패시터로 대응하는 전하를 전송한다. 전형적으로, 메모리 어레이 내의 모든 열 라인은 활성화된 입력 버퍼를 동시에 가질 것이다. 활성 입력 버퍼에 의해 구동된 열 라인을 갖는 활성화된 행 라인에 접속된 이들 메모리 셀이 기록될 것이다. 활성 입력 버퍼를 갖지 않는 동일한 행 라인에 접속된 메모리 셀은 앞서 기술된 바와 같이 리프레시될 것이다.
주어진 열 라인에 접속된 다수의 메모리 셀이 전형적으로 존재한다. 그러나, 주어진 열 라인과 연관된 단지 하나의 메모리 셀은 메모리 사이클의 활성 부분 동안 임의의 시점에서 활성으로 될 것이다. 메모리 셀은 그들 각각의 대응하는 행 라인을 활성화함으로써 선택된다. 도 1에 도시된 예시적인 DRAM 셀(100)의 경우에, 이것은 논리 로우 레벨 신호(예를 들어, 0 볼트)를 선택된 DRAM 셀에 대응하는 행 라인에 인가함으로써 성취될 수 있다. 활성 행 라인 상에서의 모든 셀이 또한 활성으로 될 것이다. 메모리 어레이 내의 모든 다른 행 라인은 비활성되어(즉, 선택 해제되어), 그들 각각의 열 라인으로부터 분리된 이들 비활성 행 라인에 접속된 모든 메모리 셀을 유지한다.
앞서 기술된 바와 같이, 반도체 메모리 디바이스는 몇몇 메모리 셀이 부정확한 데이터로 판독되도록 할 수 있는 결함에 영향을 받는다. 이러한 결함을 식별하기 위해, 각종 테스트 방법이 제안되어 왔다. 불행하게도, 통상적인 메모리 테스트 방법은 이러한 테스트 방법이 테스트 스루풋을 크게 감소시켜 비용이 들거나, 또는 특정의 결함을 성공적으로 발견하지 못하여, 디바이스 신뢰도에 영향을 준다는 점에서 바람직하지 않다. 본 명세서에서 몇몇 표준 테스트 목적의 설명이 이하 제공되어 있다.
테스트는 통상적으로 제조 이후 및 고객에 대한 적재 이전에, 예를 들어, ATE(automatic test equipment)를 이용하여, IC의 제조 동안 수행된 테스트를 지칭한다. 그러나, 본 명세서에서 사용된 바와 같은 "테스트"란 용어는 IC에서 고장을 식별하는 다른 수단을 폭넓게 포함하도록 의도된다. 예를 들어, 테스트는 테스트 모드의 일부분으로서 또는 이와 달리 IC 자체 내에서 커맨드에 대해 초기화될 수 있는 BIST를 지칭할 수 있다. 테스트는 IC의 수신 시에 또는 몇몇 시간 구간 동안 IC가 동작이 행해진 후에 고객에 의해 수행된 테스트를 또한 지칭할 수 있다. 테스트는, 예를 들어, 고장 모드 분석(failure mode analysis : FMA) 동안 수행된 테스트를 또한 지칭할 수 있다.
도 1을 또한 참조하면, 이상적으로, DRAM 셀(100)의 노드(1) 상의 전위는 본질적으로 무기한 유지될 것이다. 그러나, 실제로, 이 전압 전위는 전송 게이트 디바이스(102)를 통해, 저장 캐패시터(104)의 유전체 재료를 통해, 전송 게이트 디바이스 및/또는 캐패시터와 연관된 PN 접합을 통해, 또는, 예를 들어, 셀간 분리와 같은 몇몇 다른 누설 경로를 통해 저장된 전하 누설로서 시간 경과에 따라 저하할 것이다. 따라서, DRAM 셀은 주기적으로 리프레시되어야 하며, 즉, 각각의 셀은 노드(1)로 전체 전위를 복원하도록 그 판독 데이터로 판독되고 재기록된다. DRAM에 대한 리프레시 레이트로서 또한 지칭된 전형적인 리프레시 구간은 약 10 마이크로초(㎲)와 1000㎲ 사이에 있다.
DRAM 테스트와 관련하여, 데이터 유지 테스트는 DRAM 셀(100)의 노드(1) 상의 전압 유지에 대해 클로킹한다. 보다 구체적으로, 데이터 유지 테스트는 리프레시 구간 동안 셀의 상태가 식별 가능하지 않게 되는 정도로 노드(1) 상의 전위가 누설되지 않음을 보장하도록 설계된다. 데이터 유지 테스트는 먼저 테스트되는 하나 이상의 DRAM 셀에 알려진 데이터를 기록하고, 그 다음에 지정된 리프레시 구간(예를 들어, 유지 시간) 이상의 시간의 양을 대기하며, 그 다음에 셀을 판독하여, 유효 데이터에 대해 클로킹한다. 이러한 데이터 유지 테스트는 바람직하게 예상된 최악의 경우의 전위를 반영하면서 누설의 모든 구성요소를 극대화하는 전위에서 메모리 셀, 열 라인 및 이웃 메모리 셀을 설정할 것이다. 누설의 몇몇 또는 모든 구성요소는 그들의 누설을 극대화하도록 상이한 전위 세트를 필요로 할 수 있다. 따라서, 데이터 유지 테스트는 상이한 누설 구성요소에 대해 설계된 일련의 테스트를 수반할 수 있다.
전체 데이터 유지 테스트 시간은 일반적으로, 예를 들어, 기록 시간, 유지 시간 및 판독 시간을 포함하는 다수의 구성요소를 반영한다. 유지 시간은 통상적으로 다른 구성요소보다 현저하게 길다. 또한, 데이터 유지 테스트가 다수회 반복되도록 요구할 수 있는 전압, 온도, 교란 및 전기 노이즈 환경과 같은 다른 고려 사항이 존재한다.
열 교란은 데이터 유지에 영향을 주는 특정의 구성요소이다. DRAM 메모리 셀, 및 특히 논리 프로세스에서 제조된 eDRAM 메모리 셀은 전송 게이트 디바이스를 통해 대응하는 열 라인에 대한 누설에 민감하다. DRAM 셀이 논리 로우 데이터 상태로 기록될 때, 셀과 연관된 저장 캐패시터의 노드(1) 상에 저 전압 전위(예를 들어, 전형적으로 0 내지 약 0.3 볼트)가 저장된다. 셀이 논리 하이 데이터 상태로 기록될 때, 저장 캐패시터의 노드(1) 상에 고 전압 전위(예를 들어, 전형적으로 VDD)가 저장된다. 프리차지 단계 동안 대응하는 열 라인 상의 전위는 전형적으로 0 볼트와 VDD, 바람직하게 VDD/2 사이의 몇몇 전압 레벨로 고정된다. 주어진 열 라인에 접속되는 선택된 메모리 셀이 기록될 때, 셀이 논리 로우 상태로 기록되면, 열 전위는 저 전위(예를 들어, 전형적으로 0 볼트)에 있으며, 셀이 논리 하이 상태로 기록되면, 고 전위(예를 들어, 전형적으로 VDD)에 있다. 셀이 판독되고 리프레시될 때, 열 전위는 로우 상태를 판독하는 경우 로우 레벨로 진행하며, 데이터 하이 상태를 판독하는 경우 하이 레벨로 진행한다.
전송 게이트 디바이스 양단의 전위차가 최대일 때, 즉, 열 라인과 DRAM 셀의 노드(1) 사이의 전위차가 생성될 때 전송 게이트 디바이스 누설은 일반적으로 최대가 된다. 또한, 주어진 열 라인에 접속된 메모리 셀이 동일한 열 라인에 접속된 다른 메모리 셀의 상태와 반대의 상태로 기록되고, 판독되며, 리프레시될 때, 누설은 전형적으로 최대가 된다. 이러한 하나의 이유는 열 라인 전위가 열의 메모리 셀의 노드(1) 상의 전위와 반대가 될 것이기 때문이다(예를 들어, VDD 대 0 볼트, 또는 0 볼트 대 VDD). 주어진 열 라인에 접속된 다수의 메모리 셀이 존재할 수 있으므로, 동일한 데이터 상태에 있는 거의 모든 하나의 메모리 셀은 최소 데이터 상태에 있는 하나의 메모리 셀과 관련하여 특히 강조 상태를 나타낸다.
액세스되는(예를 들어, 기록되고, 판독되거나 리프레시되는) 선택된 메모리 셀에 저장된 데이터와 반대의 데이터를 저장하는 메모리 셀에 비해, 전송 게이트 디바이스를 통한 누설은 전형적으로 메모리 사이클의 활성 부분 동안보다 프리차지 동안이 적다. 이것은 프리차지 동안 전송 게이트 디바이스 양단의 전위가 전형적으로 선택된 메모리 셀의 상태와 독립적인 VDD/2이기 때문이다. 즉, 메모리 사이클의 비활성 부분 동안 메모리 셀에서 임의의 전송 게이트 디바이스를 통한 전위가 VDD/2 이하가 될 것이며, 메모리 사이클의 활성 부분 동안, 선택된 메모리 셀 내의 전송 게이트 디바이스를 통한 전위는 반대의 데이터를 저장하는 셀과 비교하여 VDD가 되거나 또는 VDD에 근접할 것이다.
열 교란은 주어진 메모리 셀 내의 전송 게이트 디바이스를 통한 누설을 체크하도록 적응된 데이터 유지 테스트의 서브세트로 간주될 수 있다. 이러한 열 교란 테스트는 바람직하게 주어진 열 라인에 접속되는 선택된 메모리 셀의 데이터 상태에 대해 반대의 데이터 상태로 주어진 열 라인이 바이어싱되는 방식으로 메모리를 기록하고, 정상 동작(예를 들어, 거주 시간) 동안 리프레시 동작들 사이의 스트레스 구간과 실질적으로 동등한 규정된 시간 구간을 대기하며, 내부에 저장된 데이터가 유효임을 검증하도록 주어진 메모리 셀을 판독하는 것을 포함한다.
단지 예시로서, 전체 메모리 어레이를 제 1 데이터 상태에 기록하고, 메모리 어레이 내의 선택된 행 라인을 반대의(소수의) 데이터 상태에 기록하며, 메모리 어레이에 대해 규정된 최대 허용 리프레시 구간 이상의 시간 구간에 대해 소수의 데이터 상태에 기록되는 선택된 행 라인 이외의 행 라인에 접속된 메모리 셀을 연속적으로 리프레시하고/하거나 판독하고, 메모리 어레이를 판독하며, 소수의 데이터 상태에 기록된 행 라인에 접속된 메모리 셀의 적어도 데이터 상태를 체크하는 단계를 포함하는 열 교란 테스트를 고려한다.
열 교란 테스트는 최악의 경우의 누설 환경에 대해 메모리 셀이 스트레스되는 것을 보장하기 위해 다른 데이터 유지 테스트와 결합하여 수행된다. 전형적으로, 이러한 테스트는 메모리 어레이에 대해 지정된 전압 및/또는 온도 제한의 각종 실시예에서 행해진다.
최근의 ATE 상에서의 테스트 시간은 고가이고 보다 긴 테스트 시간은 단위 시간 당 테스트될 수 있는 디바이스의 수와, 테스트 스루풋의 정도를 감소시키므로, 테스트 시간을 최소로 감소시켜 메모리 테스트와 연관된 비용을 감소시키는 것이 바람직하다. 따라서 데이터 유지 및 열 교란 테스트가 이들 테스트를 수행하는데 필요한 시간 지속 기간을 최소화하면서 누설에 대한 최악의 경우의 최대 스트레스를 제공하는 것이 바람직하다. 디바이스 온도를 낮추고 안정화하는데 필요한 상대적으로 긴 소우크 시간(soak time)으로 인해 실온보다 매우 낮은 온도(예를 들어, -40℃)에서 테스트에 대한 필요성을 제거하는 것이 또한 유리하다. 따라서, 실온보다 낮은 테스트를 필요로 하지 않는 전송 게이트 디바이스의 고 임계 고장을 발견하도록 동작 가능한 메모리 테스트 방법을 제공하는 것이 바람직하다. 부분적으로는 메모리 어레이가 규정된 전압 및/또는 온도 범위 내에서 표준 테스트를 통과할 수 있으나, 후속적으로는 몇몇 특정의 상태 세트 하의 필드에서 실패하므로, 메모리 어레이 내의 취약 메모리 셀 및 취약 열은 때때로 표준 테스트 방법을 이용하여 발견하는 것이 곤란하다. 따라서, 취약 메모리 셀 및 취약 열을 효과적으로 발견하는 방식으로 메모리 어레이에 대해 테스트를 수행하는 것이 바람직하다.
도 1에 도시된 DRAM 셀(100)에서, 이상적으로 전체 열 논리 하이 전압 레벨, 전형적으로 VDD(예를 들어, 1.0 볼트)가 저장 캐패시터(104)에 기록된다. 임의의 전하 손실 이전의 기록 직후에, 노드(1) 상의 전압은 실질적으로 VDD이다. 저장 캐패시터(104)에 기록될 수 있는 논리 로우 레벨은 행 라인(108) 상의 전위 및 전송 게이트 디바이스(102)의 임계 전압 Vt에 의해 주로 제한된다. 임의의 전하 손실 이전의 기록 직후에, 노드(1) 상의 전압은 실질적으로 열 라인(106)에 인가된 전압 전위와, 행 라인(108)에 인가된 전압 전위 + 전송 게이트 디바이스 임계 전압의 크기 [Vt] 중 보다 높은 것이 될 것이다. 표 2는 저장 캐패시터(104)에 논리 로우 레벨을 기록할 때 노드(1)에서의 몇몇 예시적인 전압 레벨을 도시한다.
Figure pct00002
저장 캐패시터(104)로부터 전하를 제거할 수 있는 메모리 셀(100) 내의 4개의 주요 전류 누설 경로는 (ⅰ) 전송 게이트 디바이스(102)를 통하는 경로, (ⅱ) 저장 캐패시터의 유전체를 통하는 경로, (ⅲ) 전송 게이트 디바이스의 소스/드레인 영역과 연관된 PN 접합을 통하는 경로, 및 (ⅳ) 저장 캐패시터가 MOS 트랜지스터인 경우, 저장 캐패시터의 소스/드레인 영역과 연관된 PN 접합을 통하는 경로를 포함한다. 이들 누설 경로는 이하 표 3에 요약되어 있다.
Figure pct00003
표 3으로부터 명백한 바와 같이, 노드(1)는 다른 특성 중에서, 채용된 저장 캐패시터의 유형(예를 들어, MOS 또는 상기 실리콘) 및 메모리 셀의 동작 모드(예를 들어, 프리차지, 판독 등)에 따라, VDD 또는 0 볼트를 향해 그 전위를 당기는 누설 구성요소를 갖는다.
선택된 메모리 셀로의 논리 로우 데이터 상태의 표준 기록 동안, 대응하는 행 라인은 몇몇 고정 전압 레벨로 설정된다. PMOS 전송 게이트 디바이스를 이용하는 메모리 셀에 대해, 인가된 행 전압은 전형적으로 0 볼트 이하이다(표 2 참조). 메모리 셀에 기록된 전하는 표 2에 또한 도시된 노드(1)에서의 전압에 비례한다.
본 발명의 실시예에 따르면, 선택된 메모리 셀에 대응하는 행 라인에 인가된 전압의 레벨은 이하 더 상세하게 기술되는 바와 같이, 셀 내의 하나 이상의 고장 메커니즘(예를 들어, 데이터 유지, 취약 셀 등)을 스트레스하기 위해 선택적으로 제어된다. 인가된 행 전압 레벨은 수행된 메모리 테스트의 유형의 함수일 수 있다. 따라서, 행 전압은 반드시 논리 하이 및 논리 로우 전압 레벨(예를 들어, 각각 VDD 및 0 볼트)로 제한될 필요는 없으나, 그 대신에, 예를 들어, VDD, 0 볼트, 또는 임의의 이들 사이의 값을 포함하는 다른 값을 취할 수 있다. 메모리 디바이스의 스트레스 테스트 동안 행 라인에 인가된 전위는 디바이스의 정상 동작(예를 들어, 판독, 기록, 또는 리프레시) 동안 행 라인에 인가된 전위와 상이할 것이다(예를 들어, 테스트되는 특정의 선능 특성에 따라, 크거나 작음).
도 4는 본 발명의 실시예에 따라 형성된 예시적인 열 회로(400)의 적어도 일부분을 도시하는 도면이다. 복수의 이러한 열 라인은 보다 큰 메모리 어레이를 형성하도록 사용될 수 있으며, 그의 예가 도 2에 도시되어 있다. 도면으로부터 명백한 바와 같이, 열 회로(400)는 바람직하게 열 라인 열 0을 포함한다. 감지 증폭기(402), 프리차지 회로(404) 및 입력 버퍼(406)는 열 라인에 접속된다. 메모리 어레이 내의 모든 열 회로는 바람직하게 그 자신의 전용 감지 증폭기 및 프리차지 회로와 연관되지만, 본 발명은 이러한 배치로 제한되지 않는다. 입력 버퍼는 특정의 열로 전용되거나, 또는 이와 달리 다수의 열들 간에 공유될(예를 들어, 멀티플렉싱될) 수 있다. 감지 증폭기(402)는 바람직하게 열 라인에 접속된 대응하는 메모리 셀(예를 들어, DRAM 셀 0,0) 중 선택된 하나의 논리 상태를 판독하고, 선택된 셀로부터 판독된 논리 상태를 표시하는 출력 신호 Data-out를 생성하도록 적응된다. 입력 버퍼(406)는 바람직하게 열 라인에 접속된 메모리 셀 중 선택된 하나로 기록될 논리 상태를 표시하는 입력 신호 Data-in을 수신하도록 적응된다.
프리차지 회로(404)는 바람직하게 상보형 전송 게이트로서 배치된 PMOS 트랜지스터 디바이스 M1, 및 NMOS 트랜지스터 디바이스 M2를 포함한다. 구체적으로, 디바이스 M1의 소스 및 디바이스 M2의 드레인은 프리차지 전압(예를 들어, VDD/2)을 생성하도록 적응된 프리차지 전원에 접속되고, M1의 드레인 및 M2의 소스는 열 라인 열 0에 접속되고, M1의 게이트는 제 1 제어 신호 Prech_B를 수신하도록 적응되고, M2의 게이트는 제 1 제어 신호의 논리적 상보인 제 2 제어 신호 Prech를 수신하도록 적응된다. 본 발명에 의해 다른 프라치자 회로가 마찬가지로 고려된다. 프리차지 디바이스 M1 및 M2는 턴 온(예를 들어, 도전성)되거나 또는 턴 오프(예를 들어, 비도전성)될 것이다. 프리차지 회로(404)는 바람직하게 규정된 전압 레벨의 열 0에 대한 전위를 프리차지 회로에 공급된 제어 신호 Prech 및 Prech_B의 함수로서 수립하도록 적응된다. 앞서 기술된 바와 같이, 프리차지 전압 레벨은 프리차지 회로(404)에 대해 내부적으로 생성되거나, 또는 프리차지 회로에 대해 외부적으로 공급될 수 있는 프리차지 전원에 의해 제공된다.
주어진 열 라인 열 0에 접속된 각각의 메모리 셀인 셀 0,0 셀 0,1 셀 0,2 및 셀 0,3은 대응하는 행 라인인 행 0, 행 1, 행 2 및 행 3에 각각 또한 접속된다. 주어진 행 라인에 단지 하나의 메모리 셀이 접속된 것으로 도시되어 있지만, 메모리 어레이 내의 각각의 행 라인은 전형적으로 그에 접속된 복수의 메모리 셀을 포함한다.
행 라인의 각각은 바람직하게 메모리 어레이 내의 행 드라이버(408)에 접속된다. 행 드라이버(408)는 행 전압 Vr을 수신하도록 동작 가능한 입력을 갖고, 행 드라이버의 제어 입력에 인가된 제어 신호 ADDRESS의 함수로서 행 라인 중 선택된 하나로 행 전압을 분배하는 복수의 출력을 갖는 멀티플렉서, 또는 다른 디코딩 회로를 포함할 수 있다. 행 드라이버(408)와 연관된 출력의 수에 따라, 당 분야에서 통상의 지식을 가진 자에 의해 이해되는 바와 같이, 제어 신호 ADDRESS는 실제로 버스와 같은 복수의 신호로 구성될 수 있다.
행 전압 Vr은 바람직하게 행 드라이버(408)에 접속된 행 전압 생성기(410)에 의해 공급된다. 선택적으로, 행 드라이버(408) 및 행 전압 생성기(410)는 열 회로(400) 내의 동일한 회로 블록(412)에 포함될 수 있다. 행 전압 생성기(410)는 바람직하게 제 1 모드에서 행 전압 생성기에 공급된 제어 신호 TEST의 함수로서 행 전압 Vr의 레벨을 선택적으로 제어하도록 동작 가능한 프로그래밍 가능한 전압원 또는 다른 제어기(예를 들어, 멀티플렉서)를 포함한다. 동작의 제 2 모드에서, 행 전압 생성기(410)는 바람직하게 행 전압 생성기에 의해 수신되는 실질적으로 고정 전압 Vrow인 행 전압 Vr을 생성하도록 동작 가능하다. 제 1 모드는, 예를 들어, 메모리 어레이의 테스트 모드(예를 들어, BIST)일 수 있는 한편, 제 2 모드는 메모리 어레이의 동작의 정상(예를 들어, 표준) 모드일 수 있다. 메모리 디바이스의 정상 동작 동안 하나 이상의 행 라인을 활성화하기 위해 하나 이상의 행 라인에 인가될 표준(예를 들어, 미조정) 전압과 동등한 전압 Vrow는 행 전압 생성기(410)에 대해 내부적인 전압원에 의해 생성될 수 있다. 이와 달리, 전압 Vrow는 외부 전압원으로부터 행 전압 생성기에 공급될 수 있다.
테스트(예를 들어, 테스트 모드) 동안, 기록 동작은 마진 기록으로서 지칭될 것이다. 마진 기록을 수행하기 위해, 논리 로우 레벨 데이터 상태로 셀을 기록하기 위해 선택된 메모리 셀의 대응하는 행에 인가된 전압은 노드(1) 상의 보다 높은 전위에 의해 반영된 바와 같이 보다 적은 전하가 셀레 기록되도록 표준 기록 동안 행에 달리 인가되는 규정된 전압보다 높게 설정된다. 표 4는 예시적인 행 및 노드(1) 전압을 포함하여, 표준 기록과 마진 기록 사이의 전형적인 비교를 도시한다. 본 발명은 도시된 전압 레벨로 제한되지 않는다는 것이 이해될 것이다. 도 4에 도시된 바와 같이, 마진 판독 행 전압은 비교 가능한 표준 기록에 대한 전위보다 약 0.2 볼트 높은 노드(1) 전위를 갖는 저 레벨로 셀을 기록하도록 설정되었다.
Figure pct00004
도 4에 도시된 노드(1)에서의 전압 레벨은 기록 시간이 셀 내의 저장 캐패시터의 노드(1) 상에서 전송 게이트 디바이스를 통해, 선택된 메모리 셀에 대응하는 열 라인으로부터 전송된 전하에 대해 도달될 평형(equilibrium)에 대해 충분한 지속 기간으로 되어 있다는 가정에 주로 근거하여 성취된다. 이 가정이 유효하지 않을 때(예를 들어, 기록 시간이 도달될 평형에 대해 충분하지 않을 때), 노드(1) 상에서의 두 표준 및 마진 기록 전위가 바람직하게는 소정의 양만큼 서로에 대해 실질적으로 동등한 비율로 시프트(예를 들어, 증가)될 것이다. 노드(1) 상에서의 전위가 시프트되는 양은 평형에 도달되지 않는 경우에 비해 평형에 도달되는 경우, 예를 들어, 노드(1) 상에의 전위들 간의 차이를 표시할 수 있다.
선택된 메모리 셀로의 논리 하이 레벨의 표준 기록 동안, 기록 시간이 평형에 도달하도록 전하 전송을 위해 충분한 지속 기간으로 되어 있는 것으로 가정하면, 전체 열 라인 고 전위(예를 들어, VDD)는 셀 내의 저장 캐패시터의 노드(1) 상에 기록된다. 전형적으로, 기록 동작이 종료되기 이전에 평형에 실질적으로 도달하도록 메모리가 설계될 수 있다. 선택된 메모리 셀에 논리 하이 레벨 데이터 상태로의 마진을 기록하기 위해, 셀에 대응하는 행 전압이 그 표준 기록 전압으로부터 상승된다. 예를 들어, 0 볼트 대신에, 대응하는 행 라인에 인가된 전압은 약 0.3 볼트로 증가될 수 있다. 이 효과는 노드(1) 상의 전송 게이트 디바이스를 통해, 대응하는 열 라인으로부터 전하가 전송되는데 걸리는 시간을 증가시키는 것이다. 즉, 평형에 도달하는데 보다 길게 걸린다. 평형에 도달되기 이전에 마진 기록이 종료될 때, 노드(1) 상의 전압은 표준 기록 경우에서보다 적을 것이며, 이에 따라, 선택된 메모리 셀 내의 저장 캐패시터에 전송된 전하가 적을 것이다. 행 전압은 원하는 마진의 양을 생성하는 메모리 셀 저장 캐패시터 상에 원하는 보다 적은 전하의 양을 기록하기 의해 충분히 높게 조정될 수 있다.
데이터 유지 마진 테스트
데이터 유지 마진 테스트는 정상 기록에 비해 소정의 소량만큼 셀에 저장된 전하의 양을 감소시키도록 조정된 행 전압을 이용하여 수행될 수 있다. 판독이 고장을 초래하는 지점에 대해 누설이 저장된 전하의 양을 감소시키는데 시간이 걸릴 것이다. 예를 들어, 본 발명의 실시예에 따르면, 데이터 유지 마진 테스트는 테스트될 주어진 메모리 셀에 논리 하이 상태를 표시하는 전압을 저장하고, 그 다음에 주어진 메모리 셀에 저장된 전압이 적어도 논리 하이 상태를 표시하는 지정된 최소 레벨인지를 판정하기 위한 제 1 시간 구간 이후에 메모리 셀의 상태를 판독하는 것을 포함할 수 있다. 정상 기록에 비해 셀에 저장된 전하 감소량의 함수일 수 있는 제 1 시간 구간은 바람직하게 메모리 디바이스에 대응하는 최소 지정된 데이터 유지 구간보다 적다. 이 결과는 테스트 시간을 감소시키고 테스트 비용을 낮춘다.
열 교란 테스트
열 교란 테스트는 본 발명의 실시예에 따라 정상 기록에 비해 소정의 소량만큼 셀에 저장된 전하의 양을 감소시키도록 조정된 행 기록 전압을 이용하여 수행될 수 있다. 판독이 고장을 초래하는 지점에 대해 열 교란 누설이 전송 게이트 디바이스를 통해 저장된 전하의 양을 감소시키는데 시간이 걸릴 것이다. 이 결과는 테스트 시간을 감소시키고 테스트 비용을 낮춘다.
조정된 행 전압으로 열 교란을 테스트하는 다른 방법은 액세스를 위해 선택되지 않은 메모리 셀과 연관된 전송 게이트 디바이스를 턴 오프하기 위해 하나 이상의 행 라인에 인가된 "전용 행 전압"으로서 또한 지칭되는 전압을 감소시키는 것이다. 판독 동안 선택 해제된 행 전압을 감소시키는 것은 각각의 메모리 셀 내의 전송 게이트 디바이스가 전체 행 전압에 의해 행해지는 것보다 약간 높게 누설하도록 할 것이다. 통상적으로, PMOS 전송 게이트 디바이스가 채용되는 것을 가정하면, 선택 해제된 행 라인에 대한 행 전압은 VDD일 수 있다. 예로서, 전송 게이트 디바이스 누설을 소량만큼 증가시키기 위해, 선택 해제된 행 전압은 수십 볼트(예를 들어, 약 VDD - 0.2) 한도까지 감소될 수 있다. 전송 게이트 디바이스가 여전히 비도전성 상태에 있다 하더라도, 그의 하위 임계치 또는 오프 상태 누설이 증가할 것이다. 이것은 최상위 누설 전류를 갖고 이에 따라 열 교란 고장에 가장 민감한 셀에 대응하는 메모리 셀의 어레이 내의 전송 게이트 디바이스를 식별하는 양호한 방법이다. NMOS 전송 게이트 디바이스가 PMOS 디바이스 대신에 사용되면, 약간 증가된 선택 해제되는 행 전압(예를 들어, 약 0.2 볼트)은 선택된 메모리 셀에 접속되지 않는 행 라인에 인가된다. 두 경우에서, 컬럼 교란 테스트 동안 인가된 선택 해제된 행 전압은 바람직하게 선택 해제된 행 전압을 수신하는 각각의 전송 게이트 디바이스의 게이트-소스 전압이 메모리의 정상 동작 동안 선택 해제된 메모리 셀에 대응하는 전송 게이트 디바이스의 게이트-소스 전압의 크기보다 크도록 선택된다.
취약 셀에 대한 테스트
취약 메모리 셀은 전형적으로 셀의 특정의 정상 분배 내에서 이들 메모리 셀에 비해 보다 고속의 레이트로 그들 각각의 저장 캐패시터로부터 전하를 누설한다. 취약 셀의 누설 특성은 이례적이므로, 이들은 흔히 "스포츠(sports)"라 지칭된다. 전형적으로, 주어진 메모리 어레이 내에 매우 적은 스포츠만이 존재할 수 있다. 당 분야에서 알려진 방법에 의해(예를 들어, 복구, 에러 보정 등), 메모리 어레이에서의 사용으로부터 이들이 배제될 수 있도록 이들 스포츠를 발견하는 것이 바람직하다. 본 발명의 실시예에 따르면, 조정된 행 전압에 의한 마진 테스트는 시간 효율적인 방식으로 스포츠를 발견하는 적절한 방식이다. 정상 기록에 후속하는 판독에 의해, 취약 셀은 특정의 전압 및/또는 온도에서만 실패할 수 있다. 다수의 전압 및/또는 온도에서 테스트하는 것은 실용적이지 않다. 조정된 행 전압에 의한 마진 테스트는 고장을 악화시키며 이는 표준 테스트 전압 및 온도에서 분명하다.
취약 열에 대한 테스트
취약 열은 주로 열 내의 불균형 및/또는 결함, 프리차지 디바이스 또는 메모리 어레이 내의 연관된 감지 증폭기로 인해 주로 고장이 발생하며, 이례적인 셀 누설 특성으로 인해 고장이 발행하지 않는다. 조정된 행 전압을 이용하는 마진 테스트는 판독 동작 동안 열과 공유될 때, 열에 전달된 전하 및 그의 유발된 열 전압 변화가 문제로 되는 불균형(들)의 영향보다 적도록, 셀에 저장된 전하를 감소시킬 수 있다. 이것은 판독 동안 고장을 초래할 것이다. 이러한 방식으로, 취약 열이 효율적으로 발견될 수 있다. 정상 기록에 후속하는 판독에 의해, 취약 셀은 특정의 전압 및/또는 온도에서만 실패할 수 있다. 취약 열에 대해 다수의 전압 및/또는 온도에서 테스트하는 것은 실용적이지 않다. 따라서, 취약 셀에 대해 테스트하는 경우에서와 같이, 조정된 행 전압에 의한 마진 테스트는 취약 셀 고장을 악화시키며 이는 표준 테스트 전압 온도에서 분명하다.
전송 게이트 디바이스의 고 임계 전압 테스트
메모리 셀 내의 전송 게이트 디바이스의 크기를 포함하여, 트랜지스터 임계 전압의 크기는 온도가 감소함에 따라 증가한다. 표 2에 도시된 바와 같이, 기록 행 전압이 적어도 열 라인 전압보다 높은 임계 전압 크기이면, 노드(1) 상의 논리 로우 데이터 상태에 대해 저장된 전압은 임계 전압의 크기가 증가함에 따라 증가한다. 따라서, 최저로 지정된 동안 온도는 노드(1) 상의 최상 논리 로우 데이터 상태 전압 레벨에 대응할 것이다. 이것은 또한, 셀 저장 캐패시터 내의 논리 로우 데이터 상태 저장 전하의 최소 양에 대응하며 셀 전하의 관점에서 고장에 가장 근접한 상태이다. 이 고장 메커니즘은 단지 논리 로우 데이터 상태에 기록된 셀에 적용한다. 메모리 셀에 기록된 논리 하이 데이터 상태 전하는 동일한 방식으로 전송 게이트 디바이스 임계치에 관련되지 않는다.
최저로 지정된 동작 온도(예를 들어, 전형적으로 -40℃)에서 테스트하는 것을 방지하고 전송 게이트 디바이스의 고 임계치 고장을 또한 발견하기 위해, 선택된 메모리 셀에 대응하는 행 라인에 인가된 전압이 보다 높은 온도(예를 들어, 25℃)로부터 보다 낮은 온도(예를 들어, -40℃)로 진행할 때 전송 게이트 디바이스 임계 전압이 증가하는 것과 실질적으로 동일한 양만큼 선택된 메모리 셀에 대응하는 행 라인에 인가된 전압이 증가되면, IC는 보다 높은 온도(예를 들어, 전형적으로 실온인 25℃)에서 테스트될 수 있다. 이러한 방식으로, 논리 로우 데이터 상태 전하의 실질적으로 동일한 양은 조정되지 않은 행 전압으로 보다 낮은 온도에서 테스트할 때 기록된 바와 같이 보다 높은 온도에서 테스트될 때 선택된 메모리 셀의 저장 캐패시터에 기록될 것이다.
본 발명의 실시예의 테스트 방법은 특히 전자 디바이스 또는 다른 시스템에서 구현을 위해 매우 적합할 수 있다. 예를 들어, 도 5는 본 발명의 측면에 따라 형성된 예시적인 프로세싱 시스템(500)을 도시하는 블록도이다. 시스템(500)은, 예를 들어, ATE(예를 들어, IC 테스터, IC 웨이퍼 프로브, 칩 처리기, 비닝(binning) 장비 등)를 나타낼 수 있다. 시스템(500)은 프로세서(502), (에를 들어, 버스(506) 또는 다른 접속 수단을 통해) 프로세서에 결합된 메모리(504) 뿐만 아니라, 프로세서와 인터페이스하도록 동작 가능한 입/출력(I/O) 회로(508)를 포함할 수 있다. 프로세서(502)는 본 명세서에서 앞서 기술된 본 발명의 방법의 적어도 일부분을 수행하도록 구성될 수 있다.
본 명세서에서 사용된 바와 같은 "프로세서"란 용어는, 예를 들어, CPU 및/또는 다른 프로세싱 회로(예를 들어, 네트워크 프로세서, DSP, 마이크로프로세서 등)를 포함하는 디바이스와 같은 임의의 프로세싱 프로세서를 포함하도록 의도된다. 추가적으로, "프로세서"란 용어는 2 이상의 디바이스를 지칭할 수 있고 프로세싱 디바이스와 연관된 각종 요소가 다른 프로세싱 디바이스에 의해 공유될 수 있음이 이해될 것이다. 본 명세서에서 사용된 바와 같은 "메모리"란 용어는, 예를 들어, RAM(random access memory), ROM(read onlu memory), 고정 저장 매체(예를 들어, 하드 드라이브), 제거 가능한 저장 매체(예를 들어, 디스켓), 플래시 메모리 등과 같은 메모리, 및 프로세서 또는 CPU와 연관된 다른 컴퓨터 판독 가능한 매체를 포함하도록 의도된다. 또한, 본 명세서에서 사용된 바와 같은 "I/O 회로"란 용어는, 예를 들어, 데이터를 프로세서에 입력하는 하나 이상의 입력 디바이스(예를 들어, 키보드, 마우스 등), 프로세서와 연관된 결과를 제공하는 하나 이상의 출력 디바이스(예를 들어, 프린터, 모니터 등), 및/또는 입력 또는 출력 디바이스(들)를 프로세서에 동작 가능하게 결합하는 인터페이스 회로를 포함하도록 의도된다.
따라서, 본 명세서에서 기술된 바와 같은 본 발명의 방법을 수행하는 인스트럭션 또는 코드를 포함하는 애플리케이션 프로그램, 또는 그 소프트웨어 구성요소는 하나 이상의 연관된 저장 매체(예를 들어, ROM, 고정 또는 제거 가능한 저장 장치)에 저장되고, 이용될 준비가 된 경우, 전체적으로 또는 부분적으로 (예를 들어, RAM 내로) 로드되며, 프로세서(502)에 의해 실행될 수 있다. 임의의 경우에서, 도 1에 도시된 구성요소의 적어도 일부분은 각종 형태의 하드웨어, 소프트웨어, 또는 그 조합, 예를 들어, 메모리와 연관된 하나 이상의 DSP, ASIC(application specific integrated circuit), 기능 회로, 메모리와 연관된 하나 이상의 동작 가능하게 프로그래밍된 범용 디지털 컴퓨터 등으로 구현될 수 있다. 본 명세서에서 제공된 본 발명의 개시 내용에 대해, 당 분야에서 통상의 지식을 가진 자라면 본 발명의 구성요소의 다른 구현을 고려할 수 있을 것이다.
본 발명의 방법의 적어도 일부분은 디바이스 검증 및/또는 특성을 구현하는 다른 통상적인 집적 회로 ATE으로 구현될 수 있다. 통상적인 ATE의 제조사는 Teradyne Inc, Testmetrix Inc., MOSAID Technologies Inc., ALLTEQ Industries Inc., Schlumberger Ltd., Advantest Corp. 및 inTEST Corp를 포함하되, 이들로만 제한되지 않는다.
본 발명의 장치 및 방법의 적어도 일부분은 하나 이상의 집적 회로로 구현될 수 있다. 집적 회로 형성 시에, 다이는 전형적으로 반도체 웨이퍼의 표면 상에서 반복된 패턴으로 제조된다. 다이의 각각은 본 명세서에서 기술된 디바이스를 포함하며, 다른 구조 또는 회로를 포함할 수 있다. 개별적인 다이는 웨이퍼로부터 절단되거나 다이싱되고, 그 다음에 집적 회로서 패키지화된다. 당 분야에서 통상의 지식을 가진 자라면 집적 회로를 제조하기 위해 웨이퍼 및 패키지를 어떻게 다이싱하는지를 인지할 것이다. 이와 같이 제조된 집적 회로는 본 발명의 일부로서 간주된다.
본 명세서에서 본 발명의 예시적인 실시예가 첨부 도면을 참조하여 기술되었으나, 본 발명은 이들 정확한 실시예로 제한되지 않으며, 첨부된 특허 청구 범위의 범위로부터 벗어나지 않고 당 분야에서 통상의 지식을 가진 자에 의해 각종 다른 변경 및 변형이 행해질 수 있음이 이해될 것이다.

Claims (23)

  1. 복수의 메모리 셀과 하나 이상의 메모리 셀을 선택적으로 액세스하도록 상기 메모리 셀에 접속된 복수의 행 라인 및 열 라인을 포함하는 반도체 메모리 디바이스를 테스트하는 방법으로서,
    테스트될 메모리 셀 중 적어도 주어진 하나에 대응하는 상기 행 라인의 적어도 주어진 하나에 제 1 전압을 인가하는 단계-상기 제 1 전압은 상기 메모리 디바이스의 적어도 하나의 성능 특성을 스트레스(stress)하도록 선택되고, 상기 제 1 전압은 상기 메모리 디바이스의 정상 동작 동안 상기 메모리 셀 중 적어도 하나를 액세스하도록 상기 행 라인의 상기 주어진 하나에 인가된 제 2 전압과 상이함-와,
    규정된 테스팅 파라미터에 따라 상기 메모리 디바이스를 액서사이징(exercising)하는 단계와,
    상기 테스팅 파라미터의 규정된 마진(margins) 내에서 상기 메모리 디바이스가 동작 가능한지를 식별하는 단계를 포함하는
    반도체 메모리 디바이스 테스트 방법.
  2. 제 1 항에 있어서,
    테스트될 메모리 셀 중 상기 적어도 주어진 하나에 기록된 전하를 감소시키기 위해 상기 제 1 전압을 조정하는 단계를 더 포함하는
    반도체 메모리 디바이스 테스트 방법.
  3. 제 1 항에 있어서,
    테스트될 메모리 셀 중 상기 적어도 주어진 하나에 대응하는 전송 게이트 디바이스를 통해 누설을 증가시키기 위해 상기 제 1 전압을 조정하는 단계를 더 포함하는
    반도체 메모리 디바이스 테스트 방법.
  4. 제 1 항에 있어서,
    테스트될 메모리 셀 중 상기 적어도 주어진 하나에 논리 로우 레벨을 기록하는 단계를 더 포함하며, 상기 적어도 하나의 성능 특성은 상기 주어진 메모리 셀의 전송 게이트 디바이스의 고 임계 전압 레벨 테스트를 포함하는
    반도체 메모리 디바이스 테스트 방법.
  5. 제 1 항에 있어서,
    상기 적어도 하나의 성능 특성은 데이터 유지 테스트 및 열 교란 테스트 중 적어도 하나를 포함하고,
    테스트될 상기 주어진 메모리 셀에 저장된 전하량이 상기 메모리 셀의 표준 기록 동작 동안 상기 주어진 메모리 셀에 저장된 전하량에 비해 감소되도록 상기 행 라인의 상기 주어진 하나에 인가된 상기 제 1 전압을 조정하는 단계를 더 포함하는
    반도체 메모리 디바이스 테스트 방법.
  6. 제 1 항에 있어서,
    상기 적어도 하나의 성능 특성은 전송 게이트 디바이스의 고 임계 전압 레벨 테스트를 포함하며,
    상기 메모리 셀이 제 1 온도에 있는 경우와, 상기 메모리 셀이 제 2 온도에 있는 경우에 테스트될 상기 주어진 메모리 셀에 대응하는 전송 게이트 트랜지스터 디바이스의 임계 전압의 차이를 측정하는 단계-상기 제 1 온도는 상기 메모리 디바이스의 최저로 지정된 동작 온도를 표시하고, 상기 제 2 온도는 상기 제 1 온도보다 높음-와,
    상기 주어진 메모리 셀에 대응하는 상기 행 라인의 상기 주어진 하나에 인가된 상기 제 1 전압을 상기 측정된 임계 전압의 차이의 함수로서 조정하는 단계를 더 포함하는
    반도체 메모리 디바이스 테스트 방법.
  7. 제 6 항에 있어서,
    상기 제 2 온도는 실질적으로 실온을 나타내는
    반도체 메모리 디바이스 테스트 방법.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 성능 특성은 열 교란 테스트를 포함하고,
    테스트될 상기 메모리 셀 중 상기 주어진 하나에 접속되지 않는 상기 행 라인의 적어도 하나에 제 3 전압을 인가하는 단계를 더 포함하며,
    상기 제 3 전압은 테스트되지 않는 메모리 셀에 대응하는 전송 게이트 디바이스의 게이트-소스 전압의 크기가 상기 메모리 셀의 정상 동작 동안 선택되지 않은 메모리 셀에 대응하는 전송 게이트 디바이스의 게이트-소스 전압의 크기보다 크도록 선택되는
    반도체 메모리 디바이스 테스트 방법.
  9. 제 1 항에 있어서,
    상기 적어도 하나의 성능 특성은 데이터 유지 마진 테스트를 포함하고,
    상기 메모리 셀의 표준 기록 동작 동안 상기 주어진 메모리 셀에 저장된 전압의 양에 비해 상기 주어진 메모리 셀에 저장된 전하의 양이 감소되도록 상기 행 라인의 상기 주어진 하나에 인가된 상기 제 1 전압을 조정하는 단계와,
    논리 하이 상태를 표시하는 상기 주어진 메모리 셀에 전압을 저장하는 단계와,
    상기 주어진 메모리 셀에 상기 논리 하이 상태를 저장한 다음의 제 1 시간 구간 이후에, 상기 주어진 메모리 셀에 저장된 상기 전압이 적어도 논리 하이 상태를 표시하는 지정된 최소 레벨과 동등한지를 판정하도록 상기 주어진 메모리 셀의 상태를 판독하는 단계를 더 포함하며,
    상기 제 1 시간 구간은 상기 메모리 디바이스에 대응하는 최소 지정된 데이터 유지 구간보다 적은
    반도체 메모리 디바이스 테스트 방법.
  10. 제 9 항에 있어서,
    상기 제 1 시간 구간은 상기 메모리 디바이스에서 표준 기록 동작 동안 상기 주어진 메모리 셀에 저장된 전하의 양에 비해 상기 주어진 메모리 셀에 저장된 전하의 양에서 감소량의 함수인
    반도체 메모리 디바이스 테스트 방법.

  11. 제 1 항에 있어서,
    상기 메모리 디바이스는 동적 랜덤 액세스 메모리를 포함하는
    반도체 메모리 디바이스 테스트 방법.
  12. 복수의 메모리 셀과 하나 이상의 메모리 셀을 선택적으로 액세스하도록 상기 메모리 셀에 접속된 복수의 행 라인 및 열 라인을 포함하는 반도체 메모리 디바이스를 테스트하는 회로로서,
    상기 메모리 디바이스 내의 상기 행 라인의 주어진 하나를 활성화하는 출력 전압을 생성하도록 동작 가능한 제어기-상기 제어기는, 제 1 모드에서, 적어도 제 1 제어 신호의 함수로서 상기 출력 전압의 레벨을 선택적으로 조정하도록 동작 가능하고, 상기 출력 전압의 레벨은 상기 메모리 디바이스의 적어도 하나의 성능 특성을 스트레스하도록 선택되고, 제 2 모드에서, 상기 출력 전압은 상기 메모리 디바이스의 정상 동작 동안 상기 메모리 셀 중 적어도 하나를 액세스하는 규정된 레벨로 실질적으로 고정되고, 상기 제 1 모드에서의 상기 출력 전압의 레벨은 상기 제 2 모드에서의 상기 출력 전압의 레벨과 상이함-와,
    상기 제어기에 접속된 디코딩 회로를 포함하며,
    상기 디코딩 회로는 상기 제어기로부터 상기 출력 전압을 수신하고, 상기 메모리 디바이스에서 상기 행 라인의 적어도 주어진 하나에 대해 적어도 제 2 출력 신호의 함수로서 상기 출력 전압을 선택적으로 분배하도록 동작 가능한
    반도체 메모리 디바이스 테스트 회로.
  13. 제 12 항에 있어서,
    상기 제어기는 상기 출력 전압을 생성하도록 동작 가능한 프로그래밍 가능한 전압원을 포함하며, 상기 출력 전압의 레벨은 제 1 모드에서, 상기 메모리 디바이스의 적어도 하나의 성능 특성를 스트레스하도록 선택되는
    반도체 메모리 디바이스 테스트 회로.
  14. 제 12 항에 있어서,
    상기 제어기는 적어도 제 1 및 제 2 전압을 수신하고, 상기 메모리 디바이스에서 상기 행 라인의 적어도 주어진 하나를 활성화하는 상기 출력 전압을 생성하도록 동작 가능한 멀티플렉서를 포함하며, 상기 멀티플렉서는 상기 제 1 모드 동안 상기 제 1 전압을 상기 출력 전압으로서 선택하고, 상기 멀티플렉서는 상기 제 2 모드 동안 상기 제 2 전압을 상기 출력 전압으로서 선택하며, 상기 제 2 전압은 상기 메모리 디바이스의 정상 동작 동안 상기 행 라인의 적어도 하나를 활성화하도록 사용되고, 상기 제 1 전압은 상기 제 2 전압과 상이하고, 상기 메모리 디바이스의 정상 동작 동안 상기 행 라인의 적어도 하나를 활성화하도록 사용되는
    반도체 메모리 디바이스 테스트 회로.
  15. 제 12 항에 있어서,
    상기 디코딩 회로는 상기 제어기로부터 상기 출력 전압을 수신하는 입력과, 출력의 각각이 상기 행 라인의 대응하는 하나에 접속된 복수의 출력을 갖는 스위칭 회로를 포함하며, 상기 스위칭 회로는 상기 입력을 상기 제 2 제어 신호의 함수로서 상기 출력의 주어진 하나에 접속하도록 동작 가능한
    반도체 메모리 디바이스 테스트 회로.
  16. 제 12 항에 있어서,
    상기 제 1 모드 동안, 상기 제어기는 테스트될 메모리 셀 중 상기 적어도 주어진 하나에 기록된 전하를 감소시키기 위해 상기 제 1 전압을 조정하도록 동작 가능한
    반도체 메모리 디바이스 테스트 회로.
  17. 제 12 항에 있어서,
    상기 제 1 모드 동안, 상기 제어기는 테스트될 메모리 셀 중 상기 적어도 주어진 하나에 대응하는 전송 게이트 디바이스를 통해 누설을 증가시키기 위해 상기 제 1 전압을 조정하도록 동작 가능한
    반도체 메모리 디바이스 테스트 회로.
  18. 제 12 항에 있어서,
    상기 적어도 하나의 성능 특성은 전송 게이트 디바이스의 고 임계 전압 레벨 테스트를 포함하며,
    상기 제 1 모드 동안, 상기 제어기는, 상기 메모리 셀이 제 1 온도에 있는 경우와, 상기 메모리 셀이 제 2 온도에 있는 경우에 테스트될 상기 주어진 메모리 셀에 대응하는 전송 게이트 트랜지스터 디바이스의 임계 전압의 차이를 측정하고-상기 제 1 온도는 상기 메모리 디바이스의 최저로 지정된 동작 온도를 표시하고, 상기 제 2 온도는 상기 제 1 온도보다 높음-, 상기 주어진 메모리 셀에 대응하는 상기 행 라인의 주어진 하나에 인가된 상기 제 1 전압을 임계 전압의 상기 측정된 차이의 함수로서 조정하도록 동작 가능한
    반도체 메모리 디바이스 테스트 회로.
  19. 제 12 항에 있어서,
    상기 적어도 하나의 성능 특성은 열 교란 테스트를 포함하고,
    상기 제어기는 상기 제 1 모드에서, 테스트될 상기 메모리 셀 중 상기 주어진 하나에 접속되지 않는 상기 행 라인의 적어도 하나에 제 2 전압을 인가하도록 동작 가능하고, 상기 제 2 전압은 테스트되지 않는 메모리 셀에 대응하는 전송 게이트 디바이스의 게이트-소스 전압의 크기가 상기 메모리 셀의 정상 동작 동안 선택되지 않은 메모리 셀에 대응하는 전송 게이트 디바이스의 게이트-소스 전압의 크기보다 크도록 선택되는
    반도체 메모리 디바이스 테스트 회로.
  20. 제 12 항에 있어서,
    상기 적어도 하나의 성능 특성은 데이터 유지 마진 테스트를 포함하고,
    상기 제어기는, 상기 메모리 셀의 표준 기록 동작 동안 상기 주어진 메모리 셀에 저장된 전압의 양에 비해 상기 주어진 메모리 셀에 저장된 전하의 양이 감소되도록 상기 행 라인의 상기 주어진 하나에 인가된 상기 출력 전압을 조정하고, 논리 하이 상태를 표시하는 상기 주어진 메모리 셀에 전압을 저장하며, 상기 주어진 메모리 셀에서 상기 논리 하이 상태를 저장한 다음의 제 1 시간 구간 이후에, 상기 주어진 메모리 셀에 저장된 상기 전압이 적어도 논리 하이 상태를 표시하는 지정된 최소 레벨과 동등한지를 판정하도록 상기 주어진 메모리 셀의 상태를 판독하도록 동작 가능하며, 상기 제 1 시간 구간은 상기 메모리 디바이스에 대응하는 최소 지정된 데이터 유지 구간보다 적은
    반도체 메모리 디바이스 테스트 회로.
  21. 제 12 항에 있어서,
    상기 제 1 제어 신호는 테스트 모드 신호를 포함하고, 상기 제 2 제어 신호는 어드레스 신호를 포함하는
    반도체 메모리 디바이스 테스트 회로.
  22. 복수의 메모리 셀과 하나 이상의 메모리 셀을 선택적으로 액세스하도록 상기 메모리 셀에 접속된 복수의 행 라인 및 열 라인을 포함하는 메모리를 테스트하는 적어도 하나의 회로를 포함하는 집적 회로로서,
    상기 적어도 하나의 회로는,
    상기 메모리에서 상기 행 라인의 주어진 하나를 활성화하는 출력 전압을 생성하도록 동작 가능한 제어기-상기 제어기는, 제 1 모드에서, 적어도 제 1 제어 신호의 함수로서 상기 출력 전압의 레벨을 선택적으로 조정하도록 동작 가능하고, 상기 출력 전압의 레벨은 상기 메모리 디바이스의 적어도 하나의 성능 특성을 스트레스하도록 선택되고, 제 2 모드에서, 상기 출력 전압은 상기 메모리의 정상 동작 동안 상기 메모리 셀 중 적어도 하나를 액세스하는 규정된 레벨로 실질적으로 고정되고, 상기 제 1 모드에서의 상기 출력 전압의 레벨은 상기 제 2 모드에서의 상기 출력 전압의 레벨과 상이함-와,
    상기 제어기에 접속된 디코딩 회로를 포함하며,
    상기 디코딩 회로는 상기 제어기로부터 상기 출력 전압을 수신하고, 상기 메모리 디바이스에서 상기 행 라인의 적어도 주어진 하나에 대해 적어도 제 2 출력 신호의 함수로서 상기 출력 전압을 선택적으로 분배하도록 동작 가능한
    집적 회로.
  23. 복수의 메모리 셀과 하나 이상의 메모리 셀을 선택적으로 액세스하도록 상기 메모리 셀에 접속된 복수의 행 라인 및 열 라인을 포함하는 메모리 디바이스에서 하나 이상의 고장을 검출하는 ATE(automatic test equipment) 장치로서,
    프로그래밍 가능한 전압원과,
    상기 프로그래밍 가능한 전압원에 결합된 적어도 하나의 프로세서를 포함하며,
    상기 적어도 하나의 프로세서는,
    (ⅰ) 테스트될 메모리 셀 중 적어도 주어진 하나에 대응하는 상기 행 라인의 적어도 주어진 하나에 상기 프로그래밍 가능한 전압원에 의해 생성된 제 1 전압을 인가하고-상기 제 1 전압은 상기 메모리 디바이스의 적어도 하나의 성능 특성을 스트레스하도록 선택되고, 상기 제 1 전압은 상기 메모리 디바이스의 정상 동작 동안 상기 메모리 셀 중 적어도 하나를 액세스하는 상기 행 라인의 상기 주어진 하나에 인가된 제 2 전압과 상이함-, (ⅱ) 규정된 테스팅 파라미터에 따라 상기 메모리 디바이스를 액서사이징하며, (ⅲ) 상기 테스팅 파라미터의 규정된 마진 내에서 상기 메모리 디바이스가 동작 가능한지를 식별하도록 동작 가능한
    ATE 장치.
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