JP2011502326A - メモリ・デバイスをテストする方法および機器 - Google Patents

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Abstract

半導体メモリ・デバイスをテストする技法が提供される。メモリ・デバイスは、複数のメモリ・セルと、メモリ・セルのうちの１つまたは複数に選択的にアクセスするための、メモリ・セルに接続された複数のロー・ラインおよびカラム・ラインとを含む。この方法は、テストすべきメモリ・セルのうちの少なくとも所与の１つに対応するロー・ラインのうちの少なくとも所与の１つに第１電圧を印加するステップであって、第１電圧が、メモリ・デバイスの少なくとも１つの性能特性にストレスを加えるように選択され、第１電圧が、メモリ・デバイスの通常動作中にメモリ・セルのうちの少なくとも１つにアクセスするためのロー・ラインのうちの所与の１つに印加される第２電圧とは異なるステップと、規定されたテスティング・パラメータに従ってメモリ・デバイスを訓練するステップと、メモリ・デバイスがテスティング・パラメータの規定のマージン以内で動作可能かどうかを識別するステップとを含む。

Description

本発明は、一般には半導体メモリ・デバイスに関し、より詳細には、そのようなメモリ・デバイスをテストする技法に関する。
半導体メモリ・デバイスは欠陥の影響を受けやすく、それにより、あるメモリ・セルが誤ったデータで読み取られる可能性がある。例えば、ＤＲＡＭ装置、特に混載ＤＲＡＭ（ｅＤＲＡＭ）では、一般的な欠陥はデータ保持欠陥であり、データ保持欠陥は、メモリ・セルが一定の最小期間にデータを保持する能力に影響を及ぼす。データ保持が不十分なこのメモリ・セルはしばしば、「弱い」ビットまたはセルと呼ばれる。通常、データ保持欠陥により、関連するビット線をプリチャージから（例えば、ＶＤＤまたはグランドに向けて）遠くにプルすべきときに、関連するビット線がプリチャージ・レベルの付近にとどまる。メモリ・セルのデータ保持をテストする従来の方法は、通常動作中のセルの保持時間仕様以上の、セルの書込みと読取りとの間の保持時間を追加することである。しかし、遺憾ながら、データ保持をテストするこの方法は、テスティング・プロセスに著しい時間を追加することがあり、それが装置のコスト上昇に反映されるので望ましくない。
弱いセルは通常、保持時間またはカラム外乱テスティング中に見つかり、ロジック・ローおよび／またはロジック・ハイ仕様限界以上のメモリ電圧レベル（例えばＶＤＤ）を用いたテスティングによって悪化する可能性がある。弱いセルは、断続的に故障することがあり、またはメモリ・アレイ内の特定のパターンでのみ故障することがあり、または特定の電圧および／または温度でのみ故障することがある。
弱いカラムは通常、カラム、プリチャージ装置、および／または関連するセンス増幅器内の不均衡または欠陥のために故障する。弱いカラムは一般に、非定型セル漏れ特性のためでないと考えられる。弱いカラムに沿った少なくともいくつかのメモリ・セル内の充電レベルは通常、カラムに関連するプリチャージ装置および／またはセンス増幅器内の不均衡または欠陥を克服するのに十分ではない。
メモリ・セルに影響を及ぼす別の一般的な故障のメカニズムは、主に低温によって引き起こされる、セル・パス・ゲート・デバイスしきい電圧の上昇に関連する故障である。セル・パス・ゲート・デバイスのしきい電圧は、温度の下降と共に上昇する。当技術分野で周知の通り、パス・ゲート・デバイスしきい電圧の上昇により、２つのデータ状態（例えば、ロジック・ハイまたはロジック・ロー）の一方でセルに書き込まれる電荷が少なくなる。このタイプの故障を発見するために、伝統的に、テスティングが、装置に関する最低の指定動作温度、通常は摂氏−４０度（℃）または０℃で行われる。こうした温度でのテスティングは、テスト下で装置の温度を低下させ、安定化するのに比較的長い時間が必要となるので望ましくない。
上述のタイプの欠陥は一般に、集積回路（ＩＣ）メモリ・デバイスの製造後テスティング中に発見され、装置の信頼性に影響を及ぼすことがある。欠陥のあるメモリ・デバイスを廃棄する必要があることがあり、それによって集積回路製造工程の歩留まりが低下し、欠陥のない装置に対する正味の製造コストが上昇する。
したがって、従来のメモリ・テスティング技法に関連する上述の問題のうちの１つまたは複数を被らない改良型のメモリ・テスティング技法が求められている。
本発明は、その例示的実施形態で、効率的にＩＣ内のメモリ、特にＤＲＡＭをテストする技法を含む。本発明の実施形態は、メモリ・アレイ内の少なくとも１つの選択されたメモリ・セルに対応するロー・ラインに印加される電圧を選択的に調節するように動作可能なテスト・モード（例えばビルトイン自己テスト（ＢＩＳＴ））を提供する。これにより、メモリ・セル内の貯蔵コンデンサに書き込まれる電荷が低減され、したがって漏れによって誘発されるデータ保持故障およびカラム外乱故障がより容易に発見され、メモリ・アレイ内の弱いセルおよび弱いカラムが効果的に発見され、最低の指定動作温度よりも著しく高い温度でのテスティングでパス・ゲート・デバイス高しきい電圧故障が効果的に発見される。
本発明の一態様によれば、半導体メモリ・デバイスをテストする方法が提供される。メモリ・デバイスは、複数のメモリ・セルと、メモリ・セルのうちの１つまたは複数に選択的にアクセスするための、メモリ・セルに接続された複数のロー・ラインおよびカラム・ラインとを含む。この方法は、テストすべきメモリ・セルのうちの少なくとも所与の１つに対応するロー・ラインのうちの少なくとも所与の１つに第１電圧を印加するステップであって、第１電圧が、メモリ・デバイスの少なくとも１つの性能特性にストレスを加えるように選択され、第１電圧が、メモリ・デバイスの通常動作中にメモリ・セルのうちの少なくとも１つにアクセスするためのロー・ラインのうちの所与の１つに印加される第２電圧とは異なるステップと、規定されたテスティング・パラメータに従ってメモリ・デバイスを訓練するステップと、メモリ・デバイスがテスティング・パラメータの規定のマージン以内で動作可能かどうかを識別するステップとを含む。
本発明の別の態様によれば、複数のメモリ・セルと、メモリ・セルのうちの１つまたは複数に選択的にアクセスするための、メモリ・セルに接続された複数のロー・ラインおよびカラム・ラインとを含む半導体メモリ・デバイスをテストする回路が設けられる。回路は、コントローラと、コントローラに接続された復号化回路とを含む。コントローラは、メモリ・デバイス内のロー・ラインのうちの所与の１つを活動化する出力電圧を生成するように動作可能である。第１モードでは、コントローラは、少なくとも第１制御信号に応じて、出力電圧のレベルを選択的に調節するように動作可能である。第２モードでは、出力電圧は、メモリ・デバイスの通常動作中にメモリ・セルのうちの少なくとも１つにアクセスするための規定のレベルにほぼ固定される。復号化回路は、コントローラから出力電圧を受け、少なくとも第２制御信号に応じて、メモリ・デバイス内のロー・ラインのうちの少なくとも所与の１つに出力電圧を選択的に分配するように動作可能である。
添付の図面と共に読むべきである以下の本発明の例示的実施形態の詳細な説明から、本発明の上記および他の特徴、目的、および利点が明らかとなるであろう。
ＤＲＡＭアレイで利用することのできる例示的メモリ・セルを示す略図である。 本発明の技法を利用することのできる例示的メモリ回路の少なくとも一部を示す略図である。 本発明の技法を利用することのできる例示的カラム回路の少なくとも一部を示すブロック図である。 本発明の一実施形態に従って形成される例示的カラム回路の少なくとも一部を示す略図である。 本発明の一実施形態に従って形成される、本発明の技法を利用することのできる例示的処理システムの少なくとも一部を示すブロック図である。
本明細書では、潜在的に故障のあるデバイスをより効果的に特定するようにＩＣデバイス内の混載メモリをテストし、それによって通過デバイスの信頼性を向上させる例示的方法および機器の状況で本発明を説明する。さらに、本明細書に記載の例示的テスティング方法および機器は、従来のテスティング技法と比べて高速に実行することができ、それによってコストが削減される。しかし、本発明の技法は、本明細書で図示され、説明される方法および機器に限定されないことを理解されたい。
本発明の例示的実施形態は、メモリ・アレイ内の少なくとも１つの選択されたメモリ・セルに対応するロー・ラインに印加される電圧を選択的に調節するように動作可能なテスト・モード（例えば、ビルトイン自己テスト（ＢＩＳＴ））を提供し、それによってメモリ・セル内の貯蔵コンデンサに書き込まれる電荷が低減され、したがって漏れによって誘発されるデータ保持故障およびカラム外乱故障がより容易に発見され、メモリ・アレイ内の弱いセルおよび弱いカラムが効果的に発見され、最低の指定動作温度よりも著しく高い温度でのテスティングでパス・ゲート・デバイス高しきい電圧故障が効果的に発見される。
本明細書で使用される「デバイス」という用語は、単なる例示に過ぎず、限定はしないが、特定用途向け集積回路（ＡＳＩＣ）、シングル・インライン・メモリ・モジュール（ＳＩＭＭ）、デュアル・インライン・メモリ・モジュール（ＤＩＭＭ）、内容アドレス指定可能メモリ（ＣＡＭ）、中央演算処理装置（ＣＰＵ）、デジタル信号プロセッサ（ＤＳＰ）、または他の任意のタイプのデータ処理または記憶デバイスに一般に関連する素子などの素子、ならびに混載メモリを有するそのような素子の各部分および／または組合せを含むことができる。本明細書で使用される「メモリ」という用語は、限定はしないが通常はバイナリ形式の情報（例えばデータ）を少なくとも一時的に格納するのに利用することのできる任意の素子、主に揮発性メモリ（例えばＤＲＡＭ）を広く指すものとする。
当業者は理解するであろうが、本明細書では、相補型金属酸化物半導体（ＣＭＯＳ）製造プロセスを使用して形成することのできるｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ・デバイスおよびｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ・デバイスを具体的に参照しながら本発明の実装を説明するが、本発明がそのようなトランジスタ・デバイスおよび／またはそのような製造プロセスに限定されないこと、ならびに例えばバイポーラ接合トランジスタ（ＢＪＴ）などの他の適切なデバイスおよび／または製造プロセス（例えば、バイポーラ、ＢｉＣＭＯＳなど）を同様に利用できることを理解されたい。さらに、本発明の好ましい実施形態は通常、シリコン・ウェハで製造されるが、別法として、本発明の実施形態は、限定はしないがガリウム砒素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）などを含む他の材料を含むウェハで製造することもできる。
図１は、複数のＤＲＡＭセルと、セルに選択的にアクセスするための複数のロー・ラインおよびカラム・ラインとを備えるメモリ・アレイで使用するのに適した例示的ＤＲＡＭセル１００の少なくとも一部を示す略図である。好ましくは、ＤＲＡＭセル１００は、貯蔵コンデンサ１０４に動作可能に結合されたパス・ゲート・デバイスを含み、パス・ゲート・デバイスは、ＰＭＯＳトランジスタ１０２として実装することができる。具体的には、ＰＭＯＳトランジスタ１０２のソース（Ｓ）が、対応するカラム・ライン１０６に接続され、トランジスタ１０２のドレイン（Ｄ）が、Ｎｏｄｅ １で貯蔵コンデンサ１０４の第１端子に接続され、トランジスタ１０２のゲート（Ｇ）が、対応するロー・ライン１０８に接続される。貯蔵コンデンサ１０４の第２端子は、フィールド・プレート電源または代替電圧源（例えばＶＳＳ）に接続することができる。前述のように、カラム・ライン１０６およびロー・ライン１０８は、ＤＲＡＭセル１００に選択的にアクセス（例えば、読取りおよび／または書込み）するための、ＤＲＡＭアレイ内の導線を表す（例えば、図２を参照）。
ＰＭＯＳトランジスタ１０２として図示したが、別法として、ＤＲＡＭセル１００内のパス・ゲート・デバイスは、ＮＭＯＳトランジスタ・デバイスあるいはＰＭＯＳデバイスとＮＭＯＳデバイスの組合せ（例えば相補型パス・ゲート）を含むことができる。当技術分野で周知のように、ＰＭＯＳトランジスタは、グランド（例えば０ボルト）でよいロジック・ロー・レベル電圧がＰＭＯＳトランジスタのゲートに印加されたときに導電性である。したがって、ＰＭＯＳデバイス１０２を活動化し、それによってＤＲＡＭセル１００にアクセス（例えば、読取りまたは書込み）するために、デバイスのしきい電圧Ｖｔに少なくとも等しい、カラム・ライン１０６とロー・ライン１０８との間の電圧差が印加される。ロー・ライン１０８がロジック・ハイ・レベルであるとき、ＰＭＯＳデバイス１０２は非導電性である。あるいは、電圧源ＶＤＤ（例えば、約３．３ボルト）でよいロジック・ハイ・レベル電圧がＮＭＯＳトランジスタのゲートに印加されたとき、ＮＭＯＳトランジスタは導電性である。当業者には明らかであろうが、ＮＭＯＳパス・ゲート・デバイスを使用するとき、それに応じて他のバイアス電圧を修正することができる。
図２は、本発明の技法を利用することのできる例示的メモリ回路２００の少なくとも一部を示す略図である。メモリ回路２００は、セル２０２および２０４がその代表例である複数のＤＲＡＭセルと、複数のカラム・ライン、すなわちＣｏｌｕｍｎ ０、Ｃｏｌｕｍｎ １、Ｃｏｌｕｍｎ ２、およびＣｏｌｕｍｎ ３と、複数のロー・ライン、すなわちＲｏｗ ０、Ｒｏｗ １、Ｒｏｗ ２、およびＲｏｗ ３とを含む。ＤＲＡＭセル２０２および２０４のうちの１つまたは複数は、図１に示されるように構成することができる。好ましくは、カラム・ラインとロー・ラインの固有の対ごとにＤＲＡＭセルがある。例えば、Ｃｏｌｕｍｎ ０、Ｒｏｗ ０の対応する対がＣｅｌｌ ０，０に接続され、Ｃｅｌｌ ０，０に選択的にアクセスするのに使用される。同様に、Ｃｏｌｕｍｎ ３、Ｒｏｗ ３の対応する対がＣｅｌｌ ３，３に接続され、Ｃｅｌｌ ３，３に選択的にアクセスするのに使用される。したがって、メモリ回路２００内の所与のＤＲＡＭセルをＣｅｌｌ ｘ，ｙと呼ぶことができる。ただしｘは、所与のＤＲＡＭセルが接続されるカラム・ラインを示す整数であり、ｙは、所与のＤＲＡＭセルが接続されるロー・ラインを示す整数である。代替命名規約が同様に企図されることを理解されたい。
メモリ回路２００が４×４のアレイ（例えば、４本のカラム・ラインと４本のロー・ライン）として示されているが、任意のサイズＮ×Ｍのアレイで本発明の技法を利用することができる。ただしＮは、アレイ内のカラム・ライン数を示す整数であり、Ｍは、アレイ内の数またはロー・ラインを示す整数である。さらに、メモリ回路２００内のカラム・ラインがほぼ垂直方向に配置され、ロー・ラインがほぼ水平方向に配置されて、カラム・ラインとロー・ラインが互いにほぼ垂直であるものとして図示しているが、本発明は、カラム・ラインとロー・ラインの何らかの特定の向きに限定されない。
図３は、例示的カラム回路３００の少なくとも一部を示す略図である。このような複数のカラム回路を使用して、より大規模なメモリ・アレイを形成することができ、その一例が図２に示されている。図から明らかなように、好ましくは、カラム回路３００はカラム・ラインＣｏｌｕｍｎ ０を備える。センス増幅器３０２、プリチャージ回路３０４、および入力バッファ３０６がカラム・ラインに接続される。好ましくは、メモリ・アレイ内のあらゆるカラム回路が、それ自体の専用のセンス増幅器およびプリチャージ回路と関連付けられるが、代替構成も企図される。入力バッファは特定のカラム専用でよく、または当技術分野で周知のように、複数のカラム間で入力バッファを多重化することができる。好ましくは、センス増幅器３０２は、カラム・ラインに接続された、対応するメモリ・セルのうちの選択された１つ（例えばＤＲＡＭ ｃｅｌｌ ０，０）の論理状態を読み取り、選択されたメモリ・セルから読み取った論理状態を示す出力信号Ｄａｔａ−ｏｕｔを生成するように適合される。好ましくは、入力バッファ３０６は、カラム・ラインに対応するメモリ・セルのうちの選択された１つに書き込むべき論理状態を示す入力信号Ｄａｔａ−ｉｎを受け取るように適合される。
プリチャージ回路３０４は、ＰＭＯＳトランジスタ・デバイスＭ１と、相補型パス・ゲートとして構成されたＮＭＯＳトランジスタ・デバイスＭ２とを備える。具体的には、デバイスＭ１のソースおよびデバイスＭ２のドレインが、プリチャージ電源に接続され、Ｍ１のドレインおよびＭ２のソースが、カラム・ラインＣｏｌｕｍｎ ０に接続され、Ｍ１のゲートが、第１制御信号Ｐｒｅｃｈ＿Ｂを受け取るように適合され、Ｍ２のゲートが、第１制御信号の論理補数である第２制御信号Ｐｒｅｃｈを受け取るように適合される。プリチャージ・デバイスＭ１およびＭ２は、どちらもオン（例えば導電性）され、またはどちらもオフ（例えば非導電性）される。代替プリチャージ回路を同様に利用できることを理解されたい。好ましくは、プリチャージ回路３０４は、プリチャージ回路に供給される制御信号ＰｒｅｃｈおよびＰｒｅｃｈ＿Ｂに応じて、規定の電圧レベルのＣｏｌｕｍｎ ０上の電位を確立するように適合される。プリチャージ電圧レベルはプリチャージ電源によって供給され、プリチャージ電源は、プリチャージ回路３０４に関して内部で生成することができ、または外部からプリチャージ回路に供給することができる。
所与のカラム・ラインＣｏｌｕｍｎ ０に接続される各メモリ・セルＣｅｌｌ ０，０、Ｃｅｌｌ ０，１、Ｃｅｌｌ ０，２、およびＣｅｌｌ ０，３は、それぞれ対応するロー・ラインＲｏｗ ０、Ｒｏｗ １、Ｒｏｗ ２、およびＲｏｗ ３にも接続される。メモリ・アレイ内の各ロー・ラインは通常、それに接続される複数のメモリ・セルを含むが、単一のメモリ・セルだけが所与のロー・ラインに接続されるものとして図示されている。
通常、本明細書では状態とも呼ばれる、ＤＲＡＭアレイに関連する４つの主動作モード、すなわちプリチャージ、リフレッシュ、読取り、および書込みがある。プリチャージは、メモリ・サイクルの非アクティブ部分の間に行われる。リフレッシュ、読取り、および書込みは、メモリ・サイクルのアクティブ部分の間に行われる。以下の表１は、識別される動作モードのそれぞれに関連する例示的電位および条件を示す。
Figure 2011502326
主動作モードのそれぞれの簡潔な説明を次に与える。図３を参照すると、プリチャージ中、一方または両方のプリチャージ・デバイスＭ１およびＭ２を介する伝導を可能にすることにより、カラム・ラインＣｏｌｕｍｎ ０が、プリチャージ回路３０４を介してプリチャージ電源の電圧レベルまで駆動されることが好ましい。典型的なプリチャージ供給電圧はＶＤＤ／２であるが、本発明は、何らかの特定のプリチャージ電圧レベルに限定されない。
リフレッシュ動作の目的は、通常はパス・ゲート、誘電体、および／または接合の漏れ（例えば、コンデンサおよび／またはパス・ゲート）のために、セルから以前に漏れた可能性がある電荷をＤＲＡＭセル貯蔵コンデンサ１０４（図１）に復元することである。リフレッシュ中、センス増幅器からの出力信号Ｄａｔａ−ｏｕｔは監視されない。リフレッシュは、例えば、ロー・ラインに沿ったすべてのパス・ゲート・デバイスが導電性となるようにそのロー・ラインを活動化する（例えば、ロジック・ロー電位）ことによって行うことができる。メモリ・セル貯蔵コンデンサ１０４からの電荷が、アクティブ・パス・ゲート・デバイス１０２を介して、対応するカラム・ライン１０６上に移送され、カラム線間電圧が少量だけ低下または上昇する。メモリ・セルに貯蔵された電位がロジック・ハイ状態を示した場合、正電荷がカラム・ライン上に移送され、それによってカラム・ラインの電位が上昇する。同様に、メモリ・セルに貯蔵された電位がロジック・ロー状態を示した場合、負電荷がカラム・ライン上に移送され、それによってカラム・ラインの電位が低下する。
メモリ・セル・キャパシタンスは通常、寄生カラム・ライン・キャパシタンスよりもずっと小さい。したがって、電荷の移送の結果として生じたカラム電圧の変化は、寄生カラム・ライン・キャパシタンスと貯蔵セル・キャパシタンスとの比の関数であり、通常は小さい。センス増幅器３０２（図３）は、カラム・ライン上のこの小さい電圧変化およびその方向を感知するように動作可能であり、次いで、メモリ・セルと共有する電荷のために、電圧変化よりもずっと大きくカラム・ライン電位を駆動する。読取り中のデータの状態に応じて、センス増幅器は通常、カラム線間電圧を、それぞれロジック・ハイまたはロジック・ローを示すＶＤＤまたは０ボルトまで駆動する。メモリ・セルからカラム・ラインに対して電荷共有が行われるとき、セルは、その貯蔵した電荷の多くを失い、それによってセル内の情報を破棄する。正しいデータ状態に対応する電荷でメモリ・セルを復元するために、センス増幅器によってＶＤＤまたは０ボルトまで駆動される、カラム・ラインからの電荷が、セル内のパス・ゲート・デバイスを介してカラム・ラインからセルに移送される。リフレッシュ中、ならびに読取り動作および書込み操作中、デバイスＭ１およびＭ２は通常は非導電性である。
読取り動作は、メモリ・アレイ内のセンス増幅器のうちの１つまたは複数からのＤａｔａ−ｏｕｔが監視されることを除いて、リフレッシュ動作と非常に似ている。読取りデータは通常、ワードと呼ばれる１群のアドレス指定されたメモリ・セルに対応するセンス増幅器からのそれぞれの出力信号を含む。
書込み動作は通常、外部から供給されたデータ（例えばＤａｔａ−ｉｎ）をメモリ・セルのアドレス指定されたワードに書き込むことを含む。書込み動作中、選択されたロー・ラインが（例えば、ロー・ラインにロジック・ロー電位を印加することによって）活動化され、データ（例えばＤａｔａ−ｉｎ）が、入力バッファ３０６の入力に提示され、プリチャージ回路３０４内のプリチャージ・デバイスＭ１およびＭ２は、非導電性である（図３参照）。入力データの状態に応じて、入力バッファは、対応するカラム・ライン（例えばＣｏｌｕｍｎ ０）に対して、高電位または低電位、通常はＶＤＤまたは０ボルトを強制する。高カラム電位または低カラム電位は、パス・ゲート・デバイスを通過し、対応する電荷を、データ記憶のために選択されたメモリ・セルに関連する貯蔵コンデンサに移送する。通常、メモリ・アレイ内のすべてのカラム・ラインが、活動化された入力バッファを同時に有することはない。活動化されたロー・ラインに接続されて、カラム・ラインがアクティブ入力バッファによって駆動されるメモリ・セルが書き込まれる。活動化された入力バッファを有さない、同一のロー・ラインに接続されたメモリ・セルが、上述のようにリフレッシュされる。
通常、所与のカラム・ラインに接続されたメモリ・セルは多数ある。しかし、所与のカラム・ラインに関連するメモリ・セルは、メモリ・サイクルのアクティブ部分の間の任意の時間に１つだけアクティブとなる。それぞれの対応するロー・ラインを活動化することによってメモリ・セルが選択される。図１に示される例示的ＤＲＡＭセル１００の場合、選択されたＤＲＡＭセルに対応するロー・ラインにロジック・ロー・レベル信号（例えば０ボルト）を印加することにより、このことを実施することができる。アクティブ・ロー・ラインに沿ったすべてのセルもアクティブとなる。メモリ・アレイ内の他のロー・ラインのすべては非アクティブであり（すなわち、選択解除され）、それによって、こうした非アクティブのロー・ラインに接続されたメモリ・セルのすべてが、それぞれのカラム・ラインから分離した状態に保たれる。
前述のように、半導体メモリ・デバイスは、欠陥の影響を受けやすく、それにより、あるメモリ・セルが誤ったデータで読み取られる可能性がある。そのような欠陥を識別するために、様々なテスティング方法が提案されている。遺憾ながら、従来のメモリ・テスティング手法は、テスト・スループットを著しく低下させ、それによって費用がかかり、またはある欠陥を首尾よく発見することに失敗し、それによってデバイス信頼性に影響を及ぼすという点で望ましくない。いくつかの標準テスティング目標の説明が、本明細書の以下の部分で提示される。
テスティングとは通常、例えば自動テスト装置（ＡＴＥ）を用いてＩＣの製造中に実施されるテスト、製造後に実施されるテスト、および顧客に出荷する前に実施されるテストを指す。しかし、本明細書で使用される「テスティング」という用語は、ＩＣの故障を識別する他の手段を広く包含するものとする。例えば、テスティングは、テスト・モードの一部として、またはその他の形でＩＣ自体の中のコマンドに対して開始することのできるビルトイン自己テスティング（ＢＩＳＴ）を指すことができる。テスティングはまた、ＩＣの受領時に、またはＩＣがある期間にわたって動作した後に、顧客によって実施されるテストをも指すことができる。テスティングはまた、例えば故障モード解析（ＦＭＡ）中に実施されるテストをも指すことができる。
図１を再び参照すると、理想的には、ＤＲＡＭセル１００のＮｏｄｅ １上の電位が、ほぼ無期限に保持される。しかし実際には、貯蔵された電荷がパス・ゲート・デバイス１０２を介して、貯蔵コンデンサ１０４の誘電体材料を介して、パス・ゲート・デバイスおよび／またはコンデンサに関連するＰＮ接合を介して、あるいは例えばセル間分離などの何らかの他の漏れ経路を介して漏れるときに、この電位は経時的に減衰する。したがって、ＤＲＡＭセルを周期的にリフレッシュしなければならない。すなわち、各セルが読み取られ、その読み取られたデータで再書込みされ、Ｎｏｄｅ １に対する完全な電位が復元される。ＤＲＡＭに関する、リフレッシュ速度とも呼ばれる典型的なリフレッシュ間隔は、約１０マイクロ秒（μｓ）から１０００μｓの間である。
ＤＲＡＭテスティングに関して、データ保持テストは、ＤＲＡＭセル１００のノード１上の電圧保持をチェックする。より具体的には、データ保持テストは、リフレッシュ間隔中にセルの状態が識別不能となる範囲までノード１上の電位が漏れないことを保証するように設計される。データ保持テストはまず、テスト中の１つまたは複数のＤＲＡＭセルに既知のデータを書き込み、次いで指定のリフレッシュ間隔（例えば保持時間）以上の期間待機し、次いでセルを読み取り、有効なデータに関してチェックする。好ましくは、そのようなデータ保持テストは、予想される最悪条件電位を反映する間に、メモリ・セル、カラム・ライン、および隣接するメモリ・セルを、すべての漏れ構成要素を最大にする電位に設定する。一部またはすべての漏れ構成要素は、その漏れを最大にするために異なる電位の組を必要とすることがある。したがって、データ保持テスティングは、異なる漏れ構成要素のために設計された一連のテストを含むことがある。
全体のデータ保持テスト時間は一般に、例えば書込み時間、保持時間、および読取り時間を含む複数の構成要素を反映する。保持時間は通常、他の構成要素よりも著しく長い。さらに、データ保持テストを複数回反復することを必要とする可能性のある、電圧、温度、外乱、および電気雑音環境などの他の考慮すべき点がある。
カラム外乱は、データ保持に影響を及ぼす特定の構成要素である。論理プロセスで作成されるＤＲＡＭメモリ・セル、具体的にはｅＤＲＡＭメモリ・セルは、パス・ゲート・デバイスを介する、対応するカラム・ラインへの漏れの影響を受けやすい。ＤＲＡＭセルがロジック・ロー・データ状態に書き込まれているとき、低電位（例えば、通常は０から約０．３ボルト）が、セルに関連する貯蔵コンデンサのノード１上に貯蔵されている。セルがロジック・ハイ・データ状態に書き込まれているとき、高電位（例えば、通常はＶＤＤ）が、コンデンサのノード１上に貯蔵されている。プリチャージ段階中の対応するカラム・ライン上の電位は通常、０ボルトとＶＤＤの間の何らかの電圧レベルに固定され、好ましくはＶＤＤ／２に固定される。所与のカラム・ラインに接続された、選択されたメモリ・セルが書き込まれているとき、カラム電位は、セルがロジック・ロー状態に書き込まれている場合に低電位（例えば、通常は０ボルト）であり、セルがロジック・ハイ状態に書き込まれている場合に高電位（例えば、通常はＶＤＤ）である。セルが読み取られ、リフレッシュされているとき、カラム電位は、低状態を読み取るときに低レベルとなり、高データ状態を読み取るときに高レベルとなる。
パス・ゲート・デバイス漏れは一般に、パス・ゲート・デバイスの両端間の電位差が最大となるとき、すなわちカラム・ラインとＤＲＡＭセルのノード１との間の電位差が最大となるときに最大となる。さらに、漏れは通常、所与のカラム・ラインに接続されたメモリ・セルが、同じカラム・ラインに接続された別のメモリ・セルの状態とは逆の状態に書き込まれ、読み取られ、リフレッシュされているときに最大となる。これに関する１つの理由は、カラム・ライン電位が、注目のメモリ・セルのノード１上の電位とは逆となるからである（例えば、ＶＤＤと０ボルト、または０ボルトとＶＤＤ）。所与のカラム・ラインに接続された多数のメモリ・セルがある可能性があるので、１つ以外のすべてのメモリ・セルが同じデータ状態にあることは、１つのメモリ・セルが少数派データ状態にあることに関して特にストレスの高い状態を表す。
アクセス（例えば、書込み、読取り、またはリフレッシュ）されている、選択されたメモリ・セル内に格納されたデータとは逆のデータを格納するメモリ・セルと比べて、パス・ゲート・デバイスを介する漏れは通常、メモリ・サイクルのアクティブな部分の間よりも、プリチャージ中の方が少ない。これは、プリチャージ中のパス・ゲート・デバイスの両端間の電位は通常、選択されたメモリ・セルの状態とは無関係にＶＤＤ／２であるからである。すなわち、メモリ・サイクルの非アクティブ部分の間のメモリ・セル内の任意のパス・ゲート・デバイスの両端間の電位がＶＤＤ／２以下となり、メモリ・サイクルのアクティブ部分の間、逆のデータを格納するセルと比較される、選択されたメモリ・セル内のパス・ゲート・デバイスの両端間の電位がＶＤＤとなり、またはＶＤＤに近くなる。
カラム外乱テストは、所与のメモリ・セル内のパス・ゲート・デバイスを介する漏れをチェックするように適合されたデータ保持テストのサブセットとみなすことができる。好ましくは、そのようなカラム外乱テストは、所与のカラム・ラインが、所与のカラム・ラインに接続された、選択されたメモリ・セルのデータ状態とは逆のデータ状態にバイアスされるようにメモリを書き込むこと、通常動作中のリフレッシュ動作間のストレス間隔にほぼ等しい規定の時間間隔（例えば休止時間）だけ待機すること、および所与のメモリ・セルを読み取り、所与のメモリ・セル内に格納されたデータが有効であることを検証することを含む。
単なる例に過ぎないが、全体のメモリ・アレイを第１データ状態に書き込むステップと、メモリ・アレイ内の選択されたロー・ラインを逆の（少数派）データ状態に書き込むステップと、少数派データ状態に書き込まれた、選択されたロー・ライン以外のロー・ラインに接続されたメモリ・セルを、メモリ・アレイに関する規定の最大許容リフレッシュ間隔以上の時間間隔にわたって継続的にリフレッシュし、かつ／または読み取るステップと、メモリ・アレイを読み取り、少数派データ状態に書き込まれたロー・ラインに接続されたメモリ・セルの少なくともデータ状態をチェックするステップとを含むカラム外乱テストを考慮する。
好ましくは、メモリ・セルが最悪条件漏れ環境までストレスが加えられるのを保証するために、カラム外乱テストが、他のデータ保持テストと共に実施される。通常、そのようなテストは、メモリ・アレイに対して指定された電圧限界および／または温度限界の様々な組合せで行われる。
現代の自動テスティング装置（ＡＴＥ）に関するテスト時間は費用がかかり、かつテスト時間が長いほど、テスト・スループットの尺度である単位時間当たりにテストすることのできるデバイスの数が減少するので、最小限にテスト時間を短縮し、それによってメモリ・テスティングに関連するコストを削減することが望ましい。したがって、データ保持テストおよびカラム外乱テストに、漏れに関する最悪条件ストレスを提供させると共に、こうしたテストを実施するのに必要な期間を最小限に抑えることが望ましい。デバイス温度を下げ、安定化させるのに比較的長い浸透時間が必要となるため、室温よりも著しく低い温度（例えば摂氏−４０度）でテストする必要をなくすことも有益である。したがって、室温未満のテスティングを必要としない、パス・ゲート・デバイス高しきい値故障を発見するように動作可能なメモリ・テスティング方法を提供することが望ましい。メモリ・アレイ内の弱いメモリ・セルおよび弱いカラムは、時として、標準テスティング方法を使用して発見することが難しい。メモリ・アレイは、規定の電圧および／または温度範囲内の標準テストをパスすることがあるが、その後で、ある特定の組の条件下の領域で故障することがあるからである。したがって、弱いメモリ・セルおよび弱いカラムを効果的に発見する方式でメモリ・アレイに対してテスティングを実施することが望ましい。
図１に示されるＤＲＡＭセル１００では、理想的にはフル・カラム・ロジック・ハイ電圧レベル、通常はＶＤＤ（例えば１．０ボルト）が、貯蔵コンデンサ１０４に書き込まれる。書込みの直後、電荷が失われる前は、ノード１上の電圧はＶＤＤにほぼ等しい。貯蔵コンデンサ１０４に書き込むことのできるロジック・ロー・レベルは主に、ロー・ライン１０８上の電位、およびパス・ゲート・デバイス１０２のしきい電圧Ｖｔ上の電位によって制限される。書込みの直後、電荷が失われる前は、ノード１上の電位は実質上、カラム・ライン１０６に印加される電位と、ロー・ライン１０８に印加される電位のうちの高い方に、パス・ゲート・デバイスしきい電圧｜Ｖｔ｜の大きさを加えたものとなる。以下の表２は、ロジック・ロー・レベルを貯蔵コンデンサ１０４に書き込むときの、ノード１でのいくつかの例示的電圧レベルを示す。
Figure 2011502326
貯蔵コンデンサ１０４から電荷を除去することのできるメモリ・セル１００内の４つの主な電流漏れ経路は、（ｉ）パス・ゲート・デバイス１０２を介するもの、（ｉｉ）貯蔵コンデンサの誘電体を介するもの、（ｉｉｉ）パス・ゲート・デバイスのソース／ドレイン領域に関連するＰＮ接合を介するもの、および（ｉｖ）貯蔵コンデンサがＭＯＳコンデンサである場合、貯蔵コンデンサのソース／ドレイン領域に関連するＰＮ接合を介するものを含む。これらの漏れ経路が、以下の表３に要約されている。
Figure 2011502326
 表３から明らかなように、ノード１は、他の特性の中でもとりわけ、使用する貯蔵コンデンサのタイプ（例えば、ＭＯＳまたは上記のシリコン）、およびメモリ・セルの動作モード（例えば、プリチャージ、読取りなど）に応じて、ノード１の電位をＶＤＤまたは０ボルトにプルする漏れ構成要素を有する。
選択されるメモリ・セルへのロジック・ロー・データ状態の標準書込みの間、対応するロー・ラインが、何らかの固定電圧レベルに設定される。ＰＭＯＳパス・ゲート・デバイスを使用するメモリ・セルでは、印加されるロー電圧は通常は０ボルト以下である（表２参照）。メモリ・セルに書き込まれる電荷は、表２にも示されるノード１の電圧に比例する。
本発明の実施形態によれば、以下でさらに詳細に説明するように、選択されるメモリ・セルに対応するロー・ラインに印加される電圧のレベルが、セル中の１つまたは複数の故障メカニズム（例えば、データ保持、弱いセルなど）にストレスを加えるように選択的に制御される。印加されるロー電圧レベルは、実施されるメモリ・テストのタイプに応じたものでよい。したがって、本発明の諸態様によれば、ロー電圧は、必ずしもロジック・ハイ電圧レベルおよびロジック・ロー電圧レベル（例えば、それぞれＶＤＤおよび０ボルト）に制限されず、例えばＶＤＤ、０、またはＶＤＤと０の間の任意の値を含む他の値を取ることができる。メモリ・デバイスのストレス・テスティング中にロー・ラインに印加される電位は、デバイスの通常動作（例えば、読取り、書込み、またはリフレッシュ）中のロー・ラインに印加される電位とは異なる（例えば、テスト中の特定の性能特性に応じて、その電位よりも高くなり、または低くなる）。
図４は、本発明の一実施形態に従って形成された例示的カラム回路４００の少なくとも一部を示す略図である。そのような複数のカラム回路を使用して、より大規模なメモリ・アレイを形成することができ、その一例が図２に示されている。図から明らかなように、好ましくは、カラム回路４００はカラム・ラインＣｏｌｕｍｎ ０を含む。センス増幅器４０２、プリチャージ回路４０４、および入力バッファ４０６は、カラム・ラインに接続される。好ましくは、メモリ・アレイ内のあらゆるカラム回路は、それ自体の専用のセンス増幅器およびプリチャージ回路と関連付けられるが、本発明はそのような構成に限定されず、入力バッファは特定のカラム専用でよく、あるいは複数のカラムの間で入力バッファを共有する（例えば多重化する）ことができる。好ましくは、センス増幅器４０２は、カラム・ラインに接続された、対応するメモリ・セルのうちの選択された１つ（例えばＤＲＡＭＣｅｌｌ ０，０）の論理状態を読み取り、選択されたセルから読み取られた論理状態を示す出力信号Ｄａｔａ−ｏｕｔを生成するように適合される。好ましくは、入力バッファ４０６は、カラム・ラインに接続されたメモリ・セルのうちの選択された１つに書き込むべき論理状態を示す入力信号Ｄａｔａ−ｉｎを受け取るように適合される。
好ましくは、プリチャージ回路４０４は、相補型パス・ゲートとして構成されたＰＭＯＳトランジスタ・デバイスＭ１およびＮＭＯＳトランジスタ・デバイスＭ２を備える。具体的には、デバイスＭ１のソースおよびデバイスＭ２のドレインが、プリチャージ電圧（例えばＶＤＤ／２）を生成するように適合されたプリチャージ電源に接続され、Ｍ１のドレインおよびＭ２のソースが、カラム・ラインＣｏｌｕｍｎ ０に接続され、Ｍ１のゲートが、第１制御信号Ｐｒｅｃｈ＿Ｂを受け取るように適合され、Ｍ２のゲートが、第１制御信号の論理補数である第２制御信号Ｐｒｅｃｈを受け取るように適合される。代替プリチャージ回路も本発明で同様に企図される。プリチャージ・デバイスＭ１およびＭ２は、どちらもオン（例えば導電性）され、またはどちらもオフ（例えば非導電性）される。好ましくは、プリチャージ回路４０４は、プリチャージ回路に供給される制御信号ＰｒｅｃｈおよびＰｒｅｃｈ＿Ｂに応じて、規定の電圧レベルのＣｏｌｕｍｎ ０上の電位を確立するように適合される。上述のように、プリチャージ電圧レベルはプリチャージ電源によって供給され、プリチャージ電源は、プリチャージ回路４０４に関して内部で生成することができ、または外部からプリチャージ回路に供給することができる。
所与のカラム・ラインＣｏｌｕｍｎ ０に接続される各メモリ・セルＣｅｌｌ ０，０、Ｃｅｌｌ ０，１、Ｃｅｌｌ ０，２、およびＣｅｌｌ ０，３は、それぞれ対応するロー・ラインＲｏｗ ０、Ｒｏｗ １、Ｒｏｗ ２、およびＲｏｗ ３にも接続される。メモリ・アレイ内の各ロー・ラインは通常、それに接続される複数のメモリ・セルを含むが、単一のメモリ・セルだけが所与のロー・ラインに接続されるものとして図示されている。
好ましくは、各ロー・ラインは、メモリ・アレイ内のロー・ドライバ４０８に接続される。ロー・ドライバ４０８は、ロー電圧Ｖｒを受けるように動作可能な入力を有し、ロー・ドライバの制御入力に供給される制御信号ＡＤＤＲＥＳＳに応じて、ロー・ラインのうちの選択された１つにロー電圧を分配する複数の出力を有するマルチプレクサまたは代替復号化回路を備える。当業者は理解するであろうが、ロー・ドライバ４０８に関連する出力の数に応じて、制御信号ＡＤＤＲＥＳＳは、バスとほぼ同様に、実際には複数の信号から構成することができる。
好ましくは、ロー電圧Ｖｒは、ロー・ドライバ４０８に接続されるロー電圧発生機４１０によって供給される。任意選択で、ロー・ドライバ４０８およびロー電圧発生機４１０は、カラム回路４００内の同一の回路ブロック４１２に組み込むことができる。好ましくは、ロー電圧発生機４１０は、プログラム可能電圧源または代替コントローラ（例えばマルチプレクサ）を備え、第１モードでは、ロー電圧発生機に供給される制御信号ＴＥＳＴに応じてロー電圧Ｖｒのレベルを選択的に制御するように動作可能である。第２動作モードでは、好ましくは、ロー電圧発生機４１０は、ロー電圧発生機で受けられる固定電圧Ｖｒｏｗにほぼ等しいロー電圧Ｖｒを生成するように動作可能である。第１モードは、例えばメモリ・アレイのテスト・モード（例えばＢＩＳＴ）でよく、第２モードは、メモリ・アレイの通常（例えば標準）動作モードでよい。電圧Ｖｒｏｗは、メモリ・デバイスの通常動作中に１つまたは複数のロー・ラインを活動化するために１つまたは複数のロー・ラインに印加すべき標準（例えば未調節）電圧と同等であり、ロー電圧発生機４１０の内部で電圧源によって生成することができる。あるいは、電圧Ｖｒｏｗを外部電圧源からロー電圧発生機に供給することもできる。
テスティング（例えばテスト・モード）中、書込み動作はマージン書込みと呼ばれる。マージン書込みを実施するために、セルをロジック・ロー・レベル・データ状態に書き込むために、選択されるメモリ・セルの対応するローに印加される電圧が、標準書込み中に普通ならローに印加される規定の電圧よりも高く設定され、それによって、ノード１上の電位が高くなることによって反映されるように、セルに書き込まれる電荷が少なくなる。表４は、例示的なローおよびノード１電圧を含む、標準書込みとマージン書込みとの典型的な比較を示す。本発明は、図示される電圧レベルに限定されないことを理解されたい。表４に示されるように、マージン読取りおよびロー電圧が、同程度の標準書込みに関するものよりも約０．２ボルト高いノード１電位を有する低レベルでセルを書き込むように設定されている。
Figure 2011502326
表４に示されるノード１の電圧レベルは、書込み時間が、選択されるメモリ・セルに対応するカラム・ラインからパス・ゲート・デバイスを介してセル内の貯蔵コンデンサのノード１上に移送される電荷について平衡に達するのに十分な持続時間であるという仮定に主に基づいて達成される。この仮定が有効ではないとき（例えば、書込み時間が、平衡に達するのに十分ではないとき）、ノード１上の標準書込み電位とマージン書込み電位がどちらも、好ましくは互いに対してほぼ等しい割合で、ある量だけシフトされる（例えば、上げられる）。ノード１上の電位がシフトされる量は、例えば、平衡に達したときと、平衡に達していないときとを比較したノード１上の電位間の差を示すことができる。
選択されたメモリ・セルへのロジック・ハイ・レベルの標準書込み中、書込み時間は、電荷移送が平衡に達するのに十分な持続時間であると仮定して、フル・カラム・ライン高電位（例えばＶＤＤ）が、セル内の貯蔵コンデンサのノード１上に書き込まれる。通常、書込み動作が終了する前に平衡にほぼ達するようにメモリを設計することができる。選択されたメモリ・セルにロジック・ハイ・レベル・データ状態をマージン書込みするために、セルに対応するロー電圧が、その標準書込み電圧から上げられる。例えば、０ボルトの代わりに、対応するロー・ラインに印加される電圧を約０．３ボルトに上げることができる。その効果は、電荷が対応するカラム・ラインからパス・ゲート・デバイスを介してノード１上に移送されるのにかかる時間を延長することである。すなわち、平衡に達するのにかかる時間が長くなる。平衡に達する前にマージン書込みが終了するとき、ノード１上の電圧は、標準書込みの場合よりも低くなる。したがって、選択されたメモリ・セル内の貯蔵コンデンサに移送される電荷が少なくなる。所望のより少量の電荷をメモリ・セル貯蔵コンデンサ上に書き込むのに十分な高さにロー電圧を調節して、所望の量のマージンを生成することができる。
データ保持マージン・テスティング
調節後ロー電圧を使用して、データ保持マージン・テスティングを実施し、通常の書込みと比較したときにある程度の少量だけセル内に貯蔵された電荷量を低減することができる。次いで、漏れが、読取りの結果として故障となる地点まで、貯蔵された電荷量を低減するのにかかる時間が短くなる。例えば、本発明の一実施形態によれば、データ保持マージン・テスティングは、テストすべき所与のメモリ・セル内にロジック・ハイ状態を示す電圧を貯蔵し、次いで第１期間の後にメモリ・セルの状態を読み取って、所与のメモリ・セルに貯蔵された電圧が、ロジック・ハイ状態を示す指定の最小レベルに少なくとも等しいかどうかを判定することを含むことができる。第１期間は、通常の書込みと比べた、セル内に貯蔵された電荷の減少量の関数でよく、好ましくは、メモリ・デバイスに対応する最小の指定データ保持期間未満でよい。この結果、テスト時間が短縮され、テスト・コストが削減される。
カラム外乱テスティング
調節後ロー書込み電圧を使用して、本発明の一実施形態に従ってカラム外乱テストを実施し、通常の書込みと比較したときにある程度の少量だけセル内に貯蔵された電荷量を削減することができる。次いで、パス・ゲート・デバイスを介するカラム外乱漏れが、読取りの結果として故障となる地点まで、貯蔵された電荷量を低減するのにかかる時間が短くなる。この結果、テスト時間が短縮され、テスト・コストが削減される。
調節後ロー電圧を用いたカラム外乱テスティングの別の方法は、選択解除ロー電圧とも呼ばれる、アクセスのために選択されないメモリ・セルに関連するパス・ゲート・デバイスをオフにするために１つまたは複数のロー・ラインに印加された電圧を低減することである。読取り中に選択解除ロー電圧を低減することにより、それぞれのメモリ・セル内のパス・ゲート・デバイスが、フル・ロー電圧の場合よりもわずかに多く漏れを生じることになる。通常、ＰＭＯＳパス・ゲート・デバイスが使用されると仮定して、選択解除ロー・ラインに関するロー電圧はＶＤＤでよい。一例を挙げると、パス・ゲート・デバイス漏れを少量だけ増大させるために、選択解除ロー電圧を、最大で十分の数ボルトだけ低減することができる（例えば、約ＶＤＤ−０．２）。パス・ゲート・デバイスはまだ非導電性状態であるが、その副しきい値、またはオフ状態の漏れが増大する。これは、最高の漏れ電流を有し、したがってカラム外乱故障の影響を最も受けやすいセルに対応するメモリ・セルのアレイ内のパス・ゲート・デバイスを識別する良い方法である。ＰＭＯＳデバイスではなく、ＮＭＯＳパス・ゲート・デバイスが使用される場合、わずかに上昇した選択解除ロー電圧（例えば約０．２ボルト）が、選択されたメモリ・セルに接続されないロー・ラインに印加される。どちらの場合も、好ましくは、カラム外乱テスティング中に印加される選択解除ロー電圧は、選択解除ロー電圧を受けるそれぞれのパス・ゲート・デバイスのゲート−ソース電圧の大きさが、メモリの通常動作中に選択解除メモリ・セルに対応するパス・ゲート・デバイスのゲート−ソース電圧の大きさよりも大きくなるように選ばれる。
弱いセルのテスティング
弱いメモリ・セルは通常、セルの一定の正規分布以内のメモリ・セルと比べて速い速度でそれぞれの貯蔵コンデンサから電荷を漏らす。弱いセルの漏れ特性は非定型であるので、しばしばスポーツと呼ばれる。通常、所与のメモリ・アレイ内にはスポーツはほんのわずかしか存在しない。こうしたスポーツを発見することが望ましく、それによって、当技術分野で周知の方法（例えば、修復、誤り訂正など）で、こうしたスポーツをメモリ・アレイでの使用から除外することができる。本発明の一実施形態による、調節後ロー電圧を用いたマージン・テスティングは、時間効率の良い方式でスポーツを発見するための適切な方法である。通常書込みに伴う読取りでは、弱いセルは、特定の電圧および／または温度でのみ故障する可能性がある。多数の電圧および／または温度でテストすることは実際的ではない。調節後ロー電圧を用いたマージン・テスティングによって故障が悪化する可能性があり、標準テスティング電圧および温度でそれが明らかとなる。
弱いカラムに関するテスティング
弱いカラムは、非定型セル漏れ特性のためではなく、主にメモリ・アレイ内のカラム、プリチャージ・デバイス、または関連するセンス増幅器内の不均衡および／または欠陥のために故障する。調節後ロー電圧を用いたマージン・テスティングは、セル内に貯蔵された電荷を低減させることができ、その結果、読取り動作中にカラムと共有されるときに、カラムに移送される電荷とその誘導カラム電圧変化が、有害な不均衡（複数可）の効果未満となる。この結果、読取り中に故障が発生する。このようにして、弱いカラムを効率的に発見することができる。通常書込みに従う読取りでは、弱いカラムは、特定の電圧および／または温度でのみ故障する可能性がある。多数の電圧および／または温度で弱いカラムに関してテストすることは実際的ではない。したがって、弱いセルに関するテスティングと同様に、調節後ロー電圧を用いたマージン・テスティングによって弱いカラム故障が悪化する可能性があり、標準テスティング電圧および温度でそれが明らかとなる。
パス・ゲート・デバイス高しきい電圧テスティング
メモリ・セル内のパス・ゲート・デバイスのしきい電圧を含む、トランジスタしきい電圧の大きさは、温度が低下するにつれて増加する。表２に示されるように、書込みロー電圧が、カラム線間電圧よりも少なくともしきい電圧の大きさだけ高い場合、ノード１上にロジック・ロー・データ状態に関して貯蔵された電圧は、しきい電圧の大きさが上昇するにつれて上昇する。したがって、最低の指定動作温度は、ノード１上の最高のロジック・ロー・データ状態電圧レベルに対応する。これは、セル貯蔵コンデンサ内のロジック・ロー・データ状態貯蔵電荷の最小量に対応し、セル電荷の点で故障に最も近い状態である。この故障メカニズムは、ロジック・ロー・データ状態に書き込まれるセルにのみ当てはまる。メモリ・セルに書き込まれるロジック・ハイ・データ状態電荷は、同じ方式ではパス・ゲート・デバイスしきい値と関係付けられない。
最低の指定動作温度（例えば、通常は摂氏マイナス４０度）でのテスティングを回避し、それでもなおパス・ゲート・デバイス・ロジック・ハイしきい値故障を発見するために、より高温（例えば、摂氏２５度）からより低温（例えば、摂氏マイナス４０度）となるときに、選択されたメモリ・セルに対応するロー・ラインに印加される電圧が、パス・ゲート・デバイスしきい電圧が上昇するのとほぼ同量だけ上昇する場合、より高温（例えば、通常は摂氏２５度、室温）でＩＣをテストすることができる。このようにして、より高温でテストされるとき、未調節ロー電圧を用いてより低温でテストするときに書き込まれたはずであるのとほぼ同量のロジック・ロー・データ状態変化が、選択されたメモリ・セルの貯蔵コンデンサに書き込まれる。
本発明の実施形態のテスティング方法は、電子デバイスまたは代替システムで実装するのに特に適している。例えば、図５は、本発明の一態様に従って形成される例示的処理システム５００を示すブロック図である。システム５００は、例えばＡＴＥ（例えば、ＩＣテスタ、ＩＣウェハ・プローバ、チップ・ハンドラ、ビンニング装置など）を表すことができる。システム５００は、プロセッサ５０２、（例えば、バス５０６または代替接続手段を介して）プロセッサに結合されたメモリ５０４、ならびにプロセッサとインターフェースするように動作可能な入出力（Ｉ／Ｏ）回路５０８を含むことができる。プロセッサ５０２は、本明細書の上記で説明した本発明の方法の少なくとも一部を実施するように構成することができる。
本明細書で使用される「プロセッサ」という用語は、例えば、中央演算処理装置（ＣＰＵ）および／または他の処理回路（例えばネットワーク・プロセッサ、ＤＳＰ、マイクロプロセッサなど）を含むものなどの任意の処理デバイスを含むものとすることを理解されたい。さらに、「プロセッサ」という用語は、複数の処理デバイスを指すことがあり、処理デバイスに関連する様々な要素を他の処理デバイスで共有することができることを理解されたい。本明細書で使用される「メモリ」という用語は、ランダム・アクセス・メモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、固定記憶媒体媒体（例えばハード・ドライブ）、取外し可能記憶媒体（例えばディスケット）、フラッシュ・メモリなどの、プロセッサまたはＣＰＵに関連するメモリおよび他のコンピュータ可読媒体を含むものとする。さらに、本明細書で使用される「Ｉ／Ｏ回路」という用語は、例えば、プロセッサにデータを入力する１つまたは複数の入力デバイス（例えば、キーボード、マウスなど）、プロセッサに関連する結果を提示する１つまたは複数の出力デバイス（例えば、プリンタ、モニタなど）、ならびに／あるいはプロセッサに入力または出力デバイス（複数可）を動作可能に結合するインターフェース回路を含むものとする。
したがって、本明細書に記載の本発明の方法を実施する命令またはコードを含むアプリケーション・プログラム、またはそのソフトウェア構成要素は、関連する記憶媒体（例えば、ＲＯＭ、固定または取外し可能ストレージ）のうちの１つまたは複数に格納することができ、使用する準備ができたとき、全体的または部分的に（例えばＲＡＭに）ロードして、プロセッサ５０２で実行することができる。いずれにしても、図１に示される構成要素のうちの少なくとも一部は、ハードウェア、ソフトウェア、またはそれらの組合せの様々な形態で実装でき、例えば、関連するメモリを備える１つまたは複数のＤＳＰ、特定用途向け集積回路（複数可）、機能回路、関連するメモリを備える１つまたは複数の動作可能にプログラムされた汎用デジタル・コンピュータなどで実装できることを理解されたい。本明細書で与えられた本発明の教示が与えられると、当業者は、本発明の構成要素の他の実装を企図できるであろう。
本発明の方法の少なくとも一部は、デバイス検証および／または特徴付けを実施する、他の点では従来型の集積回路ＡＴＥで実装することができる。従来型ＡＴＥの製造業者は、限定はしないが、Ｔｅｒａｄｙｎｅ Ｉｎｃ．、Ｔｅｓｔｍｅｔｒｉｘ Ｉｎｃ．、ＭＯＳＡＩＤ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃ．、ＡＬＬＴＥＱ Ｉｎｄｕｓｔｒｉｅｓ Ｉｎｃ．、Ｓｃｈｌｕｍｂｅｒｇｅｒ Ｌｔｄ．、Ａｄｖａｎｔｅｓｔ Ｃｏｒｐ．、およびｉｎＴＥＳＴ Ｃｏｒｐ．を含む。
本発明の機器および方法の少なくとも一部は、１つまたは複数の集積回路で実装することができる。集積回路を形成する際に、通常、ダイが半導体ウェハの表面上に反復パターンとして製造される。各ダイは、本明細書に記載のデバイスを含み、他の構造または回路を含むことができる。個々のダイがウェハから切断またはダイシングされ、次いで集積回路としてパッケージ化される。集積回路を製造するためにどのようにウェハをダイシングし、ダイをパッケージ化するかを当業者は知っているはずである。そのようにして製造された集積回路は、本発明の一部とみなされる。
添付の図面を参照しながら本明細書で本発明の例示的実施形態を説明したが、本発明はそうした厳密な実施形態に限定されず、添付の特許請求の範囲から逸脱することなく、当業者は本発明の中で様々な他の変更および修正を行えることを理解されたい。

Claims (23)

  1. 複数のメモリ・セルと、前記メモリ・セルのうちの１つまたは複数に選択的にアクセスするための、前記メモリ・セルに接続された複数のロー・ラインおよびカラム・ラインとを含む半導体メモリ・デバイスをテストする方法であって、
    テストすべき前記メモリ・セルのうちの少なくとも所与の１つに対応する前記ロー・ラインのうちの少なくとも所与の１つに第１電圧を印加するステップを含み、前記第１電圧が、前記メモリ・デバイスの少なくとも１つの性能特性にストレスを加えるように選択され、前記第１電圧が、前記メモリ・デバイスの通常動作中に前記メモリ・セルのうちの少なくとも１つにアクセスするための前記ロー・ラインのうちの前記所与の１つに印加される第２電圧とは異なり、さらに、
    規定されたテスティング・パラメータに従って前記メモリ・デバイスを訓練するステップと、
    前記メモリ・デバイスが前記テスティング・パラメータの規定のマージン以内で動作可能かどうかを識別するステップとを含む方法。
  2. テストすべき前記メモリ・セルのうちの前記所与の１つに書き込まれる電荷を低減するように前記第１電圧を調節するステップをさらに含む、請求項１に記載の方法。
  3. テストすべき前記メモリ・セルのうちの前記所与の１つに対応するパス・ゲート・デバイスを介する漏れを増大させるように前記第１電圧を調節するステップをさらに含む、請求項１に記載の方法。
  4. テストすべき前記所与のメモリ・セルにロジック・ロー・レベルを書き込むステップをさらに含み、前記少なくとも１つの性能特性が、前記所与のメモリ・セルのパス・ゲート・デバイス高しきい電圧レベル・テスティングを含む、請求項１に記載の方法。
  5. 前記少なくとも１つの性能特性が、データ保持テスティングとカラム外乱テスティングの少なくとも一方を含み、前記方法はさらに、テストすべき前記所与のメモリ・セル内に貯蔵される電荷量が、前記メモリ・セルの標準書込み動作中に前記所与のメモリ・セル内に貯蔵される電荷量と比較して低減されるように、前記ロー・ラインのうちの前記所与の１つに印加される第１電圧を調節するステップを含む、請求項１に記載の方法。
  6. 前記少なくとも１つの性能特性が、パス・ゲート・デバイス高しきい電圧レベル・テスティングを含み、前記方法がさらに、
    前記メモリ・セルが第１温度にあるときと、前記メモリ・セルが第２温度にあるときに、テストすべき前記所与のメモリ・セルに対応するパス・ゲート・トランジスタ・デバイスのしきい電圧の差を測定するステップを含み、前記第１温度が、前記メモリ・デバイスの最低の指定動作温度を示し、前記第２温度が前記第１温度よりも高く、さらに、
    測定したしきい電圧の差に応じて、前記所与のメモリ・セルに対応する前記ロー・ラインのうちの前記所与の１つに印加される前記第１電圧を調節するステップを含む、請求項１に記載の方法。
  7. 前記第２温度がほぼ室温を示す請求項６に記載の方法。
  8. 前記少なくとも１つの性能特性がカラム外乱テスティングを含み、前記方法がさらに、テストすべき前記メモリ・セルのうちの前記所与の１つに接続されない前記ロー・ラインのうちの少なくとも１つに第３電圧を印加するステップを含み、テストされていないメモリ・セルに対応するパス・ゲート・デバイスのゲート−ソース電圧の大きさが、前記メモリ・デバイスの通常動作中の未選択のメモリ・セルに対応するパス・ゲート・デバイスのゲート−ソース電圧の大きさよりも大きくなるように前記第３電圧が選択される、請求項１に記載の方法。
  9. 前記少なくとも１つの性能特性がデータ保持マージン・テスティングを含み、前記方法がさらに、
    前記所与のメモリ・セル内に貯蔵される電荷量が、前記メモリ・セルの標準書込み動作中に前記所与のメモリ・セル内に貯蔵される電荷量と比べて低減されるように、前記ロー・ラインのうちの前記所与の１つに印加される前記第１電圧を調節するステップと、
    ロジック・ハイ状態を示す前記所与のメモリ・セル内に電圧を貯蔵するステップと、
    前記所与のメモリ・セル内に前記ロジック・ハイ状態を貯蔵した後の第１期間の後、前記メモリ・セルの状態を読み取り、前記所与のメモリ・セル内に貯蔵される前記電圧がロジック・ハイ状態を示す指定の最小レベルに少なくとも等しいかどうかを判定するステップとを含み、前記第１期間が、前記メモリ・デバイスに対応する最小の指定データ保持期間未満である、請求項１に記載の方法。
  10. 前記第１期間が、前記メモリ・デバイス内の標準書込み動作中に前記所与のメモリ・セル内に貯蔵される電荷量と比べた、前記所与のメモリ・セル内に貯蔵される電荷量の低減量の関数である、請求項９に記載の方法。
  11. 前記メモリ・デバイスがダイナミック・ランダム・アクセス・メモリである、請求項１に記載の方法。
  12. 複数のメモリ・セルと、前記メモリ・セルのうちの１つまたは複数に選択的にアクセスするための、前記メモリ・セルに接続された複数のロー・ラインおよびカラム・ラインとを含む半導体メモリ・デバイスをテストする回路であって、
    前記メモリ・デバイス内の前記ロー・ラインのうちの所与の１つを活動化する出力電圧を生成するように動作可能なコントローラを含み、前記コントローラは、第１モードで、少なくとも第１制御信号に応じて、前記出力電圧のレベルを選択的に調節するように動作可能であり、前記出力電圧のレベルが、前記メモリ・デバイスの少なくとも１つの性能特性にストレスを加えるように選択され、第２モードで、前記出力電圧が、前記メモリ・デバイスの通常動作中に前記メモリ・セルのうちの少なくとも１つにアクセスするための規定のレベルにほぼ固定され、前記第１モードでの前記出力電圧のレベルが、前記第２モードでの前記出力電圧のレベルとは異なり、さらに、
    前記コントローラに接続された復号化回路を含み、前記復号化回路は、前記コントローラから前記出力電圧を受け、少なくとも第２制御信号に応じて、前記メモリ・デバイス内の前記ロー・ラインのうちの少なくとも所与の１つに前記出力電圧を選択的に分配するように動作可能である、回路。
  13. 前記コントローラが、前記出力電圧を生成するように動作可能なプログラム可能電圧源を含み、前記第１モードで、前記出力電圧のレベルが選択され、前記メモリ・デバイスの少なくとも１つの性能特性にストレスが加えられる、請求項１２に記載の回路。
  14. 前記コントローラが、少なくとも第１および第２電圧を受け、前記メモリ・デバイス内の前記ロー・ラインのうちの所与の１つを活動化するための前記出力電圧を生成するように動作可能なマルチプレクサを含み、前記マルチプレクサが、前記第１モード中に前記第１電圧を前記出力電圧として選択し、前記マルチプレクサが、前記第２モード中に前記第２電圧を前記出力電圧として選択し、前記第２電圧が、前記メモリ・デバイスの通常動作中に前記ロー・ラインのうちの少なくとも１つを活動化するのに使用され、前記第１電圧が前記第２電圧とは異なり、前記メモリ・デバイスのテスティング中に前記ロー・ラインのうちの少なくとも１つを活動化するのに使用される、請求項１２に記載の回路。
  15. 前記復号化回路が、前記コントローラから前記出力電圧を受けるための入力と、複数の出力とを有するスイッチング回路を含み、前記出力のそれぞれが、前記ロー・ラインのうちの対応するものに接続され、前記スイッチング回路が、前記第２制御信号に応じて、前記出力のうちの所与の１つに前記入力を接続するように動作可能である、請求項１２に記載の回路。
  16. 前記第１モード中、前記コントローラが、テストすべき前記メモリ・セルの所与の１つに書き込まれる電荷を低減するように前記出力電圧を調節するように動作可能である、請求項１２に記載の回路。
  17. 前記第１モード中、前記コントローラが、テストすべき前記メモリ・セルのうちの所与の１つに対応するパス・ゲート・デバイスを介する漏れを増大させるように前記第１電圧を調節するように動作可能である、請求項１２に記載の回路。
  18. 前記少なくとも１つの性能特性がパス・ゲート・デバイス高しきい電圧レベル・テスティングを含み、前記第１モード中、前記コントローラが、前記メモリ・セルが第１温度にあるときと、前記メモリ・セルが第２温度にあるときに、テストすべき所与のメモリ・セルに対応するパス・ゲート・トランジスタ・デバイスのしきい電圧の差を測定するよう前記第１モードで動作可能であり、前記第１温度が、前記メモリ・デバイスの最低の指定動作温度を示し、前記第２温度が前記第１温度よりも高いものであり、そして、前記コントローラが、測定したしきい電圧の差に応じて、前記所与のメモリ・セルに対応する前記ロー・ラインのうちの所与の１つに印加される前記出力電圧を調節することを行うように前記第１モードで動作可能である、請求項１２に記載の回路。
  19. 前記少なくとも１つの性能特性がカラム外乱テスティングを含み、前記コントローラが、前記第１モードで、テストすべき前記メモリ・セルのうちの所与の１つに接続されない前記ロー・ラインのうちの少なくとも１つに第２電圧を印加するように動作可能であり、テストされないメモリ・セルに対応するパス・ゲート・デバイスのゲート−ソース電圧の大きさが、前記メモリ・デバイスの通常動作中の未選択のメモリ・セルに対応するパス・ゲート・デバイスのゲート−ソース電圧の大きさよりも大きくなるように前記第２電圧が選択される、請求項１２に記載の回路。
  20. 前記少なくとも１つの性能特性がデータ保持マージン・テスティングを含み、前記コントローラが、前記所与のロー・ラインに接続された所与のメモリ・セル内に貯蔵される電荷量が、前記メモリ・セルの標準書込み動作中に前記所与のメモリ・セル内に貯蔵される電荷量と比較して低減されるように、前記ロー・ラインのうちの所与の１つに印加される前記出力電圧を調節するよう前記第１モードで動作可能であり、ロジック・ハイ状態を示す前記所与のメモリ・セル内に電圧を貯蔵するよう前記第１モードで動作可能であり、そして、前記所与のメモリ・セル内に前記ロジック・ハイ状態を貯蔵した後の第１期間の後、前記メモリ・セルの状態を読み取り、前記所与のメモリ・セル内に貯蔵される前記電圧がロジック・ハイ状態を示す指定の最小レベルに少なくとも等しいかどうかを判定するように前記第１モードで動作可能であり、前記第１期間が、前記メモリ・デバイスに対応する最小の指定データ保持期間未満である、請求項１２に記載の回路。
  21. 前記第１制御信号がテスト・モード信号を含み、第２制御信号がアドレス信号を含む請求項１２に記載の回路。
  22. 複数のメモリ・セルと、前記メモリ・セルのうちの１つまたは複数に選択的にアクセスするための、前記メモリ・セルに接続された複数のロー・ラインおよびカラム・ラインとを含むメモリをテストする少なくとも１つの回路を含む集積回路であって、前記少なくとも１つの回路が、
    前記メモリ内の前記ロー・ラインのうちの所与の１つを活動化する出力電圧を生成するように動作可能なコントローラを含み、前記コントローラは、少なくとも第１制御信号に応じて、前記出力電圧のレベルを選択的に調節するように第１モードで動作可能であり、前記出力電圧のレベルが、前記メモリ・デバイスの少なくとも１つの性能特性にストレスを加えるように選択され、第２モードで、前記出力電圧が、前記メモリの通常動作中に前記メモリ・セルのうちの少なくとも１つにアクセスするための規定のレベルにほぼ固定され、前記第１モードでの前記出力電圧のレベルが、前記第２モードでの前記出力電圧のレベルとは異なり、さらに、
    前記コントローラに接続された復号化回路を含み、前記復号化回路は、前記コントローラから前記出力電圧を受け、少なくとも第２制御信号に応じて、前記メモリ・デバイス内の前記ロー・ラインのうちの少なくとも所与の１つに前記出力電圧を選択的に分配するように動作可能である、集積回路。
  23. 複数のメモリ・セルと、前記メモリ・セルのうちの１つまたは複数に選択的にアクセスするための、前記メモリ・セルに接続された複数のロー・ラインおよびカラム・ラインとを含むメモリ・デバイス内の１つまたは複数の故障を検出する自動テスト装置（ＡＴＥ）機器であって、
    プログラム可能電圧源と、
    前記プログラム可能電圧源に結合された少なくとも１つのプロセッサとを含み、延期少なくとも１つのプロセッサは、（ｉ）テストすべき前記メモリ・セルのうちの少なくとも所与の１つに対応する前記ロー・ラインのうちの少なくとも所与の１つに前記プログラム可能電圧源で生成された第１電圧を印加するよう動作可能であり、前記第１電圧が、前記メモリ・デバイスの少なくとも１つの性能特性にストレスを加えるように調節され、前記第１電圧が、前記メモリ・デバイスの通常動作中に前記メモリ・セルのうちの少なくとも１つにアクセスするために前記ロー・ラインの前記所与の１つに印加される第２電圧とは異なり、（ｉｉ）規定のテスティング・パラメータに従って前記メモリ・デバイスを訓練するよう動作可能であり、そして、（ｉｉｉ）前記メモリ・デバイスが、前記テスティング・パラメータの規定のマージン以内で動作可能かどうかを識別することを行うように動作可能である、自動テスト装置（ＡＴＥ）機器。
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