KR20030006229A - 번-인 테스트 모드를 갖는 반도체 메모리 장치 - Google Patents

번-인 테스트 모드를 갖는 반도체 메모리 장치 Download PDF

Info

Publication number
KR20030006229A
KR20030006229A KR1020010041926A KR20010041926A KR20030006229A KR 20030006229 A KR20030006229 A KR 20030006229A KR 1020010041926 A KR1020010041926 A KR 1020010041926A KR 20010041926 A KR20010041926 A KR 20010041926A KR 20030006229 A KR20030006229 A KR 20030006229A
Authority
KR
South Korea
Prior art keywords
voltage
power supply
supply voltage
internal power
burn
Prior art date
Application number
KR1020010041926A
Other languages
English (en)
Inventor
손태식
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020010041926A priority Critical patent/KR20030006229A/ko
Publication of KR20030006229A publication Critical patent/KR20030006229A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof

Abstract

여기에 개시되는 반도체 메모리 장치는 한 쌍의 비트 라인들과 상기 비트 라인 쌍과 교차되도록 배열되는 워드 라인을 포함한다. 감지 증폭 회로는 상기 한 쌍의 비트 라인들에 연결되며, 하나의 비트 라인으로 제 1 전압을 공급하고 다른 하나의 비트 라인으로 제 2 전압을 공급한다. 전압 발생 회로는 상기 제 2 전압보다 높은 상기 제 1 전압을 발생한다. 상기 전압 발생 회로는, 번-인 테스트 동작시, 정상적인 동작에 비해서 높은 레벨의 제 1 전압을 발생한다.

Description

번-인 테스트 모드를 갖는 반도체 메모리 장치{Semiconductor Memory Device With A Burn-In Test Mode}
본 발명은 반도체 메모리 장치에 관한 것이다. 구체적으로, 본 발명은 테스트 시간을 단축시킬 수 있는 번-인 테스트 모드를 갖는 다이내믹 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)에 관한 것이다.
DRAM 또는 SRAM과 같은 반도체 메모리 장치에서, 칩의 패키지 공정 이전 또는 이후에 번-인 동작 (또는 스트레스 동작)이 일반적으로 수행된다. 그러한 번-인 테스트는 동일한 칩에 저장된 메모리 셀들의 결합들 또는 내구력을 검사하기 위해서 요구되며, 외부 전원 전압 또는 상기 전원 전압보다 더 높은 전압이 각 메모리 셀들에 공급됨으로, 메모리 셀들이 좋은 상태인지 또는 나쁜 상태인지를 검사할 수 있다. 번-인 테스트는 실질적으로 반도체 산업에서 수행되어 왔고 그리고 더욱 효과적인 번-인 테스트를 수행하기 위한 노력들이 행해져 왔다.
그러한 번-인 테스트 동작은 미국특허번호 제5452253호에 "BURN-IN TEST CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE"라는 제목으로, 미국특허번호 제5638331호에 "BURN-IN TEST CIRCUIT AND METHOD IN SEMICONDUCTOR MEMORY DEVICE"라는 제목으로, 미국특허번호 제5986917호에 "WAFER BURN-IN TEST CIRCUIT FOR A SEMICONDUCTOR MEMORY DEVICE"라는 제목으로, 그리고 미국특허번호 제5694364호에 "SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE HAVING A TEST MODE FOR RELIABILITY EVALUATION"라는 제목으로 각각 개시되어 있다.
그러한 번-인 테스트는, 반도체 메모리에 있어서, 초기 신뢰성에서 매우 중요하다. 제품에 따라 차이가 있지만, 통상적으로, 반도체 메모리 장치에 대해 약 수시간 내지 수십 시간 동안 번-인 스트레스를 진행한다. 번-인 시간을 단축하기 위한 회로적 기술로서 통상적으로 사용되는 것은 다수의 워드 라인들이 동시에 선택되게 하는 것이다.
앞서 설명된 바와 같이, 번-인 시간을 단축하기 위한 통상적 방법은 일상적인 동작대비 워드 라인들을 동시에 많이 선택하는 것이다. 하지만, 이러한 번-인 테스트 방법(또는 "멀티 워드 라인 번-인 테스트 모드"라 불림)을 사용하여 번-인 시간을 단축하는 경우, 워드 라인 측면에서의 스트레스는 효과가 있다. 하지만 워드 라인 측면과 대비하여 볼 때, 비트 라인 측면에서는 스트레스 효과가 상대적으로 급감하게 되어 칩 신뢰성이 문제될 가능성이 많다.
현재 반도체 메모리 장치는, 도 1을 참조하면, 외부 전원 전압(EVC)과 외부 전원 전압보다 낮게 클램프되는 몇몇 내부 전원 전압들(IVC1, IVC2, IVC3, 등)을 사용한다. 그러한 클램프되는 내부 전원 전압들 중 하나(예를 들면, IVC2)는 비트 라인 전압 및 DRAM 셀의 전하 공급원으로서 사용되고 있다. 여기서, 비트 라인 전압이란 잘 알려진 P-래치 감지 증폭기(도 2 참조)를 통해 상대적으로 높은 전위의 비트 라인으로 공급되는 전압이다. 따라서, 앞에서 언급된 바와 같이, 동시에 많은 워드 라인들이 선택되는 번-인 테스트 방법을 통해 번-인 스트레스 시간을 단축하면 워드 라인에 관련된 스트레스는 유사하지만 통상 비트 라인 관점에서의 스트레스는 보장되지 않는다. 그러므로 그러한 번-인 테스트 방법을 이용하는 경우 비트 라인에 보다 효과적으로 스트레스를 가할 수 있는 새로운 번-인 테스트 기술이 요구되고 있다.
본 발명의 목적은 많은 워드 라인들이 동시에 선택되는 번-인 테스트 모드에서 비트 라인 스트레스 효과를 증대시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 내부 전원 전압들을 보여주는 도면;
도 2는 본 발명에 따른 반도체 메모리 장치를 보여주는 블럭도;
도 3은 본 발명에 따른 번-인 테스트 모드에서 변화되는 내부 전원 전압을 보여주는 도면; 그리고
도 4는 본 발명에 따른 내부 전원 전압들을 보여주는 도면이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 반도체 메모리 장치120 : 감지 증폭 회로
140 : 열 게이트 회로160 : 내부 전원 전압 발생 회로
180 : 스위치 신호 발생 회로
상술한 제반 목적을 달성하고자 하는 본 발명의 특징에 따르면, 반도체 메모리 장치는 한 쌍의 비트 라인들과 상기 비트 라인 쌍과 교차되도록 배열되는 워드 라인을 포함한다. 감지 증폭 회로는 상기 한 쌍의 비트 라인들에 연결되며, 하나의 비트 라인으로 제 1 전압을 공급하고 다른 하나의 비트 라인으로 제 2 전압을 공급한다. 전압 발생 회로는 상기 제 2 전압보다 높은 상기 제 1 전압을 발생한다. 상기 전압 발생 회로는, 번-인 테스트 동작시, 정상적인 동작에 비해서 높은 레벨의 제 1 전압을 발생한다.
이 실시예에 있어서, 상기 제 1 전압은 상기 번-인 테스트 동작시 외부 전원 전압을 따라 변화된다.
이 실시예에 있어서, 상기 제 2 전압은 접지 전압이다.
이 실시예에 있어서, 상기 전압 발생 회로는 상기 번-인 테스트 동작에서도 일정한 레벨의 내부 전원 전압을 발생하는 내부 전원 전압 발생 회로와; 테스트 플래그 신호에 응답하여 스위치 신호를 발생하는 스위치 신호 발생 회로와; 그리고 상기 스위치 신호에 응답하여 상기 내부 전원 전압 발생 회로의 출력단으로 외부 전원 전압을 공급하는 PMOS 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 테스트 플래그 신호는 패드 및 모드 레지스터 세트 중 어느 하나로부터 제공된다.
본 발명의 다른 특징에 따르면, 반도체 메모리 장치는 한 쌍의 비트 라인들과; 상기 비트 라인 쌍과 교차되도록 배열되는 워드 라인과; 상기 한 쌍의 비트 라인들에 연결되며, 하나의 비트 라인으로 제 1 전압을 공급하고 다른 하나의 비트 라인으로, 상기 제 1 전압보다 낮은, 제 2 전압을 공급하는 감지 증폭 회로와; 일정한 레벨의 내부 전원 전압을 발생하는 내부 전원 전압 발생 회로와; 테스트 플래그 신호에 응답하여 스위치 신호를 발생하는 스위치 신호 발생 회로와; 상기 스위치 신호에 응답하여 상기 내부 전원 전압 발생 회로의 출력단으로 외부 전원 전압을 공급하는 제 1 PMOS 트랜지스터와; 제 1 제어 신호에 응답하여 상기 제 1 전압으로 상기 내부 전원 전압 발생 회로의 출력단의 전압을 상기 감지 증폭 회로로 전달하는 제 2 PMOS 트랜지스터와; 그리고 제 2 제어 신호에 응답하여 상기 제 2 전압을 상기 감지 증폭 회로로 전달하는 NMOS 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 테스트 플래그 신호는 패드 및 모드 레지스터 세트 중 어느 하나로부터 제공된다.
이 실시예에 있어서, 상기 제 2 전압은 접지 전압이다.
본 발명의 바람직한 실시예가 이하 참조 도면들에 의거하여 상세히 설명될 것이다. 본 발명은 반도체 메모리 장치로서 DRAM를 이용하여 설명되지만, 본 발명의 기술적 사상이 DRAM에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 본 명세서에서, 다수의 워드 라인들이 동시에 선택되는 테스트 모드를 번-인 테스트 모드라 칭할 것이다. 정상적인 모드에서는 단지 하나의 워드 라인이 선택됨은 자명하다. 본 발명에 따르면, 멀티 워드 라인을 이용한 스트레스시 클램프되는 많은 내부 전원 전압들 중에서 비트 라인에 공급되는 내부 전원 전압만을 클램프가 되지 않도록 함으로써 비트 라인에 효과적인 스트레스를 가할 수 있다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 보여주는 블럭도이다. 반도체 메모리 장치(100)는 다수의 비트 라인 쌍들, 워드 라인들 그리고 비트 라인들 및 워드 라인들의 매트릭스 형태로 배열되는 메모리 셀들을 포함한다. 여기서, 도시의 편의상, 단지 한 쌍의 비트 라인들(BL, BLB), 하나의 워드 라인(WL), 그리고 하나의 메모리 셀(MC)이 도시되어 있다. 메모리 셀(MC)은 하나의 스위치로서 동작하는 액세스 트랜지스터(TR)와 하나의 커패시터(C)로 구성되어 있다. 액세스 트랜지스터(TR)는 워드 라인(WL)에 연결되는 게이트와 비트 라인(BL)과 커패시터(C) 사이에 형성되는 전류 통로를 갖는다.
계속해서 도 2를 참조하면, 반도체 메모리 장치(100)는 감지 증폭 회로(120)를 포함하며, 감지 증폭 회로(120)는 P-래치 감지 증폭기와 N-래치 감지 증폭기로 구성된다. P-래치 감지 증폭기는 PMOS 트랜지스터들(MP1, MP2)로 구성되고, N-래치 감지 증폭기는 NMOS 트랜지스터들(MN1, MN2)로 구성된다. PMOS 트랜지스터(MP1)는 비트 라인(BL)에 연결되는 드레인, 비트 라인(BLB)에 연결되는 게이트 그리고 신호 라인(SL1)에 연결되는 소오스를 갖는다. PMOS 트랜지스터(MP2)는 비트 라인(BLB)에 연결되는 드레인, 비트 라인(BL)에 연결되는 게이트 그리고 신호 라인(SL1)에 연결되는 소오스를 갖는다. 비트 라인(BL)에 연결되는 게이트를 갖는 NMOS 트랜지스터(MN2)는 비트 라인(BLB)에 연결되는 소오스와 신호 라인(SL2)에 연결되는 드레인을 갖는다. 비트 라인(BLB)에 연결되는 게이트를 갖는 NMOS 트랜지스터(MN1)는 비트 라인(BL)에 연결되는 소오스와 신호 라인(SL2)에 연결되는드레인을 갖는다.
본 발명에 따른 반도체 메모리 장치는 비트 라인들(BL, BLB)에 연결되는 열 게이트 회로(140)를 더 포함한다. 열 게이트 회로(140)는 독출 동작시 비트 라인들 상의 전압들을 대응하는 입/출력 라인들로 전달하고, 기입 동작시 대응하는 입/출력 라인들 상의 전압들을 비트 라인들로 전달한다. 열 게이트 회로(140)는, 비록 도면에는 도시되지 않았지만, 열 디코더 회로에 의해서 제어된다. 신호 라인(SL1)은 PMOS 트랜지스터(MP3)를 통해 내부 전원 전압 발생 회로(160)의 출력 전압(IVC2)을 공급받는다. 내부 전원 전압 발생 회로(160)는 도 1에 도시된 것과 동일한 내부 전원 전압(IVC2)을 발생하고, PMOS 트랜지스터(MP3)는 제어 신호(LAPG)에 의해서 스위치된다. 신호 라인(SL2)은 NMOS 트랜지스터(MN3)를 통해 접지 전압을 공급받으며, NMOS 트랜지스터(MN3)는 제어 신호(LANG)에 의해서 스위치된다.
본 발명의 바람직한 실시예에 따른 반도체 메모리 장치는, 계속해서 도 2를 참조하면, PMOS 트랜지스터(MP4)와 스위치 신호 발생 회로(180)를 더 포함한다. PMOS 트랜지스터(MP4)는 외부 전원 전압(EVC)과 ND1 노드 사이에 연결되고 스위치 신호 발생 회로(180)의 출력 신호(SW)에 의해서 제어된다. 스위치 신호 발생 회로(180)는 테스트 플래그 신호(MWT_EN)에 응답하여 액티브 로우의 스위치 신호(SW)를 발생한다. 테스트 플래그 신호(MWLT_EN)는 번-인 테스트 모드를 알리는 신호로, 패드(미도시됨)를 통해 제공되거나 모드 레지스터 세트(mode register set; MRS)(미도시됨)로부터 제공될 것이다.
도 3은 본 발명에 따른 번-인 테스트 모드를 설명하기 위한 동작 타이밍이다. 본 발명에 따른 번-인 테스트 동작이 참조 도면들에 의거하여 이후 상세히 설명될 것이다.
테스트 플래그 신호(MWT_EN)가 로우 레벨로 유지될 때 즉, 정상적인 동작이 수행될 때, 스위치 신호 발생 회로(180)는 하이 레벨의 스위치 신호(SW)를 발생한다. 이는 PMOS 트랜지스터(MP4)가 턴 오프되게 한다. 결과적으로, 신호 라인(SL1)은 PMOS 트랜지스터(MP3)를 통해 내부 전원 전압 발생 회로(160)에서 생성되는 전압을 공급받는다.
그 다음에, 테스트 플래그 신호(MWT_EN)가 로우 레벨에서 하이 레벨로 천이할 때 즉, 다수의 워드 라인들이 동시에 선택되는 번-인 테스트 동작이 수행될 때, 스위치 신호 발생 회로(180)는 로우 레벨의 스위치 신호(SW)를 발생한다. 이는 PMOS 트랜지스터(MP4)가 턴 온되게 하며, ND1 노드는 내부 전원 전압 발생 회로(160)의 출력 전압과 PMOS 트랜지스터(MP4)를 통한 외부 전원 전압(EVC)에 의해서 구동된다. 즉, ND1 노드의 전압은 외부 전원 전압(EVC)을 따라 증가된다. 결과적으로, 신호 라인(SL1)이 외부 전원 전압(EVC)으로 구동되기 때문에, 번-인 테스트 동작 동안 정상적인 동작보다 더 높은 전압이 비트 라인(BL 또는 BLB)으로 공급된다.
이 실시예에 있어서, 번-인 테스트 동작시 비트 라인의 스트레스 증가는, 도 4에 도시된 바와 같이, 내부 전원 전압(IVC2) (또는 ND1 노드의 전압)가 외부 전원 전압(EVC)과 같이 움직이도록 함으로써 구현되었다. 하지만, 내부 전원 전압(IVC2)(또는 ND1 노드의 전압)가 비트 라인의 스트레스 량에 따라 조정될 수 있음은 자명하다.
본 발명의 바람직한 실시예에 따르면, 정상 동작 대비 4배의 워드 라인들이 선택되는 번-인 테스트 동작에 있어서, 번-인 스트레스 시간을 1/4로 단축하면 비트 라인 스트레스 시간이 1/4로 감소될 수 있다. 본 발명에서 예시한 방법으로 비트 라인 전압만을 0.7V 상승시키면 전압 가속 요인(Voltage Acceleration Factor)이 약 4배 증가하게 되어 같은 번-인 스트레스 시간에 4배의 스트레스 효과가 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 번-인 테스트 동작이 수행될 때 비트 라인으로 공급되는 전압을 정상 동작에 비해서 증가되도록 함으로써 멀티 워드 라인들을 이용한 번-인 스트레스 시간 단축시에도 비트 라인 스트레스를 증가시킬 수 있다. 그러므로, 원활한 번-인 스트레스 효과를 기대할 수 있다.

Claims (8)

  1. 한 쌍의 비트 라인들과;
    상기 비트 라인 쌍과 교차되도록 배열되는 워드 라인과;
    상기 한 쌍의 비트 라인들에 연결되며, 하나의 비트 라인으로 제 1 전압을 공급하고 다른 하나의 비트 라인으로 제 2 전압을 공급하는 감지 증폭 회로와; 그리고
    상기 제 2 전압보다 높은 상기 제 1 전압을 발생하는 전압 발생 회로를 포함하고, 상기 전압 발생 회로는, 번-인 테스트 동작시, 정상적인 동작에 비해서 높은 레벨의 제 1 전압을 발생하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전압은 상기 번-인 테스트 동작시 외부 전원 전압을 따라 변화되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 2 전압은 접지 전압인 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 전압 발생 회로는
    상기 번-인 테스트 동작에서도 일정한 레벨의 내부 전원 전압을 발생하는 내부 전원 전압 발생 회로와;
    테스트 플래그 신호에 응답하여 스위치 신호를 발생하는 스위치 신호 발생 회로와; 그리고
    상기 스위치 신호에 응답하여 상기 내부 전원 전압 발생 회로의 출력단으로 외부 전원 전압을 공급하는 PMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 테스트 플래그 신호는 패드 및 모드 레지스터 세트 중 어느 하나로부터 제공되는 반도체 메모리 장치.
  6. 한 쌍의 비트 라인들과;
    상기 비트 라인 쌍과 교차되도록 배열되는 워드 라인과;
    상기 한 쌍의 비트 라인들에 연결되며, 하나의 비트 라인으로 제 1 전압을 공급하고 다른 하나의 비트 라인으로, 상기 제 1 전압보다 낮은, 제 2 전압을 공급하는 감지 증폭 회로와;
    일정한 레벨의 내부 전원 전압을 발생하는 내부 전원 전압 발생 회로와;
    테스트 플래그 신호에 응답하여 스위치 신호를 발생하는 스위치 신호 발생 회로와;
    상기 스위치 신호에 응답하여 상기 내부 전원 전압 발생 회로의 출력단으로외부 전원 전압을 공급하는 제 1 PMOS 트랜지스터와;
    제 1 제어 신호에 응답하여 상기 제 1 전압으로 상기 내부 전원 전압 발생 회로의 출력단의 전압을 상기 감지 증폭 회로로 전달하는 제 2 PMOS 트랜지스터와; 그리고
    제 2 제어 신호에 응답하여 상기 제 2 전압을 상기 감지 증폭 회로로 전달하는 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 테스트 플래그 신호는 패드 및 모드 레지스터 세트 중 어느 하나로부터 제공되는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제 2 전압은 접지 전압인 반도체 메모리 장치.
KR1020010041926A 2001-07-12 2001-07-12 번-인 테스트 모드를 갖는 반도체 메모리 장치 KR20030006229A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010041926A KR20030006229A (ko) 2001-07-12 2001-07-12 번-인 테스트 모드를 갖는 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010041926A KR20030006229A (ko) 2001-07-12 2001-07-12 번-인 테스트 모드를 갖는 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20030006229A true KR20030006229A (ko) 2003-01-23

Family

ID=27714717

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010041926A KR20030006229A (ko) 2001-07-12 2001-07-12 번-인 테스트 모드를 갖는 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR20030006229A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100916009B1 (ko) * 2007-06-26 2009-09-10 삼성전자주식회사 반도체 메모리 장치의 테스트 회로 및 테스트 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100916009B1 (ko) * 2007-06-26 2009-09-10 삼성전자주식회사 반도체 메모리 장치의 테스트 회로 및 테스트 방법

Similar Documents

Publication Publication Date Title
US5638331A (en) Burn-in test circuit and method in semiconductor memory device
US5905688A (en) Auto power down circuit for a semiconductor memory device
US4950921A (en) Semiconductor integrated circuit having a built-in voltage generator for testing at different power supply voltages
JP3551858B2 (ja) 半導体メモリ装置
US7099224B2 (en) Memory device and method for burn-in test
JPH04232693A (ja) スタティック型半導体記憶装置
US7606095B2 (en) Semiconductor memory device having a precharge voltage supply circuit capable of reducing leakage current between a bit line and a word line in a power-down mode
JPH04230048A (ja) 半導体記憶装置
US5973981A (en) Stress test apparatus and method for semiconductor memory device
KR100249641B1 (ko) 집적 회로 테스트에서 번인 시간을 단축시키고 초기 고장을 유도하는 방법
EP0456255B1 (en) Dynamic memory device and method for screening the same
JPH04230047A (ja) 半導体記憶装置
KR100438237B1 (ko) 테스트 회로를 갖는 반도체 집적 회로
KR100341191B1 (ko) 노이즈를 억제하면서 내부 회로에 외부로부터 전원 전위를공급할 수 있는 반도체 집적 회로 장치
KR100220949B1 (ko) 웨이퍼 번-인 회로
US7310259B2 (en) Access circuit and method for allowing external test voltage to be applied to isolated wells
US11250903B2 (en) Apparatus for supplying power supply voltage to semiconductor chip including volatile memory cell
KR100568253B1 (ko) 반도체 메모리 장치 및 그의 기입 제어 방법
US5771198A (en) Source voltage generating circuit in semiconductor memory
US20020040989A1 (en) Semiconductor storage device and method of testing the same
KR20030006229A (ko) 번-인 테스트 모드를 갖는 반도체 메모리 장치
KR970022353A (ko) 비트라인에 스트레스전압을 인가하는 웨이퍼번인 테스트방법
US5578942A (en) Super VCC detection circuit
KR100713934B1 (ko) 테스트시 초기값 오류를 줄이기 위한 반도체 메모리 장치의파워 업 발생 회로
KR100219487B1 (ko) 웨이퍼 번-인 테스트 비트라인 센싱 회로

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination