KR102560698B1 - 수직형 메모리 셀들을 포함하는 집적 회로의 레이아웃을 검증하기 위한 방법 및 시스템 - Google Patents
수직형 메모리 셀들을 포함하는 집적 회로의 레이아웃을 검증하기 위한 방법 및 시스템 Download PDFInfo
- Publication number
- KR102560698B1 KR102560698B1 KR1020160026424A KR20160026424A KR102560698B1 KR 102560698 B1 KR102560698 B1 KR 102560698B1 KR 1020160026424 A KR1020160026424 A KR 1020160026424A KR 20160026424 A KR20160026424 A KR 20160026424A KR 102560698 B1 KR102560698 B1 KR 102560698B1
- Authority
- KR
- South Korea
- Prior art keywords
- string
- integrated circuit
- layout
- lvs
- data
- Prior art date
Links
- 230000015654 memory Effects 0.000 title claims abstract description 153
- 238000000034 method Methods 0.000 title claims abstract description 37
- 238000010586 diagram Methods 0.000 claims abstract description 96
- 238000012795 verification Methods 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 210000004027 cell Anatomy 0.000 claims description 149
- 210000004460 N cell Anatomy 0.000 claims description 12
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 65
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 13
- 101150064834 ssl1 gene Proteins 0.000 description 13
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 12
- 239000000284 extract Substances 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 9
- 101150062870 ssl3 gene Proteins 0.000 description 7
- 102100035420 DnaJ homolog subfamily C member 1 Human genes 0.000 description 6
- 101000804122 Homo sapiens DnaJ homolog subfamily C member 1 Proteins 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 102100040837 Galactoside alpha-(1,2)-fucosyltransferase 2 Human genes 0.000 description 3
- 101000893710 Homo sapiens Galactoside alpha-(1,2)-fucosyltransferase 2 Proteins 0.000 description 3
- 101000882403 Staphylococcus aureus Enterotoxin type C-2 Proteins 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 101000641216 Aquareovirus G (isolate American grass carp/USA/PB01-155/-) Non-structural protein 4 Proteins 0.000 description 2
- 101100366710 Arabidopsis thaliana SSL12 gene Proteins 0.000 description 2
- 101100366711 Arabidopsis thaliana SSL13 gene Proteins 0.000 description 2
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 2
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 2
- 101000927946 Homo sapiens LisH domain-containing protein ARMC9 Proteins 0.000 description 2
- 102100036882 LisH domain-containing protein ARMC9 Human genes 0.000 description 2
- 101100366561 Panax ginseng SS11 gene Proteins 0.000 description 2
- 101100366563 Panax ginseng SS13 gene Proteins 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 101000882406 Staphylococcus aureus Enterotoxin type C-1 Proteins 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000005415 magnetization Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 101150011582 ssl4 gene Proteins 0.000 description 2
- 101710144111 Non-structural protein 3 Proteins 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2111/00—Details relating to CAD techniques
- G06F2111/04—Constraint-based CAD
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2115/00—Details relating to the type of the circuit
- G06F2115/06—Structured ASICs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
본 개시의 예시적 실시예에 따라, 기판 상에 수직으로 적층된 복수의 메모리 셀들을 각각 포함하는 복수의 스트링들을 포함하는 집적 회로의 레이아웃을 검증하는 방법으로서, 본 방법은 스트링 심볼의 인스턴스들을 포함하는 집적 회로의 배선도 데이터 및 레이아웃 데이터를 수신하는 단계, 스트링 소자가 정의된 LVS 규칙 파일을 준비하는 단계 및 LVS 검증을 수행하는 단계를 포함할 수 있다.
Description
본 개시의 기술적 사상은 집적 회로의 레이아웃을 검증하기 위한 방법 및 시스템에 관한 것으로서, 수직형 메모리 셀들을 포함하는 집적 회로의 레이아웃을 검증하기 위한 방법 및 시스템에 관한 것이다.
설계자는 집적 회로가 원하는 기능을 수행하도록 집적 회로의 배선도(schematic)(또는 배선도 데이터)를 작성함으로써 집적 회로를 설계할 수 있다. 집적 회로의 배선도는 트랜지스터, 저항, 다이오드 등과 같은 다양한 소자들을 포함할 수 있고, 소자들의 연결관계를 정의할 수 있다.
집적 회로의 배선도에 기초하여, 설계자는 복수의 레이어들이 적층되어 구현되는 집적 회로의 레이아웃 데이터를 작성할 수 있다. 집적 회로의 레이아웃 데이터는 반도체 공정을 통해서 제조되는 집적 회로에 포함되는 복수의 레이어들에 관한 토폴로지컬(topological) 데이터를 포함할 수 있다.
본 개시의 기술적 사상은 집적 회로의 레이아웃의 검증에 관한 것으로서, 기판에 수직으로 적층된 메모리 셀들을 포함하는 집적 회로의 레이아웃을 검증하기 위한 방법 및 시스템을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 집적 회로의 레이아웃을 검증하는 방법은, 기판 상에 수직으로 적층된 복수의 메모리 셀들을 각각 포함하는 복수의 스트링들을 포함하는 집적 회로의 레이아웃을 검증할 수 있고, 복수의 스트링들이 복수의 포트들을 포함하는 스트링 심볼의 인스턴스들로서 각각 정의된, 집적 회로의 배선도(schematic) 데이터를 수신하는 단계, 집적 회로의 레이아웃 데이터를 수신하는 단계, 복수의 포트들에 대응하는 복수의 포트 레이어들을 포함하는 집적 회로의 레이아웃 상의 스트링 소자가 정의된 LVS(layout-versus-schematic) 규칙 파일(rule file)을 준비하는 단계, 및 배선도 데이터, 레이아웃 데이터 및 LVS 규칙 파일에 기초하여 스트링 심볼 및 스트링 소자를 매칭시킴으로써, 집적 회로의 LVS 검증을 수행하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로의 레이아웃을 검증하는 방법은, 기판 상에 수직으로 적층된 N개의 메모리 셀들을 각각 포함하는 복수의 스트링들을 포함하는 집적 회로의 레이아웃을 검증할 수 있고, N개의 메모리 셀들이, 복수의 포트들을 각각 포함하는 서로 상이한 N개의 셀 심볼들의 인스턴스들로서 각각 정의된, 집적 회로의 배선도(schematic) 데이터를 수신하는 단계, 집적 회로의 레이아웃 데이터를 수신하는 단계, N개의 셀 심볼들 각각의 복수의 포트들에 대응하는 복수의 포트 레이어들을 각각 포함하는 집적 회로의 레이아웃 상의 서로 상이한 N개의 셀 소자들이 정의된 LVS(layout-versus-schematic) 규칙 파일(rule file)을 준비하는 단계, 및 배선도 데이터, 레이아웃 데이터 및 LVS 규칙 파일에 기초하여 N개의 메모리 셀들을 N개의 셀 소자들에 각각 매칭시킴으로써, 집적 회로의 LVS 검증을 수행하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른, 기판 상에 수직으로 적층된 복수의 메모리 셀들을 각각 포함하는 복수의 스트링들을 포함하는 집적 회로의 레이아웃을 검증하기 위한 컴퓨터로 읽을 수 있는 저장 매체는, 복수의 스트링들이 복수의 포트들을 포함하는 스트링 심볼의 인스턴스들로서 각각 정의된, 집적 회로의 배선도(schematic) 데이터, 및/또는 복수의 포트들에 대응하는 복수의 포트 레이어들을 포함하는 집적 회로의 레이아웃 상의 스트링 소자가 정의된 LVS(layout-versus-schematic) 규칙 파일(rule file)을 저장할 수 있다.
본 개시의 기술적 사상의 일측면에 따른, 기판 상에 수직으로 적층된 N개의 메모리 셀들을 각각 포함하는 복수의 스트링들을 포함하는 집적 회로의 레이아웃을 검증하기 위한 컴퓨터로 읽을 수 있는 저장 매체는, N개의 메모리 셀들이, 복수의 포트들을 각각 포함하는 서로 상이한 N개의 셀 심볼들의 인스턴스들로서 각각 정의된, 집적 회로의 배선도(schematic) 데이터 및/또는 N개의 셀 심볼들 각각의 복수의 포트들에 대응하는 복수의 포트 레이어들을 각각 포함하는 집적 회로의 레이아웃 상의 서로 상이한 N개의 셀 소자들이 정의된 LVS(layout-versus-schematic) 규칙 파일(rule file)을 저장할 수 있다.
본 개시의 기술적 사상에 따른 집적 회로의 레이아웃을 검증하는 방법은, 종래의 LVS 검증 툴을 사용함으로써 수직형 메모리 셀들을 포함하는 집적 회로의 레이아웃 데이터를 검증하는 것을 가능하게 한다.
또한, 본 개시의 기술적 사상에 따른 집적 회로의 레이아웃을 검증하는 방법은, 수직형 메모리 셀들을 포함하는 집적 회로의 레이아웃 데이터를 정확하게 검증함으로써 집적 회로의 설계 시간을 효과적으로 단축시킬 수 있으며, 제조된 집적 회로의 불량률을 감소시킬 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 집적 회로의 검증 방법을 나타내는 순서도이다.
도 2는 집적 회로에 포함된 메모리 셀 어레이의 일 예를 나타내는 도면이다.
도 3a는 본 개시의 예시적 실시예에 따라 도 2의 메모리 블록들 중 하나인 메모리 블록의 일부를 보여주는 평면도이고, 도 3b는 도 3a의 평면도의 일부분의 사시도를 나타낸다.
도 4는 본 개시의 예시적 실시예에 따라 도 2의 메모리 블록들 중 하나인 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 5은 본 개시의 예시적 실시예에 따라 집적 회로의 스트링이 스트링 심볼의 인스턴스로서 정의되는 집적 회로의 배선도를 사용하는 실시예를 도시하는 도면이다.
도 6은 본 개시의 예시적 실시예에 따라 도 5의 배선도 데이터에서 사용된 스트링 심볼의 예시를 나타내는 도면이다.
도 7은 본 개시의 예시적 실시예에 따라 도 6의 스트링 심볼을 사용하여 나타낸 메모리 블록의 회로도를 나타낸다.
도 8는 본 개시의 예시적 실시예에 따라 도 5의 LVS 규칙 파일의 일 예를 나타내는 도면이다.
도 9a는 본 개시의 예시적 실시예에 따라 도 2의 메모리 블록들 중 하나인 메모리 블록의 일부를 보여주는 평면도이고, 도 9b는 도 9a의 평면도에서 선 XX’을 따라서 자른 단면도의 일부를 나타낸다.
도 10은 본 개시의 예시적 실시예에 따라 도 5의 LVS 규칙 파일의 일 예를 나타내는 도면이다.
도 11은 본 개시의 예시적 실시예에 따라 수직으로 적층된 메모리 셀들이 상이한 심볼들의 인스턴스들로서 정의되는 집적 회로의 배선도를 사용하는 실시예를 도시하는 도면이다.
도 12는 본 개시의 예시적 실시예에 따라 도 11의 LVS 규칙 파일의 일 예를 나타내는 도면이다.
도 13은 본 개시의 예시적 실시예에 따른 수직형 메모리 셀들을 포함하는 집적 회로의 구조를 나타내는 도면이다.
도 14a는 본 개시의 예시적 실시예에 따라 도 5의 배선도 데이터를 생성하는 방법을 나타내는 순서도이고, 도 14b는 본 개시의 예시적 실시예에 따라 도 5의 LVS 규칙 파일을 생성하는 방법을 나타내는 순서도이다.
도 15a는 본 개시의 예시적 실시예에 따라 도 11의 배선도 데이터를 생성하는 방법을 나타내는 순서도이고, 도 15b는 본 개시의 예시적 실시예에 따라 도 11의 LVS 규칙 파일을 생성하는 방법을 나타내는 순서도이다.
도 16은 본 개시의 예시적 실시예에 따른 컴퓨터로 읽을 수 있는 저장 매체를 도시하는 블록도이다.
도 17은 본 개시의 예시적 실시예에 따른 컴퓨팅 시스템을 도시하는 블록도이다.
도 2는 집적 회로에 포함된 메모리 셀 어레이의 일 예를 나타내는 도면이다.
도 3a는 본 개시의 예시적 실시예에 따라 도 2의 메모리 블록들 중 하나인 메모리 블록의 일부를 보여주는 평면도이고, 도 3b는 도 3a의 평면도의 일부분의 사시도를 나타낸다.
도 4는 본 개시의 예시적 실시예에 따라 도 2의 메모리 블록들 중 하나인 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 5은 본 개시의 예시적 실시예에 따라 집적 회로의 스트링이 스트링 심볼의 인스턴스로서 정의되는 집적 회로의 배선도를 사용하는 실시예를 도시하는 도면이다.
도 6은 본 개시의 예시적 실시예에 따라 도 5의 배선도 데이터에서 사용된 스트링 심볼의 예시를 나타내는 도면이다.
도 7은 본 개시의 예시적 실시예에 따라 도 6의 스트링 심볼을 사용하여 나타낸 메모리 블록의 회로도를 나타낸다.
도 8는 본 개시의 예시적 실시예에 따라 도 5의 LVS 규칙 파일의 일 예를 나타내는 도면이다.
도 9a는 본 개시의 예시적 실시예에 따라 도 2의 메모리 블록들 중 하나인 메모리 블록의 일부를 보여주는 평면도이고, 도 9b는 도 9a의 평면도에서 선 XX’을 따라서 자른 단면도의 일부를 나타낸다.
도 10은 본 개시의 예시적 실시예에 따라 도 5의 LVS 규칙 파일의 일 예를 나타내는 도면이다.
도 11은 본 개시의 예시적 실시예에 따라 수직으로 적층된 메모리 셀들이 상이한 심볼들의 인스턴스들로서 정의되는 집적 회로의 배선도를 사용하는 실시예를 도시하는 도면이다.
도 12는 본 개시의 예시적 실시예에 따라 도 11의 LVS 규칙 파일의 일 예를 나타내는 도면이다.
도 13은 본 개시의 예시적 실시예에 따른 수직형 메모리 셀들을 포함하는 집적 회로의 구조를 나타내는 도면이다.
도 14a는 본 개시의 예시적 실시예에 따라 도 5의 배선도 데이터를 생성하는 방법을 나타내는 순서도이고, 도 14b는 본 개시의 예시적 실시예에 따라 도 5의 LVS 규칙 파일을 생성하는 방법을 나타내는 순서도이다.
도 15a는 본 개시의 예시적 실시예에 따라 도 11의 배선도 데이터를 생성하는 방법을 나타내는 순서도이고, 도 15b는 본 개시의 예시적 실시예에 따라 도 11의 LVS 규칙 파일을 생성하는 방법을 나타내는 순서도이다.
도 16은 본 개시의 예시적 실시예에 따른 컴퓨터로 읽을 수 있는 저장 매체를 도시하는 블록도이다.
도 17은 본 개시의 예시적 실시예에 따른 컴퓨팅 시스템을 도시하는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 개시의 예시적 실시예에 따른 집적 회로의 검증 방법을 나타내는 순서도이다. 구체적으로, 도 1은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃 데이터가 집적 회로의 배선도 데이터와 기능적으로 일치하는지 여부를 검증하는 방법을 나타내는 순서도이다.
집적 회로의 배선도(schematic)(또는 배선도 데이터)는 트랜지스터, 저항, 다이오드 등과 같은 다양한 소자들을 포함할 수 있고, 소자들 사이의 연결관계를 정의할 수 있다. 집적 회로의 설계자는 배선도 데이터를 작성함으로써 원하는 기능을 수행하는 집적 회로를 설계할 수 있다. 배선도 데이터에서 집적 회로의 소자는 대응하는 심볼(symbol)의 인스턴스(instance)로서 정의될 수 있고, 인스턴스들 각각은 와이어를 통해서 연결될 수 있다. 심볼은 동일한 기능을 수행하는 소자를 정의하는 것으로서, 예컨대 NMOS 트랜지스터, PMOS 트랜지스터, 다이오드, 저항 등의 소자들 각각은 고유한 심볼로서 정의될 수 있다. 심볼은 심볼 라이브러리에 정의될 수 있고, 배선도 데이터는 심볼 라이브러리를 참조함으로써 심볼의 인스턴스들을 정의할 수 있다. 심볼은 하나 이상의 포트를 포함할 수 있고, 배선도 데이터에서 심볼의 인스턴스의 포트는 와이어를 통해서 다른 심볼의 인스턴스의 포트에 연결될 수 있다.
집적 회로의 레이아웃 데이터는 집적 회로의 레이아웃에 관한 토폴로지컬(topological) 데이터, 예를 들면 GDS 포맷을 가지는 데이터일 수 있다. 반도체 제조 공정을 통해서, 집적 회로는 복수의 레이어들이 적층된 구조를 가질 수 있고, 집적 회로의 레이아웃 데이터는 복수의 레이어들의 토폴로지컬 정보를 포함할 수 있다. 복수의 레이어들은 전도성 레이어 및 절연 레이어 등을 포함할 수 있고, 집적 회로의 소자는 하나 이상의 레이어에 형성된 패턴으로서 구성될 수 있다.
배선도 데이터에 의해서 정의되는 집적 회로 및 레이아웃 데이터에 의해서 정의되는 집적 회로가 일치하는지를 검증하는 것은 LVS(layout-versus-schematic) 검증으로 지칭될 수 있다. 즉, LVS 검증은 집적 회로의 레이아웃 데이터가 집적 회로의 배선도 데이터와 기능적으로 일치하는지 여부를 검증할 수 있다. LVS 검증은 LVS 검증 툴에 의해서 수행될 수 있고, LVS 검증 툴은 집적 회로의 배선도 데이터 및 레이아웃 데이터를 수신하고, 배선도 데이터 및 레이아웃 데이터를 비교함으로써 LVS 검증을 수행할 수 있다. 예를 들면, LVS 검증 툴은 프로세서에서 실행되는 복수의 명령어들(instructions)을 포함하는 소프트웨어 모듈일 수 있고, 컴퓨터로 읽을 수 있는 저장 매체에 저장될 수 있다.
LVS 검증은 배선도 데이터에서 정의된 심볼의 인스턴스에 대응하는 소자를 집적 회로의 레이아웃 데이터에서 인식하는 단계를 포함할 수 있다. 레이아웃 데이터에서 소자를 인식하기 위하여, LVS 검증 툴은 복수의 레이어들로서 소자를 정의하는 LVS 규칙 파일(LVS rule file)(또는 LVS rule deck)을 사용할 수 있다. 배선도 데이터의 인스턴스 및 레이아웃 데이터의 소자는 적어도 하나의 속성을 가질 수 있다. 예를 들면, 속성은 소자의 크기 정보, 배치 정보 등을 포함할 수 있다. LVS 검증 툴은 배선도 데이터에 포함된 인스턴스가 레이아웃 데이터에 있는지 여부를 검증할 뿐만 아니라, 대응되는 배선도 데이터의 인스턴스 및 레이아웃 데이터의 소자가 동일한 속성 값을 가지는지 여부를 검증할 수 있다.
도 1을 참조하면, 단계 S10에서 수직형 메모리 셀들을 포함하는 집적 회로의 배선도 데이터 및 레이아웃 데이터를 수신하는 동작이 수행될 수 있다. 수직형 메모리 셀들은 기판 상에 수직으로 적층되는 복수의 메모리 셀들을 지칭할 수 있다. 반도체 메모리 장치와 같은 집적 회로는 저장하고 있는 데이터에 따라 상이한 상태들을 가질 수 있는 메모리 셀을 포함할 수 있다. 데이터의 저장 용량을 증가시키기 위하여, 도 3b 및 도 13를 참조하여 후술되는 바와 같이 집적 회로에서 복수의 메모리 셀들이 기판(substrate) 상에 수직으로 적층될 수 있다. 기판 상에 수직으로 적층된 복수의 메모리 셀들은 하나의 스트링(예컨대, 도 4에서 NS11 등)을 구성할 수 있고, 집적 회로는 복수의 스트링들을 포함할 수 있다. 도 3b 및 도 4를 참조하여 후술되는 바와 같이, 스트링은 메모리 셀들에 대한 동작, 예컨대 기입, 독출 및 소거 등을 지원하는 적어도 하나의 보조 셀을 더 포함할 수도 있다.
LVS 검증은 집적 회로의 레이아웃의 평면도에서 수행될 수 있다. 즉, LVS 검증은 집적 회로에서 레이어들이 적층되는 방향에 수직한 면에서 수행될 수 있다. 복수의 메모리 셀들이 기판 상에 수직으로 적층된 반도체 메모리 장치와 같은 집적 회로의 경우, 복수의 메모리 셀들은 집적 회로의 레이아웃의 평면도에서 중첩되어 표시될 수 있다. 이에 따라, 수직형 메모리 셀들을 포함하는 집적 회로의 LVS 검증은 용이하지 아니할 수 있다.
일 실시예에서, 단계 S10에서 수신되는 집적 회로의 배선도 데이터는 집적 회로의 복수의 스트링들이 하나의 심볼, 즉 스트링 심볼의 인스턴스들로서 정의할 수 있다. 즉, 집적 회로의 배선도 데이터에서 스트링에 포함된 메모리 셀들 및 적어도 하나의 보조 셀은 가려질 수 있다. 수직으로 적층된 메모리 셀들 및 보조 셀을 개별적으로 검증하는 대신, 스트링 단위로 LVS 검증이 수행될 수 있다. 본 실시예에 대한 상세한 내용은 도 5 내지 도 10을 참조하여 후술될 것이다.
다른 실시예에서, 단계 S10에서 수신되는 집적 회로의 배선도 데이터는 수직으로 적층된 메모리 셀들이 상이한 심볼들의 인스턴스들로서 정의할 수 있다. 즉, 집적 회로의 배선도 데이터에서, 상이한 레벨(즉, 기판으로부터의 높이)에 배치되는 메모리 셀들은 상이한 심볼들의 인스턴스들로서 정의될 수 있다. 하나의 스트링에서 N(N은 1보다 큰 정수)개의 메모리 셀들이 적층되는 경우, 집적 회로의 배선도 데이터에서 N개의 매모리 셀들은 N개의 상이한 심볼들로서 각각 정의될 수 있다. 이때, N개의 심볼들의 포트들은 서로 상이한 이름들을 각각 가질 수 있다. 본 실시예에 대한 상세한 내용은 도 11 및 도 12를 참조하여 후술될 것이다.
도 1을 참조하면, 단계 S30에서 LVS 규칙 파일을 준비하는 동작이 수행될 수 있다. 전술된 바와 같이 LVS 검증 툴은 집적 회로의 배선도 데이터 및 레이아웃 데이터를 수신할 수 있고, LVS 규칙 파일을 사용하여 배선도 데이터 및 레이아웃 데이터를 비교할 수 있다. LVS 규칙 파일은 예컨대, SVRF(Standard Verification Rule Format) 또는 TVF(TCL Verification Format)에 따라 작성된 일련의 코드들을 포함할 수 있다. LVS 규칙 파일은 집적 회로의 레이아웃에서 소자를 정의할 수 있고, LVS 검증 툴이 집적 회로의 레이아웃 데이터로부터 소자 및 소자들의 연결관계(connectivity)를 추출하는 것을 가능하게 할 수 있다.
단계 S10에서 수신되는 집적 회로의 배선도 데이터의 특징에 따라, LVS 검증에 사용되는 LVS 규칙 파일은 상이할 수 있다. 예를 들면, 집적 회로의 배선도 데이터에서 하나의 스트링이 스트링 심볼의 인스턴스로서 정의된 경우, LVS 규칙 파일은 집적 회로의 레이아웃 데이터에서 스트링을 추출하기 위해 스트링 소자를 정의할 수 있다. 다른 한편으로, 집적 회로의 배선도 데이터에서 상이한 레벨들에 배치된 메모리 셀들이 상이한 심볼들의 인스턴스들로서 각각 정의된 경우, LVS 규칙 파일은 집적 회로의 레이아웃 데이터에서 각각의 레벨에 대응하는 소자를 추출하기 위해 복수의 메모리 셀 소자들을 정의할 수 있다.
도 1을 참조하면, 단계 S50에서 집적 회로의 LVS 검증이 수행될 수 있다. 예를 들면, LVS 검증 툴은 LVS 규칙 파일에 기초하여 집적 회로의 레이아웃 데이터로부터 소자를 인식 및 추출할 수 있고, 소자들 사이 연결관계를 추출할 수 있다. LVS 검증 툴은 레이아웃 데이터로부터 추출된 정보에 기초하여 레이아웃 네트리스트(netlist)를 생성할 수 있다. 또한, LVS 검증 툴은 집적 회로의 배선도 데이터를 컴파일(compile)함으로써 소스 네트리스트를 생성할 수 있다. LVS 검증 툴은 레이아웃 네트리스트 및 소스 네트리스트를 비교함으로써 LVS 결과 데이터를 생성할 수 있다. LVS 결과 데이터는 집적 회로의 배선도 데이터 및 레이아웃 데이터의 일치 및 불일치 여부뿐만 아니라, 불일치하는 부분에 대한 정보를 포함할 수 있다. 설계자는 LVS 결과 데이터를 참조하여 집적 회로의 배선도 데이터 또는 레이아웃 데이터를 수정할 수 있다.
전술된 바와 같이, 본 개시의 예시적 실시예에 따라 수직형 메모리 셀들, 즉 기판 상에 수직으로 적층된 메모리 셀들을 포함하는 집적 회로의 레이아웃이 검증될 수 있다. 집적 회로의 평면도 상에서 수행되는 기존의 LVS 검증 툴을 사용함으로써 수직형 메모리 셀들의 레이아웃은 용이하고 정확하게 검증될 수 있다.
도 2는 집적 회로에 포함된 메모리 셀 어레이(100)의 일 예를 나타내는 도면이다. 집적 회로에 포함된 복수의 메모리 셀들은 메모리 셀 어레이(100)를 구성할 수 있다. 도 2를 참조하면, 메모리 세 ㄹ어레이(100)는 복수의 메모리 블록들(BLK1 내지 BLKi)을 포함할 수 있다.
복수의 메모리 블록들(BLK 내지 BLKi) 중 각각은 3차원 구조(또는 수직 구조)를 가질 수 있다. 구체적으로, 복수의 메모리 블록들(BLK 내지 BLKi) 중 각각은 제1 내지 제3 방향들을 따라 신장된 구조물들을 포함할 수 있다. 예를 들어, 각 메모리 블록은 제2 방향을 따라 신장된 복수의 스트링들 또는 스트링들을 포함할 수 있다. 이때, 복수의 스트링들은 제1 및 제3 방향들을 따라 특정 거리만큼 이격되어 제공될 수 있다.
복수의 메모리 블록들(BLK1 내지 BLKi)은 집적 회로에 포함된 로우 디코더에 의해 선택될 수 있다. 예를 들면, 로우 디코더는 메모리 블록들(BLK1 내지 BLKi) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다. 메모리 블록들(BLK1 내지 BLKi)은 도 3a 및 도 3b를 참조하여 더 상세하게 설명된다.
도 3a는 본 개시의 예시적 실시예에 따라 도 2의 메모리 블록들(BLK1 내지 BLKi) 중 하나인 메모리 블록(BLKx)의 일부를 보여주는 평면도이고, 도 3b는 도 3a의 평면도의 일부분(EC1)의 사시도를 나타낸다. 도 3a 및 도 3b를 참조하면, 제1 내지 제3 방향을 따라 신장된 3차원 구조물들이 제공된다.
메모리 블록(BLKx)은 기판(SUB)에 대해 수직 방향, 즉 제1 및 제3 방향에 수직인 제2 방향으로 형성될 수 있다. 도 3a의 평면도를 참조하면, 제3 방향을 따라서 신장되는 복수의 비트 라인들(BL1 내지 BL4) 및 제1 방향을 따라서 신장되는 복수의 스트링 선택 라인들(SSL1 내지 SSL4, WL1 내지 WL8)이 서로 교차하면서 배열된다. 비록 도 3a 및 도 3b에서는, 메모리 블록(BLKx)에서 제2 방향으로 복수의 레벨들 각각에 스트링 선택 라인들(SSL1 내지 SSL4), 8개의 워드 라인들(WL1 내지 WL8), 접지 선택 라인(GSL) 및 4개의 비트 라인들(BL1 내지 BL4)이 배치되는 것으로 도시되었으나, 실제로는 도시된 것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예컨대, p 타입)을 가질 수 있고, 기판(SUB) 상에 제1 방향을 따라 신장되고 제2 도전형(예컨대, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 배치될 수 있다. 인접한 2개의 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제2 방향을 따라 순차적으로 제공될 수 있고, 복수의 절연막들(IL)은 제2 방향을 따라 특정 거리만큼 이격될 수 있다. 예를 들면, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 2개의 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되고 제2 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(P)이 형성될 수 있다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 수 있다. 구체적으로, 각 필라(pillar)(P)의 표면층(surface layer)(S)은 제2 도전형을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부(I)는 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다. 예시의 설명을 위하여 도 3a의 평면도에 필라(P)가 도시되었음은 이해될 것이다.
인접한 2개의 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 형성될 수 있다. 예를 들면, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에 게이트 전극(GE)이 제공될 수 있다.
복수의 절연막들(IL) 사이에서 전하 저장층(CS)의 노출된 표면들에 도전 물질이 형성될 수 있고, 도전 물질은 워드 라인 컷들(WL_CUT)에 의해 분리됨으로써 제1 방향을 따라서 신장되는 셀 게이트 라인들(cell gate line, CGL)을 형성할 수 있다. 예를 들면, 워드 라인 컷(WL_CUT)은 절연 물질을 포함하거나 에어 갭일 수 있고, 셀 게이트 라인들(CGL)은 금속성 도전 물질을 포함하거나 폴리 실리콘과 같은 비금속성 도전 물질을 포함할 수도 있다.
복수의 필라들(P) 상에는 드레인들(DR)이 각각 배치될 수 있다. 예를 들어, 드레인들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제3 방향으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL4)이 배치될 수 있다.
도 4는 본 개시의 예시적 실시예에 따라 도 2의 메모리 블록들(BLK1 내지 BLKi) 중 하나인 메모리 블록(BLK1)의 등가 회로를 나타내는 회로도이다. 집적 회로의 배선도에서 메모리 블록(BLK1)은 도 4에 도시된 회로도와 같이 정의될 수 있다.
도 4를 참조하면, 메모리 블록(BLK1)은 수직 구조의 낸드(NAND) 플래쉬(flash) 메모리일 수 있고, 도 2에 도시된 각 메모리 블록들(BLK1 내지 BLKi)은 도 4에 도시된 바와 같이 표현될 수 있다. 도 4에 도시된 스트링은 스트링 선택 트랜지스터(SST), 8개의 메모리 셀 트랜지스터들(MC1 내지 MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있으나 이에 제한되는 것은 아니다.
도 4를 참조하면, 메모리 블록(BLK1)은 복수의 스트링들(예컨대, NS12, NS14, NS34 등)을 포함할 수 있고, 복수의 비트 라인들(BL1 내지 BL3), 복수의 스트링 선택 라인들(SSL1 내지 SSL3), 복수의 워드 라인들(WL1 내지 WL8), 접지 선택 라인(GSL) 및 공통 소스 라인(CSL)이 배열될 수 있다. 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 접지 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
비트 라인들(BL1 내지 BL3) 각각과 공통 소스 라인(CSL) 사이에 3개의 스트링들이 각각 제공될 수 있다. 예를 들면, 스트링(NS11)은 공통 소스 라인(CSL) 및 비트 라인들(BL1) 사이에 직렬로 연결된 접지 선택 트랜지스터(GST), 복수의 메모리 셀 트랜지스터들(MC1 내지 MC8) 및 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)는 보조(auxiliary) 셀 트랜지스터로서 지칭될 수 있고, 스트링은 낸드 스트링으로 지칭될 수도 있다.
하나의 비트 라인에 공통으로 연결된 스트링들은 하나의 칼럼을 구성할 수 있다. 예를 들면, 제1 비트 라인(BL1)에 공통으로 연결된 3개의 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 3개의 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되고, 제3 비트 라인(BL3)에 공통으로 연결된 3개의 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 스트링들은 하나의 로우를 구성할 수 있다. 예를 들면, 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되고, 스트링 선택 라인(SSL3)에 연결된 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
복수의 메모리 셀 트랜지스터들(MC1 내지 MC8)은 대응하는 워드 라인들(WL1 내지 WL8)에 각각 연결될 수 있다. 구체적으로, 복수의 메모리 셀 트랜지스터들(MC1 내지 MC8)의 게이트들은 각각 대응하는 워드 라인들(WL1 내지 WL8)에 연결될 수 있다. 또한, 도 4에 도시된 바와 같이, 동일한 레벨(기판으로부터의 높이)에 배치되는 메모리 셀 트랜지스터들은 동일한 워드 라인에 연결될 수 있다. 이에 따라, 동일한 레벨의 메모리 셀 트랜지터들의 게이트들은 동일한 전위를 가지도록 구성될 수 있다.
스트링들 각각에 포함된 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인들(SSL1 내지 SSL3)에 각각 연결될 수 있고, 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)에 연결될 수 있다. 또한, 스트링 선택 트랜지스터들(SST) 각각의 드레인은 대응하는 비트 라인(BL)에 연결될 수 있고, 접지 선택 트랜지스터들(GST) 각각의 소스는 공통 소스 라인(CSL)에 연결될 수 있다.
상이한 스트링들에 포함되는 스트링 선택 트랜지스터들은 서로 독립적으로 제어되도록 구성될 수 있다. 즉, 스트링 선택 트랜지스터들의 게이트들에 연결된 3개의 스트링 선택 라인들(SSL1 내지 SSL3)은 서로 절연될 수 있고, 각각 독립적으로 신호를 수신할 수 있다. 이와 같이, 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 중 하나의 스트링 선택 라인에 공통으로 연결된 복수의 스트링들 또는 그러한 스트링들에 포함된 셀 트랜지스터들은 플레인(plane)으로서 지칭될 수 있다. 예를 들면, 도 4에서 스트링 선택 라인(SSL1)에 공통으로 연결된 스트링들(NS11, NS12, NS13)은 동일한 플레인에 포함된 것으로 지칭될 수 있다.
복수의 스트링 선택 라인들(SSL1 내지 SSL3) 중 하나를 선택하고, 복수의 워드 라인들(WL1 내지 WL8) 중 하나를 선택함으로써 엑세스할 메모리 셀 트랜지스터를 선택할 수 있다. 예를 들면, 스트링 선택 라인(SSL1)에 선택 전압(V_ON)이 인가되고, 제3 워드 라인(WL3)에 독출 전압이 인가되면, 제1 로우의 스트링들에 포함되고 제3 워드 라인(WL3)에 연결된 메모리 셀 트랜지스터들이 엑세스될 수 있다.
도 4에 도시된 예시에서, 스트링은 보조 셀 트랜지스터로서 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)를 포함하고 있지만, 본 개시의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들면, 스트링은 복수의 메모리 셀 트랜지스터들(MC1 내지 MC8) 및 접지 선택 트랜지스터(GST) 사이에, 또는 복수의 메모리 셀 트랜지스터들(MC1 내지 MC8) 및 스트링 선택 트랜지스터(SST) 사이에 메모리 셀 트랜지스터들(MC1 내지 MC8)을 보호하기 위한 적어도 하나의 더미 셀 트랜지스터를 더 포함할 수 있다.
이하에서, 집적 회로는 도 2 내지 도 4를 참조하여 전술된 바와 같이 수직 구조의 낸드 플래쉬 메모리인 것으로 설명되나, 본 개시의 기술적 사상은 이에 제한되지 아니한다. 즉, 본 개시의 예시적 실시예들은 기판 상에 수직으로 적층된 복수의 메모리 셀들을 포함하는 다양한 집적 회로의 레이아웃 검증에 적용될 수 있다.
도 5은 본 개시의 예시적 실시예에 따라 집적 회로의 스트링이 스트링 심볼의 인스턴스로서 정의되는 집적 회로의 배선도를 사용하는 실시예를 도시하는 도면이다. 도 5을 참조하면, LVS 검증 툴(50a)은 집적 회로의 배선도 데이터(10a) 및 레이아웃 데이터(20a)를 수신할 수 있고, LVS 규칙 파일(30a)을 참조함으로써 LVS 결과 데이터(70a)를 생성할 수 있다.
도 1을 참조하여 전술된 바와 같이, 집적 회로의 레이아웃은 기판 상에 수직으로 적층된 복수의 메모리 셀들을 포함하는 스트링 단위로 검증될 수 있다. 예를 들면, 도 5에 도시된 바와 같이, 집적 회로의 배선도 데이터(10a)에서 집적 회로는 스트링 심볼의 복수의 인스턴스들을 포함하는 것으로서 정의될 수 있다. 또한, 집적 회로의 배선도 데이터(10a)는 인스턴스들 사이 연결관계를 정의할 수 있다. 도 5에 도시된 바와 같이, 집적 회로의 레이아웃 데이터(20a)는 반도체 제조 공정을 통해서 제조된 집적 회로의 구조를 정의하기 위한 토폴로지컬 데이터를 포함할 수 있다.
LVS 규칙 파일(30a)은 집적 회로의 배선도 데이터(10a)에서 사용된 스트링 심볼에 대응하는, 집적 회로의 레이아웃 데이터(20a)에서의 스트링 소자를 정의할 수 있다. 도 8을 참조하여 후술되는 바와 같이, 스트링 소자는 스트링 심볼에 포함된 포트들에 대응하는 전도성 레이어들, 즉 포트 레이어들을 포함하도록 정의될 수 있다.
LVS 검증 툴(50a)은 LVS 규칙 파일(30a)을 참조하여 집적 회로의 레이아웃 데이터(20a)로부터 소자를 인식 및 추출하고, 인식된 소자들 사이 연결관계를 추출할 수 있다. LVS 검증 툴(50a)은 집적 회로의 레이아웃 데이터(20a)로부터 추출된 정보에 기초하여 레이아웃 네트리스트를 생성할 수 있다. 또한, LVS 검증 툴(50a)은 집적 회로의 배선도 데이터(10a)를 컴파일함으로써 소스 네트리스트를 생성할 수 있다. LVS 검증 툴(50a)은 레이아웃 네트리스트 및 소스 네트리스트를 비교함으로써 LVS 결과 데이터(70a)를 생성할 수 있다.
도 6은 본 개시의 예시적 실시예에 따라 도 5의 배선도 데이터(10a)에서 사용된 스트링 심볼의 예시를 나타내는 도면이다. 도 7은 본 개시의 예시적 실시예에 따라 도 6의 스트링 심볼을 사용하여 나타낸 메모리 블록(BLK1a)의 회로도를 나타낸다. 도 5을 참조하여 전술된 바와 같이, 집적 회로의 배선도 데이터(10a)에서 스트링들은 스트링 심볼의 인스턴스들로서 정의될 수 있다.
도 6의 좌측을 참조하면, 스트링(NS)은 직렬 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀 트랜지스터들(MC1 내지 MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 선택 신호 또는 비선택 신호를 수신하기 위하여, 스트링 선택 트랜지스터(SST), 복수의 메모리 셀 트랜지스터들(MC1 내지 MC8) 및 접지 선택 트랜지스터(GST)의 게이트들은 스트링 선택 라인(SSL), 복수의 워드 라인들(WL1 내지 WL8) 및 접지 선택 라인(GSL)에 각각 연결될 수 있다. 또한, 스트링 선택 트랜지스터(SST)의 드레인은 비트 라인(BL)에 연결될 수 있고, 접지 선택 트랜지스터(GST)의 소스는 공통 소스 라인(CSL)에 연결될 수 있다.
도 6의 우측을 참조하면, 스트링(NS)에 대응하는 스트링 심볼(NS_SYM)이 정의될 수 있다. 스트링 심볼(NS_SYM)은 복수의 포트들을 포함할 수 있고, 복수의 포트들은 스트링(NS)에 입력되거나 스트링(NS)로부터 출력되는 신호가 통과하는 경로들에 대응할 수 있다. 예를 들면, 스트링 심볼(NS_SYM)은 입력 포트들로서, 스트링 선택 라인(SSL)이 연결되는 포트(P_SSL), 복수의 워드 라인들(WL1 내지 WL8)이 각각 연결되는 포트들(P_WL1 내지 P_WL8) 및 접지 선택 라인(GSL)이 연결되는 포트(P_GSL)를 포함할 수 있다. 또한, 스트링 심볼(NS_SYM)은 입출력 포트들로서, 비트 라인(BL)이 연결되는 포트(P_BL) 및 공통 소스 라인(CSL)이 연결되는 포트(P_CSL)를 더 포함할 수 있다.
도 7을 참조하면, 메모리 블록(BLK1a)은 스트링 심볼(NS_SYM)의 복수의 인스턴스들(SS11 내지 SS13, SS21 내지 SS23, SS31 내지 SS33)로서 구성될 수 있다. 이에 따라, 도 4와 비교할 때 연결 관계, 즉 비트 라인들(BL1 내지 BL3), 스트링 선택 라인들(SSL1 내지 SSL3), 워드 라인들(WL1 내지 WL8), 접지 선택 라인(GSL) 및 공통 소스 라인(CSL)은 복수의 인스턴스들(SS11 내지 SS13, SS21 내지 SS23, SS31 내지 SS33)의 포트들을 연결하고, 스트링에 포함된 트랜지스터들(SST, MC1 내지 MC8, GST)은 가려질 수 있다.
도 8는 본 개시의 예시적 실시예에 따라 도 5의 LVS 규칙 파일(30a)의 일 예(30a_1)를 나타내는 도면이다. 도 5을 참조하여 전술된 바와 같이, LVS 규칙 파일(30a)은 집적 회로의 배선도 데이터(10a)에서 사용된 스트링 심볼에 대응하는, 집적 회로의 레이아웃 데이터(20a)에서의 스트링 소자를 정의할 수 있다. 도 8에서 사용된 레이어들의 명칭들은 도 3a 및 도 3b에서 사용된 것들과 동일하며, 도 8은 도 3a 및 도 3b를 참조하여 설명될 것이다.
도 8를 참조하면, LVS 규칙 파일(30a_1)은 레이어 구축 부분(SEC1) 및 소자 정의 부분(SEC2)을 포함할 수 있다. 레이어 구축 부분(SEC1)은 소자 정의 부분(SEC2)에서 소자를 정의하는데 사용되는 레이어, 즉 파생 레이어(derived layer)를 정의할 수 있고, 소자에 포함되는 레이어들을 정의할 수 있다. 예를 들면, 도 8에 도시된 바와 같이, 스트링 소자(STR)에서 스트링 선택 라인(SSL)에 연결되는 포트 레이어(SSLT)는 “SSLT = (NOT SSL P) NOT WL_CUT”로서 정의될 수 있다. 또한, 스트링 소자(STR)는 복수의 전도성 레이어들(P, SSL, WL8 내지 WL1, GSL, CSL)을 포함하는 것으로 정의될 수 있다.
소자 정의 부분(SEC2)은 집적 회로의 배선도 데이터(10a)에서 사용된 스트링 심볼(NS_SYM) 및 집적 회로의 레이아웃(20a)으로부터 추출될 소자 사이의 대응관계를 정의할 수 있다. 예를 들면, 도 8에 도시된 바와 같이, 스트링 소자(STR)는 스트링 심볼(NS_SYM)에 대응하고, 스트링 소자(STR)의 포트 레이어들(P, SSLT, WL8 내지 WL1, GSL, CSL)은 스트링 심볼(NS_SYM)의 포트들(P_BL, P_SSL, P_WL8 내지 P_WL1, P_GSL, P_CSL)에 대응하는 것으로서 정의될 수 있다. LVS 검증 툴(50a)은 도 8에 도시된 바와 같은 LVS 룰 파일(30a_1)을 해석함으로써 집적 회로의 레이아웃 데이터(20a)에서 소자를 인식 및 추출할 수 있다.
본 개시의 예시적 실시예에 따라, 스트링 심볼(NS_SYM) 및 스트링 소자(STR)는 스트링의 기판에 평행한 단면의 치수를 속성으로서 가질 수 있다. 도 3a를 참조하면, 스트링의 둘레(perimeter)는 필라와 워드 라인이 형성하는 채널의 폭에 대응할 수 있다. 따라서, 스트링 심볼(NS_SYM)은 설계자에 의해서 제공된 필라의 둘레를 속성으로서 가질 수 있고, 스트링 소자(STR) 역시 도 8에서 “[0]”으로 표현된 바와 같이 필라의 둘레를 속성으로 가질 수 있다. LVS 검증 툴(50a)은 집적 회로의 레이아웃 데이터(20a)로부터 스트링 소자(STR)를 인식 및 추출한 후, 스트링 소자(STR)의 속성으로서 필라의 둘레를 계산할 수 있고, 대응하는 스트링 심볼(NS_SYM)의 인스턴스의 속성과 값이 일치하는지 판단할 수 있다.
도 9a는 본 개시의 예시적 실시예에 따라 도 2의 메모리 블록들(BLK1 내지 BLKi) 중 하나인 메모리 블록(BLKy)의 일부를 보여주는 평면도이고, 도 9b는 도 9a의 평면도에서 선 XX’을 따라서 자른 단면도의 일부를 나타낸다. 도 3a 및 도 3b에 도시된 메모리 블록(BLKx)의 구조와 비교할 때, 도 9a 및 도 9b에 도시된 메모리 블록(BLKy)에서 하나의 스트링 선택 라인에 연결된 스트링들은 4개의 로우(row)들로서 배열될 수 있다.
도 9a를 참조하면, 제1 방향으로 연장되는 스트링 선택 라인들(SSL1, SSL2) 각각에 대하여 스트링들은 4개의 로우들로서 배열될 수 있다. 이에 따라, 하나의 스트링 선택 라인과 연결되는 스트링들은 워드 라인 컷(WL_CUL)에 인접하게 배치되는 외곽 스트링들 및 워드 라인 컷(WL_CUT)으로부터 멀리 배치되는 내곽 스트링들로서 구성될 수 있다. 예를 들면, 도 9a에 도시된 바와 같이, 제1 스트링 선택 라인(SSL1)에 연결된 복수의 필라들(P)은 워드 라인 컷(WL_CUL)에 인접하게 배치되는 외곽 필라들 및 워드 라인 컷(WL_CUT)으로부터 멀리 배치되는 내곽 필라들로서 구성될 수 있다.
반도체 제조 공정에 기인하여, 메모리 블록(BLKy)에 포함되는 외곽 스트링들 및 내곽 스트링들은 상이한 특성을 가질 수 있다. 예를 들면, 도 9b에 도시된 바와 같이, 외곽 스트링들(또는 외곽 필라들)에 접촉하는 워드 라인들(WL)의 두께(A2)(제2 방향으로의 길이)는 내곽 스트링들(또는 내곽 필라들)에 접촉하는 워드 라인들(WL)의 두께(A1) 보다 클 수 있다. 메모리 블록(BLKy)을 제조하는 과정에서, 워드 라인들(WL)은 워드 라인 컷(WL_CUT)을 통해서 식각된(etched) 영역에 전도성 물질(예컨대, 폴리 실리콘 또는 금속)을 채움으로써 형성될 수 있다. 워드 라인 컷(WL_CUT)에 의해서 식각된 영역은, 내곽 스트링들보다 워드 라인 컷(WL_CUT)에 인접한 외곽 스트링들에서 더 클 수 있고, 이에 따라 워드 라인들(WL)의 두께는 상이할 수 있다. 또한, 외곽 스트링들 및 내곽 스트링들의 식각 정도가 서로 상이함에 기인하여, 필라(P)의 표면에서 블로킹 옥사이드(blocking oxide)의 두께가 상이할 수 있다. 예를 들면, 도 9b에 도시된 바와 같이, B2 지점에서 외곽 필라들의 블로킹 옥사이드의 두께는 B1 지점에서 내곽 필라들의 블로킹 옥사이드의 두께보다 작을 수 있다.
도 10은 본 개시의 예시적 실시예에 따라 도 5의 LVS 규칙파일(30a)의 일 예(30a_2)를 나타내는 도면이다. 도 9a 및 도 9b를 참조하여 전술된 바와 같이, 집적 회로의 레이아웃에서 배치되는 위치에 따라 상이한 특성을 가지는 스트링을 검증하기 위하여, LVS 규칙 파일에서 스트링이 배치되는 위치에 따라 상이한 소자들로서 정의할 수 있다. 이하에서, 도 10은 도 9a 및 도 9b를 참조하여 설명될 것이다.
도 10을 참조하면, 내곽 스트링(STR_INNER) 및 외곽 스트링(STR_OUTER)이 정의될 수 있다. 내곽 스트링(STR_INNER)은 워드 라인 컷(WL_CUT)으로부터 상대적으로 멀리 배치된 스트링에 대응할 수 있고, 외곽 스트링(STR_OUTER)은 워드 라인 컷(WL_CUT)으로부터 상대적으로 가깝게 배치된 스트링에 대응할 수 있다.
본 개시의 예시적 실시예에 따라, 내곽 스트링(STR_INNER) 및 외곽 스트링(STR_OUTER)은 집적 회로의 레이아웃 데이터에 포함된 가상(virtual) 레이어를 사용하여 정의될 수 있다. 예를 들면, 집적 회로의 레이아웃 데이터는 도 9a에 도시된 가상 레이어인 “IN_BOUND”를 포함할 수 있고, 이에 따라 도 10에 도시된 바와 같이, 내곽 스트링(STR_INNER)는 “STR AND IN_BOUND”로서 정의될 수 있고, 외곽 스트링(STR_OUTER)는 “STR AND NOT IN_BOUND”로서 정의될 수 있다.
도 11은 본 개시의 예시적 실시예에 따라 수직으로 적층된 메모리 셀들이 상이한 심볼들의 인스턴스들로서 정의되는 집적 회로의 배선도를 사용하는 실시예를 도시하는 도면이다. 도 11을 참조하면, LVS 검증 툴(50b)은 집적 회로의 배선도 데이터(10b) 및 레이아웃 데이터(20b)를 수신할 수 있고, LVS 규칙 파일(30b)을 참조함으로써 LVS 결과 데이터(70b)를 생성할 수 있다.
도 1을 참조하여 전술된 바와 같이, 집적 회로의 레이아웃은 기판 상에 수직으로 적층된 복수의 메모리 셀들을 상이한 심볼들의 인스턴스들로서 정의함으로써 검증될 수 있다. 예를 들면, 도 11에 도시된 바와 같이, 집적 회로의 배선도 데이터(10b)에서 집적 회로의 스트링은 상이한 셀 심볼들의 인스턴스들을 포함하는 것으로서 정의될 수 있다. 즉, 도 11에 도시된 바와 같이, 하나의 스트링은 6개의 상이한 심볼들의 6개의 인스턴스들을 포함하는 것으로서 정의될 수 있다. 도 11에 도시된 바와 같이, 집적 회로의 레이아웃 데이터(20b)는 반도체 제조 공정을 통해서 제조된 집적 회로의 구조를 정의하기 위한 토폴로지컬 데이터를 포함할 수 있다.
LVS 규칙 파일(30b)은 집적 회로의 배선도 데이터(10b)에서 사용된 셀 심볼들에 대응하는, 집적 회로의 레이아웃 데이터(20b)에서의 셀 소자를 정의할 수 있다. 즉, 도 8에 도시된 바와 같이, LVS 규칙 파일(30b)은 6개의 셀 심볼들에 대응하는 6개의 셀 소자들을 정의할 수 있다.
도 5를 참조하여 전술된 바와 유사하게, LVS 검증 툴(50b)은 LVS 규칙 파일(30b)을 참조하여 집적 회로의 레이아웃 데이터(20b)로부터 소자를 인식 및 추출하고, 인식된 소자들 사이 연결관계를 추출할 수 있다. LVS 검증 툴(50b)은 집적 회로의 레이아웃 데이터(20b)로부터 추출된 정보에 기초하여 레이아웃 네트리스트를 생성할 수 있다. 또한, LVS 검증 툴(50b)은 집적 회로의 배선도 데이터(10b)를 컴파일함으로써 소스 네트리스트를 생성할 수 있다. LVS 검증 툴(50b)은 레이아웃 네트리스트 및 소스 네트리스트를 비교함으로써 LVS 결과 데이터(70b)를 생성할 수 있다.
도 12는 본 개시의 예시적 실시예에 따라 도 11의 LVS 규칙 파일(30b)의 일 예(30b_1)를 나타내는 도면이다. 도 11을 참조하여 전술된 바와 같이, LVS 규칙 파일(30b)은 집적 회로의 배선도 데이터(10b)에서 사용된 셀 심볼들에 대응하는, 집적 회로의 레이아웃 데이터(20b)에서의 셀 소자들을 정의할 수 있다. 도 12에서 사용된 레이어들의 명칭들은 도 3a 및 도 3b에서 사용된 것들과 동일하며, 도 12는 도 3a 및 도 3b를 참조하여 설명될 것이다.
도 12를 참조하면, LVS 규칙 파일(30b_1)은 배치되는 레벨에 따라 복수의 상이한 소자들을 정의할 수 있다. 예를 들면, 도 12에 도시된 바와 같이, 스트링 선택 트랜지스터(SST)에서, 게이트의 포트 레이어가 “SSL”이고, 소스의 포트 레이어가 “P*WL8*SSL”이고, 드레인의 포트 레이어가 “P”로서 각각 정의될 수 있다.
본 개시의 예시적 실시예에 따라, 도 6에 도시된 바와 같이 하나의 스트링에서 복수의 트랜지스터들이 직렬 연결된 구조에서, 트랜지스터의 소스 및 드레인의 포트 레이어들은 인접한 트랜지스터의 게이트에 대응하는 포트 레이어를 사용하여 정의될 수 있다. 이에 따라, 집적 회로의 평면도 상에서 중첩된 트랜지스터들은 정상적으로 검증될 수 있다. 예를 들면, 도 12에 도시된 바와 같이, 제8 워드 라인(WL8)에 게이트가 연결되는 제8 메모리 셀 트랜지스터(MC8)에서, 소스의 포트 레이어는 “P*WL8*WL7”로서 정의됨으로써 제8 메모리 셀 트랜지스터(MC8)보다 하위에 배치되는 제7 메모리 셀 트랜지스터(MC7)의 게이트의 포트 레이어 “WL7”를 사용하여 정의될 수 있다. 또한, 제8 메모리 셀 트랜지스터(MC8)에서, 드레인의 포트 레이어는 “P*WL8*SSL”로서 정의됨으로써 제8 메모리 셀 트랜지스터(MC8)보다 상위에 배치되는 스트링 선택 트랜지스터(SST)의 게이트의 포트 레이어 “SSL”를 사용하여 정의될 수 있다.
본 개시의 예시적 실시예에 따라, 셀 심볼들 및 셀 소자들은 기판에 평행한 단면의 치수를 속성으로서 가질 수 있다. 도 8을 참조하여 전술된 바와 같이, 메모리 셀을 관통하는 필라와 워드 라인이 형성하는 채널의 폭은 필라의 둘레와 연관될 수 있으므로, 셀 심볼들은 설계자에 의해서 제공된 필라의 둘레를 속성으로서 각각 가질 수 있고, 셀 소자들 역시 도 12에서 “[0]”으로 표현된 바와 같이 필라의 둘레를 속성으로서 각각 가질 수 있다. LVS 검증 툴(50b)은 집적 회로의 레이아웃 데이터(20b)로부터 셀 소자를 인식 및 추출한 후, 셀 소자의 속성으로서 필라의 둘레를 계산할 수 있고, 대응하는 셀 심볼의 인스턴스의 속성과 값이 일치하는지 판단할 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 수직형 메모리 셀들을 포함하는 집적 회로(200)의 구조를 나타내는 도면이다. 전술된 바와 같이, 본 개시의 예시적 실시예들은 도 3b등에 도시된 수직 구조 낸드 플래시 메모리뿐만 아니라, 다양한 수직형 메모리 셀들을 포함하는 집적 회로에 적용될 수 있다.
도 13을 참조하면, 집적 회로(200)는 자성체의 극성 변화에 따른 저항 변화를 이용하는 반도체 메모리 장치, 예를 들면 MRAM(Magnetic RAM)일 수 있다. 메모리 셀은 MTJ(Magnetic Tunnel Junction) 소자들(MTJ1, MTJ2)을 포함할 수 있고, 비트 라인(BL_T 또는 BL_B) 및 워드 라인(WL)에 연결될 수 있다. MTJ 소자(MTJ1, MTJ2)는 MTJ를 구성하는 물질의 자화 방향에 따라 저항값이 변경될 수 있고, 비트 라인(예컨대, BL_T 또는 WL)의 전압 차이에 의해서 자화 방향이 결정될 수 있다.
도 13에 도시된 바와 같이, MTJ들(MTJ1, MTJ2)이 기판에 수직한 방향(제2 방향)으로 적층될 수 있고, 수직으로 적층된 MTJ들(MTJ1, MTJ2)은 하나의 스트링(MS)을 구성할 수 있다. 본 개시의 예시적 실시예에 따라, 집적 회로(200)의 배선도 데이터에서 집적 회로(200)의 스트링(MS)들을 스트링 심볼의 인스턴스들로서 정의될 수 있고, 스트링 단위로 LVS 검증이 수행될 수 있다. 다른 한편으로, 본 개시의 예시적 실시예에 따라, 집적 회로(200)의 배선도 데이터에서 수직으로 적층된 MTJ들(MTJ1, MTJ2)은 상이한 셀 심볼들의 인스턴스들로서 정의될 수 있고, 상이한 레벨에 배치되는 MTJ들(MTJ1, MTJ2)은 상이한 셀 소자들과 각각 비교됨으로써 LVS 검증이 수행될 수 있다.
도 14a는 본 개시의 예시적 실시예에 따라 도 5의 배선도 데이터(10a)를 생성하는 방법을 나타내는 순서도이고, 도 14b는 본 개시의 예시적 실시예에 따라 도 5의 LVS 규칙 파일(30a)을 생성하는 방법을 나타내는 순서도이다. 도 5를 참조하여 전술된 바와 같이, 도 5의 예시에서 LVS 검증은 스트링 단위로 수행될 수 있다.
도 14a를 참조하면, 단계 S12a에서 스트링에 대응하는 스트링 심벌을 정의하는 동작이 수행될 수 있다. 예를 들면, 도 6을 참조하여 전술된 바와 같이, 스트링 심벌은 수직으로 적층되는 메모리 셀 및 보조 셀을 포함할 수 있고, 메모리 셀 및 보조 셀에 입출력되는 신호들이 통과하는 포트들을 포함할 수 있다. 스트링 심벌은 집적 회로의 배선도 데이터에서 정의될 수도 있고, 집적 회로의 배선도 데이터가 참조하는 심볼 라이브러리에 정의될 수도 있다.
단계 S14a에서 복수의 스트링들 각각을 스트링 심볼의 인스턴스로서 정의하는 동작이 수행될 수 있다. 집적 회로에 포함된 스트링들 각각은 단계 S12a에서 정의된 스트링 심볼을 사용하여 정의될 수 있고, 집적 회로의 배선도 데이터에서 스트링 심볼의 인스턴스로서 정의될 수 있다. 그 다음에, 단계 S16a에서, 인스턴스들의 포트들을 연결하는 동작이 수행될 수 있다.
도 14b를 참조하면, 단계 S32a에서 스트링에 입출력되는 신호가 통과하는 전도성 레이어들을 포트 레이어들로서 정의하는 동작이 수행될 수 있다. 포트 레이어는 스트링 심볼의 포트에 대응하는 레이어로서, 집적 회로의 레이아웃 데이터에서 이미 정의된 레이어일 수도 있고, 하나 이상의 정의된 레이어로부터 다시 정의된 파생 레이어일 수도 있다. 단계 S34a에서 포트 레이어들 및 스트링 심볼의 포트들을 대응시킴으로써 스트링 소자를 정의하는 동작이 수행될 수 있다. 예를 들면, 도 8에 도시된 바와 같이 포트 레이어들에 스트링 심볼의 포트들의 명칭을 대응시킴으로써 LVS 규칙 파일에서 스트링 소자가 정의될 수 있다.
본 개시의 예시적 실시예에 따라, 도 14b의 단계들(S32a, S34a)은 도 1의 단계 S30의 일부로서 수행될 수 있다. 즉, 도 1의 단계 S30은 도 14b의 단계들(S32a, S34a)을 포함할 수 있다.
도 15a는 본 개시의 예시적 실시예에 따라 도 11의 배선도 데이터(10b)를 생성하는 방법을 나타내는 순서도이고, 도 15b는 본 개시의 예시적 실시예에 따라 도 11의 LVS 규칙 파일(30b)을 생성하는 방법을 나타내는 순서도이다. 도 11를 참조하여 전술된 바와 같이, 도 1의 예시에서 LVS 검증은 배치되는 레벨에 따라 상이한 복수의 셀 심볼들 및 셀 소자들을 사용하여 수행될 수 있다.
도 15a를 참조하면, 단계 S12b에서 상이한 레벨들에 배치되는 N개의 메모리 셀들에 대응하는 N개의 셀 심볼들을 정의하는 동작이 수행될 수 있다. 셀 심볼들은 집적 회로의 배선도 데이터에서 정의될 수도 있고, 집적 회로의 배선도 데이터가 참조하는 심볼 라이브러리에 정의될 수도 있다.
단계 S14b에서 스트링들에 포함된 메모리 셀들을 N개의 셀 심볼들 중 대응하는 레벨의 셀 심볼의 인스턴스로서 정의하는 동작이 수행될 수 있다. 예를 들면, 도 11을 참조하여 전술된 바와 같이, 하나의 스트링은 상이한 셀 심볼들의 인스턴스들을 포함하는 것으로 정의될 수 있고, 동일한 레벨에 배치되는 메모리 셀 또는 보조 셀은 동일한 셀 심볼의 인스턴스들일 수 있다. 그 다음에, 단계 S16b에서 인스턴스들의 포트들을 연결하는 동작이 수행될 수 있다.
도 15b를 참조하면, 단계 S32b에서 상이한 레벨들에 배치되는 N개의 메모리 셀들 각각에 입출력되는 신호들이 통과하는 전도성 레이어들을 포트 레이어들로서 정의하는 동작이 수행될 수 있다. 포트 레이어는 셀 심볼의 포트에 대응하는 레이어로서, 집적 회로의 레이아웃 데이터에서 이미 정의된 레이어일 수도 있고, 하나 이상의 정의된 레이어로부터 다시 정의된 파생 레이어일 수도 있다. 단계 S34b에서 포트 레이어들 및 N개의 셀 심볼의 포트들을 대응시킴으로써 N개의 셀 소자들을 정의하는 동작이 수행될 수 있다. 예를 들면, 도 12에 도시된 바와 같이 셀 소자의 포트 레이어들에 대응하는 셀 심볼의 포트들의 명칭을 대응시킴으로써 LVS 규칙 파일에서 N개의 셀 소자들이 정의될 수 있다.
본 개시의 예시적 실시예에 따라, 도 15b의 단계들(S32b, S34b)은 도 1의 단계 S30의 일부로서 수행될 수 있다. 즉, 도 1의 단계 S30은 도 15b의 단계들(S32b, S34b)을 포함할 수 있다.
도 16은 본 개시의 예시적 실시예에 따른 컴퓨터로 읽을 수 있는 저장 매체(300)를 도시하는 블록도이다. 도 16을 참조하면, 컴퓨터로 읽을 수 있는 저장 매체(300)는 집적 회로의 배선도 데이터(310), 집적 회로의 레이아웃 데이터(320), LVS 규칙 파일(330), LVS 검증기(350) 및 LVS 결과 데이터(370)를 포함할 수 있다.
컴퓨터로 읽을 수 있는 저장 매체(300)는 컴퓨터에 명령어들 및/또는 데이터를 제공하는데 사용되는 동안 컴퓨터에 의해 읽혀질 수 있는 임의의 저장 매체를 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체(300)는 디스크, 테이프, CD-ROM, DVD-ROM, CD-R, CD-RW, DVD-R, DVD-RW 등과 같은 자기 또는 광학 매체, RAM, ROM, 플래시 메모리 등과 같은 휘발성 또는 비휘발성 메모리, USB 인터페이스를 통해서 엑세스 가능한 비휘발성 메모리, 그리고 MEMS(microelectromechanical systems) 등을 포함할 수 있다. 컴퓨터로 읽을 수 있는 저장 매체는 컴퓨터에 삽입 가능하거나, 컴퓨터 내에 집적되거나, 네트워크 및/또는 무선 링크와 같은 통신 매개체를 통해서 컴퓨터와 결합될 수 있다.
집적 회로의 배선도 데이터(310)는 수직형 메모리 셀들을 포함하는 집적 회로를 정의하는 데이터일 수 있다. 예를 들면, 집적 회로의 배선도 데이터(310)는, 도 5에 도시된 바와 같이 복수의 스트링들이 스트링 심볼의 인스턴스들로서 정의된 데이터일 수도 있고, 도 11에 도시된 바와 같이 상이한 레벨들에 배치되는 메모리 셀들 및 보조 셀이 상이한 셀 심볼들의 인스턴스들로서 정의된 데이터일 수도 있다.
집적 회로의 레이아웃 데이터(320)는 반도체 제도 공정을 통해서 제조되는 집적 회로의 구조를 정의하기 위한 토폴로지컬 데이터를 포함할 수 있다. 예를 들면, 집적 회로의 레이아웃 데이터(320)는 집적 회로에 포함된 복수의 레이어들에 관한 토폴로지컬 데이터를 포함할 수 있다.
LVS 규칙 파일(330)은 LVS 검증기(350)가 LVS 검증을 수행할 때 참조하는 것으로서, 집적 회로의 레이아웃 데이터(320)에서 소자를 인식하고 추출하기 위하여 소자를 정의할 수. 예를 들면, LVS 규칙 파일(330)은, 도 5에 도시된 바와 같이, 스트링 심볼에 대응하는 스트링 소자를 정의할 수도 있고, 도 11에 도시된 바와 같이 상이한 레벨들에 배치되는 메모리 셀들에 각각 대응하는 복수의 셀 소자들을 정의할 수도 있다.
LVS 검증기(350)는 LVS 규칙 파일(330)에 기초하여 집적 회로의 배선도 데이터(310) 및 집적 회로의 레이아웃 데이터(320)를 비교함으로써 LVS 결과 데이터(370)를 생성할 수 있다. LVS 검증기(350)는 LVS 검증을 수행하기 위한 복수의 명령어들을 포함할 수 있고, 컴퓨팅 시스템 또는 컴퓨팅 시스템에 포함된 프로세서는 LVS 검증기(350)에 포함된 복수의 명령어들을 실행함으로써 LVS 검증을 수행할 수 있다.
도 17은 본 개시의 예시적 실시예에 따른 컴퓨팅 시스템(400)을 도시하는 블록도이다. 도 17에 도시된 바와 같이, 컴퓨팅 시스템(400)은 프로세서(410), 메모리 서브시스템(420), 네트워크 인터페이스(430), 사용자 인터페이스(440) 및 저장 장치(450)를 포함할 수 있고, 각각의 구성요소들은 버스(460)를 통해서 서로 통신할 수 있다.
프로세서(410)는 이상에서 설명된 본 개시의 예시적 실시예들에 따른 방법들 중 적어도 하나를 수행하는 명령어들을 실행하도록 구성될 수 있다. 예를 들면, 프로세서(410)는 LVS 검증 파일을 참조하여 집적 회로의 배선도 데이터 및 레이아웃 데이터를 비교하는 LVS 검증을 수행할 수 있다. 또한, 프로세서(410)는 수직형 메모리 셀들을 검증하기 위한 집적 회로의 배선도 데이터 및/또는 LVS 규칙 파일을 생성할 수도 있다. 즉, 본 개시의 순서도들에 포함된 단계들 중 일부 또는 전부는 프로세서(410)에 의해서 수행될 수 있다. 본 개시의 예시적 실시예에 따라, 프로세서(410)는 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있다. 또한, 컴퓨팅 시스템(400)은 하나 이상의 프로세서를 포함할 수도 있다.
메모리 서브시스템(420)은 휘발성 메모리(422) 및 비휘발성 메모리(424)를 포함할 수 있다. 휘발성 메모리(422) 및 비휘발성 메모리(424) 각각은 임의의 유형의 메모리 장치를 포함할 수 있다. 예를 들면, 휘발성 메모리(422)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등을 포함할 수 있다. 또한, 비휘발성 메모리(424)는 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 포함할 수 있다. 도시되지 아니하였으나 메모리 컨트롤러가 메모리 서브시스템(420)의 인터페이스를 위하여 컴퓨팅 시스템(400)에 포함될 수 있으며, 그리고/또는 프로세서(410)가 그 메모리 컨트롤러를 포함할 수 있다.
메모리 서브시스템(420)은 이상에서 설명된 집적 회로의 레이아웃을 검증하는 방법의 적어도 일부를 수행하는 명령어들 및/또는 프로세서(410)에 의해 처리되는 데이터, 예를 들면 집적 회로의 배선도 데이터 및 레이아웃 데이터, LVS 규칙 파일, LVS 결과 데이터 등을 저장할 수 있다. 또한, 비휘발성 메모리(424)는 프로세서(410)로 하여금 LVS 검증을 수행하기 위한 복수의 명령어들을 저장할 수 있고, 이에 따라 프로세서(410)는 본 개시의 예시적 실시예들에 따른 방법들을 수행할 수 있다.
네트워크 인터페이스(430)는 외부 네트워크에 대한 인터페이스를 제공할 수 있다. 예를 들면, 외부 네트워크는 다수의 상호연결된 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고. 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.
사용자 인터페이스(440)는 사용자에 대한 인터페이스를 제공할 수 있다. 사용자 인터페이스(440)는 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수도 있다. 예를 들면, 사용자는 사용자 인터페이스(440)를 통해서 LVS 결과 데이터를 확인할 수 있다.
저장 장치(450)는 컴퓨팅 시스템(400)으로부터 탈착가능한 저장 매체를 포함할 수 있다. 예를 들면, 저장 장치(450)는 도 16에 도시된 바와 같은 컴퓨터로 읽을 수 있는 저장 매체(300)를 포함할 수 있고, 컴퓨팅 시스템(400)이 동작할 때 저장 장치(450)에 저장된 데이터의 일부, 예컨대 집적 회로의 설계 데이터 등이 버스(460)를 통해서 메모리 서브시스템(420)에 전달될 수 있다. 또한, 프로세서(410)의 제어에 의해서 메모리 서브시스템(420)에 저장된 데이터, 예컨대 LVS 결과 데이터 등이 저장 장치(450)로 이동할 수 있고, 저장 장치(450)는 수신된 데이터를 저장할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Claims (20)
- 컴퓨팅 시스템에 의해서 수행되고, 기판 상에 수직으로 적층된 복수의 메모리 셀들을 각각 포함하는 복수의 스트링들을 포함하는 집적 회로의 레이아웃을 검증하는 방법으로서,
상기 복수의 스트링들이 복수의 포트들을 포함하는 스트링 심볼의 인스턴스들로서 각각 정의된, 상기 집적 회로의 배선도(schematic) 데이터를 수신하는 단계;
상기 집적 회로의 레이아웃 데이터를 수신하는 단계;
상기 복수의 포트들에 대응하는 복수의 포트 레이어들을 포함하는 상기 집적 회로의 레이아웃 상의 스트링 소자가 정의된 LVS(layout-versus-schematic) 규칙 파일(rule file)을 준비하는 단계; 및
상기 배선도 데이터, 레이아웃 데이터 및 LVS 규칙 파일에 기초하여 상기 스트링 심볼 및 상기 스트링 소자를 매칭시킴으로써, 상기 집적 회로의 LVS 검증을 수행하는 단계를 포함하는 집적 회로의 레이아웃을 검증하는 방법. - 제1항에 있어서,
상기 스트링 심볼의 복수의 포트들은 서로 상이한 이름들을 각각 가지는 것을 특징으로 하는 집적 회로의 레이아웃을 검증하는 방법. - 제1항에 있어서,
상기 스트링 소자의 복수의 포트 레이어들은 상기 집적 회로의 레이아웃의 워드 라인 또는 비트 라인에 대응하는 전도성 레이어를 포함하는 것을 특징으로 하는 집적 회로의 레이아웃을 검증하는 방법. - 제1항에 있어서,
상기 스트링은 상기 복수의 메모리 셀들에 정렬되어 상기 기판 상에 수직으로 적층된 적어도 하나의 보조 셀을 더 포함하고,
상기 스트링 소자의 복수의 포트 레이어들은, 상기 적어도 하나의 보조 셀의 제어 입력에 전기적으로 접속된 적어도 하나의 전도성 레이어를 포함하는 것을 특징으로 하는 집적 회로의 레이아웃을 검증하는 방법. - 제4항에 있어서,
상기 복수의 메모리 셀들 각각은 저장하는 데이터에 대응하는 문턱 전압을 가지는 메모리 셀 트랜지스터이고,
상기 스트링은, 공통 접지 라인에 연결된 접지 선택 트랜지스터, 적어도 하나의 더미 셀 트랜지스터 및 비트 라인에 연결된 스트링 선택 트랜지스터를 각각 보조 셀로서 포함하고,
하나의 스트링에서, 상기 접지 선택 트랜지스터, 적어도 하나의 더미 셀 트랜지스터, 복수의 메모리 셀 트랜지스터들 및 스트링 선택 트랜지스터는 직렬 연결된 것을 특징으로 하는 집적 회로의 레이아웃을 검증하는 방법. - 제5항에 있어서,
상기 복수의 포트들은,
상기 접지 선택 트랜지스터, 적어도 하나의 더미 셀 트랜지스터, 복수의 메모리 셀 트랜지스터들 및 스트링 선택 트랜지스터의 게이트들에 각각 접속된 포트들; 및
상기 공통 접지 라인 및 상기 비트 라인에 각각 접속된 포트들을 포함하는 것을 특징으로 하는 집적 회로의 레이아웃을 검증하는 방법. - 제1항에 있어서,
상기 스트링 심볼 및 상기 스트링 소자는, 상기 스트링의 상기 기판에 평행한 단면의 치수를 속성으로서 각각 가지는 것을 특징으로 하는 집적 회로의 레이아웃을 검증하는 방법. - 제1항에 있어서,
상기 LVS 규칙 파일에서, 스트링 및 상기 집적 회로의 레이아웃의 특정 레이어 사이의 거리에 따라 상기 스트링 심볼에 대응하는 제1 및 제2 스트링 소자가 각각 정의된 것을 특징으로 하는 집적 회로의 레이아웃을 검증하는 방법. - 제8항에 있어서,
상기 제1 및 제2 스트링 소자는 가상의(virtual) 레이어 및 상기 스트링 소자에 기초하여 각각 정의되는 것을 특징으로 하는 집적 회로의 레이아웃을 검증하는 방법. - 제8항에 있어서,
상기 제1 스트링 소자는 워드 라인 컷(cut)으로부터 제1 거리만큼 이격되어 배치된 스트링에 대응하고, 상기 제2 스트링 소자는 워드 라인 컷(cut)으로부터 제2 거리만큼 이격되어 배치된 스트링에 대응하는 것을 특징으로 하는 집적 회로의 레이아웃을 검증하는 방법. - 제1항에 있어서,
상기 LVS 규칙 파일을 준비하는 단계는,
스트링에 입출력되는 신호가 통과하는 전도성 레이어들을 상기 복수의 포트 레이어들로서 정의하는 단계; 및
상기 포트 레이어들 및 상기 스트링 심볼의 포트들을 대응시킴으로써 상기 스트링 소자를 정의하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 레이아웃을 검증하는 방법. - 컴퓨팅 시스템에 의해서 수행되고, 기판 상에 수직으로 적층된 N개의 메모리 셀들을 각각 포함하는 복수의 스트링들을 포함하는 집적 회로의 레이아웃을 검증하는 방법으로서,
상기 N개의 메모리 셀들이, 복수의 포트들을 각각 포함하는 서로 상이한 N개의 셀 심볼들의 인스턴스들로서 각각 정의된, 상기 집적 회로의 배선도(schematic) 데이터를 수신하는 단계;
상기 집적 회로의 레이아웃 데이터를 수신하는 단계;
상기 N개의 셀 심볼들 각각의 복수의 포트들에 대응하는 복수의 포트 레이어들을 각각 포함하는 상기 집적 회로의 레이아웃 상의 서로 상이한 N개의 셀 소자들이 정의된 LVS(layout-versus-schematic) 규칙 파일(rule file)을 준비하는 단계; 및
상기 배선도 데이터, 레이아웃 데이터 및 LVS 규칙 파일에 기초하여 상기 N개의 메모리 셀들을 상기 N개의 셀 소자들에 각각 매칭시킴으로써, 상기 집적 회로의 LVS 검증을 수행하는 단계를 포함하는 집적 회로의 레이아웃을 검증하는 방법. - 제12항에 있어서,
상기 N개의 셀 심볼들의 복수의 포트들은 서로 상이한 이름들을 각각 가지는 것을 특징으로 하는 집적 회로의 레이아웃을 검증하는 방법. - 제12항에 있어서,
상기 N개의 메모리 셀들 각각은 저장하는 데이터에 대응하는 문턱 전압을 가지는 메모리 셀 트랜지스터이고,
하나의 스트링에서 N개의 메모리 셀 트랜지스터들은 직렬 연결된 것을 특징으로 하는 집적 회로의 레이아웃을 검증하는 방법. - 제14항에 있어서,
상기 N개의 메모리 셀 트랜지스터들은, 순차적으로 직렬 접속되고, 상기 집적 회로의 배선도 데이터에서 서로 상이한 제1 내지 제3 셀 심볼들로서 정의되고, 상기 LVS 규칙 파일에서 제1 내지 제3 셀 소자들로서 정의된 제1 내지 제3 메모리 셀 트랜지스터들을 포함하고,
상기 제1 내지 제3 셀 소자들은, 제1 내지 제3 워드 라인 레이어들을 상기 제1 내지 제3 메모리 셀 트랜지스터들의 게이트들의 포트 레이어들로서 각각 포함하고,
상기 제2 셀 소자는, 상기 제1 및 제2 워드 라인 레이어들을 사용하여 정의된 레이어를 상기 제2 메모리 셀 트랜지스터의 소스의 포트 레이어로서 포함하고, 상기 제2 및 제3 워드 라인 레이어들을 사용하여 정의된 레이어를 상기 제2 메모리 셀 트랜지스터의 드레인의 포트 레이어로서 포함하는 것을 특징으로 하는 집적 회로의 레이아웃을 검증하는 방법. - 제14항에 있어서,
상기 스트링은,
최상위에 적층되고 비트 라인에 연결되며, 상기 집적 회로의 배선도 데이터에서 제1 선택 트랜지스터 심볼로서 정의되고, 상기 LVS 규칙 파일에서 제1 선택 트랜지스터 소자로서 정의된, 스트링 선택 트랜지스터; 및
최하위에 적층되고 공통 접지 라인에 연결되며, 상기 집적 회로의 배선도 데이터에서 제2 선택 트랜지스터 심볼로서 정의되고, 상기 LVS 규칙 파일에서 제2 선택 트랜지스터 소자로서 정의된, 접지 선택 트랜지스터를 더 포함하는 것을 특징으로 하는 집적 회로의 레이아웃을 검증하는 방법. - 제16항에 있어서,
상기 제1 선택 트랜지스터 소자는, 상기 스트링을 관통하는 필라(pillar)를 상기 스트링 선택 트랜지스터의 드레인의 포트 레이어로서 포함하고,
상기 제2 선택 트랜지스터 소자는, 상기 필라 및 상기 공통 접지 라인을 사용하여 정의된 레이어를 상기 접지 선택 트랜지스터의 소스의 포트 레이어로서 포함하는 것을 특징으로 하는 집적 회로의 레이아웃을 검증하는 방법. - 제12항에 있어서,
상기 N개의 스트링 심볼들 및 상기 N개의 스트링 소자들은, 상기 메모리 셀의 기판에 평행한 단면의 치수를 속성으로서 가지는 것을 특징으로 하는 집적 회로의 레이아웃을 검증하는 방법. - 제12항에 있어서,
상기 LVS 규칙 파일을 준비하는 단계는,
상이한 레벨들에 배치되는 상기 N개의 메모리 셀들 각각에 입출력되는 신호들이 통과하는 전도성 레이어들을 포트 레이어들로서 정의하는 단계; 및
상기 포트 레이어들 및 상기 N개의 셀 심볼들의 포트들을 대응시킴으로써 상기 N개의 셀 소자들을 정의하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 레이아웃을 검증하는 방법. - 삭제
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160026424A KR102560698B1 (ko) | 2016-03-04 | 2016-03-04 | 수직형 메모리 셀들을 포함하는 집적 회로의 레이아웃을 검증하기 위한 방법 및 시스템 |
| US15/407,535 US10140415B2 (en) | 2016-03-04 | 2017-01-17 | Method and system for verifying layout of integrated circuit including vertical memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160026424A KR102560698B1 (ko) | 2016-03-04 | 2016-03-04 | 수직형 메모리 셀들을 포함하는 집적 회로의 레이아웃을 검증하기 위한 방법 및 시스템 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170103469A KR20170103469A (ko) | 2017-09-13 |
| KR102560698B1 true KR102560698B1 (ko) | 2023-07-27 |
Family
ID=59723661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160026424A KR102560698B1 (ko) | 2016-03-04 | 2016-03-04 | 수직형 메모리 셀들을 포함하는 집적 회로의 레이아웃을 검증하기 위한 방법 및 시스템 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10140415B2 (ko) |
| KR (1) | KR102560698B1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9959932B1 (en) * | 2017-02-21 | 2018-05-01 | Sandisk Technologies Llc | Grouping memory cells into sub-blocks for program speed uniformity |
| US10467370B1 (en) | 2017-09-30 | 2019-11-05 | Cadence Design Systems, Inc. | Methods, systems, and computer program product for implementing a net as a transmission line model in a schematic driven extracted view for an electronic design |
| US10678978B1 (en) | 2017-09-30 | 2020-06-09 | Cadence Design Systems, Inc. | Methods, systems, and computer program product for binding and back annotating an electronic design with a schematic driven extracted view |
| US10558780B1 (en) * | 2017-09-30 | 2020-02-11 | Cadence Design Systems, Inc. | Methods, systems, and computer program product for implementing schematic driven extracted views for an electronic design |
| US10997333B1 (en) | 2019-12-05 | 2021-05-04 | Cadence Design Systems, Inc. | Methods, systems, and computer program product for characterizing an electronic design with a schematic driven extracted view |
| CN118251675A (zh) * | 2021-11-03 | 2024-06-25 | 西门子工业软件有限公司 | 用于布局与原理图比较的自动单元黑盒化 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090261386A1 (en) * | 2008-04-21 | 2009-10-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and method of arranging wirings in the semiconductor integrated circuit device |
| US20140282319A1 (en) * | 2013-03-13 | 2014-09-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor circuit design method, memory compiler and computer program product |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000315956A (ja) * | 1999-04-30 | 2000-11-14 | Mitsubishi Electric Corp | 誤り訂正装置 |
| US8935146B2 (en) | 2007-03-05 | 2015-01-13 | Fujitsu Semiconductor Limited | Computer aided design apparatus, computer aided design program, computer aided design method for a semiconductor device and method of manufacturing a semiconductor circuit based on characteristic value and simulation parameter |
| JP5034933B2 (ja) | 2007-12-26 | 2012-09-26 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| KR101004663B1 (ko) | 2008-12-11 | 2011-01-04 | 주식회사 하이닉스반도체 | 좌표 추출 장치 및 그 방법 |
| US9087173B2 (en) | 2009-10-21 | 2015-07-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Determining proximity effect parameters for non-rectangular semiconductor structures |
| KR20110106709A (ko) | 2010-03-23 | 2011-09-29 | 삼성전자주식회사 | 레이아웃 검사 방법 |
| US8631382B2 (en) | 2012-03-08 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | LVS implementation for FinFET design |
| KR101937851B1 (ko) | 2012-06-27 | 2019-04-10 | 삼성전자 주식회사 | 반도체 집적 회로, 그 설계 방법 및 제조방법 |
| US9262573B2 (en) | 2013-03-08 | 2016-02-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cell having shifted boundary and boundary-shift scheme |
| US9330215B2 (en) | 2014-03-19 | 2016-05-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and system for verifying the design of an integrated circuit having multiple tiers |
| US9053288B1 (en) | 2014-03-31 | 2015-06-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout checking system for multiple-patterning group assignment constraints |
| KR101697343B1 (ko) * | 2014-08-22 | 2017-01-18 | 삼성전자주식회사 | 집적 회로의 레이아웃 설계 방법 및 상기 집적 회로의 제조 방법 |
-
2016
- 2016-03-04 KR KR1020160026424A patent/KR102560698B1/ko active IP Right Grant
-
2017
- 2017-01-17 US US15/407,535 patent/US10140415B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090261386A1 (en) * | 2008-04-21 | 2009-10-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and method of arranging wirings in the semiconductor integrated circuit device |
| US20140282319A1 (en) * | 2013-03-13 | 2014-09-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor circuit design method, memory compiler and computer program product |
Also Published As
| Publication number | Publication date |
|---|---|
| US20170255742A1 (en) | 2017-09-07 |
| US10140415B2 (en) | 2018-11-27 |
| KR20170103469A (ko) | 2017-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102560698B1 (ko) | 수직형 메모리 셀들을 포함하는 집적 회로의 레이아웃을 검증하기 위한 방법 및 시스템 | |
| KR102376505B1 (ko) | 불휘발성 메모리 장치 내 소거 불량 워드라인 검출 방법 | |
| US9361991B1 (en) | Efficient scanning of nonvolatile memory blocks | |
| KR102336659B1 (ko) | 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법 | |
| US10515973B2 (en) | Wordline bridge in a 3D memory array | |
| US9064576B2 (en) | Apparatuses and methods for transposing select gates | |
| EP3494578B1 (en) | Data recovery method after word line-to-word line short circuit | |
| CN109716440A (zh) | 在3d存储器的读取恢复阶段期间减少热电子注入类型的读取干扰 | |
| KR101917192B1 (ko) | 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 읽기 방법 | |
| CN108461106A (zh) | 将存储器单元分组为子区块用于编程速度的统一性 | |
| KR20120000900A (ko) | 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템 | |
| KR102440227B1 (ko) | 수직형 메모리 장치 및 수직형 메모리 장치의 제조 방법 | |
| KR20120042415A (ko) | 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템 | |
| KR102347181B1 (ko) | 메모리 장치 및 그것을 포함하는 메모리 시스템 | |
| CN105448336A (zh) | 半导体存储装置 | |
| US20150234977A1 (en) | Method of verifying layout of mask rom | |
| US9384845B2 (en) | Partial erase of nonvolatile memory blocks | |
| KR20180065268A (ko) | 반도체 메모리 장치 및 그 동작 방법 | |
| JP2019212691A (ja) | 半導体メモリ | |
| TWI735903B (zh) | 半導體記憶裝置 | |
| JP2021012752A (ja) | 半導体記憶装置 | |
| KR20140028576A (ko) | 반도체 메모리 장치 및 그것의 동작 방법 | |
| CN105825887A (zh) | 存储器阵列及其操作方法 | |
| CN107204341A (zh) | 制造垂直存储器装置的方法 | |
| KR20210089257A (ko) | 펌웨어 상태에 기초한 자동 전력 차단 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |