JP5034933B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5034933B2
JP5034933B2 JP2007334030A JP2007334030A JP5034933B2 JP 5034933 B2 JP5034933 B2 JP 5034933B2 JP 2007334030 A JP2007334030 A JP 2007334030A JP 2007334030 A JP2007334030 A JP 2007334030A JP 5034933 B2 JP5034933 B2 JP 5034933B2
Authority
JP
Japan
Prior art keywords
layout
semiconductor device
manufacturing
gate
value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007334030A
Other languages
English (en)
Other versions
JP2009157573A (ja
Inventor
琢爾 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2007334030A priority Critical patent/JP5034933B2/ja
Priority to US12/339,652 priority patent/US8789002B2/en
Publication of JP2009157573A publication Critical patent/JP2009157573A/ja
Application granted granted Critical
Publication of JP5034933B2 publication Critical patent/JP5034933B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置の製造方法に関する。
半導体装置の製造において、半導体装置の設計データであるレイアウトデータの特徴がトランジスタなど半導体素子の特性に影響を与えることが広く知られるようになってきた。そこで、設計段階で、厳しく設計規則を適用するとともに、各種のシミュレーションによって、製造後の半導体装置の特性を予測し、所望の電気的特性を得る努力がなされている。
また、今日、レイアウトデータまでユーザ会社で作成し、半導体装置の製造を外部メーカに委託する場合も多い。ところで、上記のような厳格な設計ルールの下で、入念なシミュレーションを得て、レイアウトデータを作成しても、製造工程が異なると、所望の特性が得られない場合もある。したがって、ユーザ会社で作成したレイアウトデータを用いて外部メーカで半導体装置を製造しても、所望の特性にならないケースも多い。
特開２００４−３１９０９号公報 特開平１１−１３３５８６号公報 特開平９−６４１８７号公報
本発明の目的は、半導体装置のレイアウトデータと、目標とする電気的特性とが与えられたときに、製造工程に影響を及ぼすことなく目標とする電気的特性の半導体装置を製造する技術を提供することである。
本発明の一態様は、前記課題を解決するために、以下の方法を採用した。すなわち、この方法は、半導体装置の製造方法であり、１以上の半導体装置の電気的特性を測定する工程と、それぞれの半導体装置のレイアウトデータに対して、値を決定すべき部分とその値を設定するレイアウト変数を定義することにより、レイアウト変数と測定された電気的特性との関数関係を決定する工程とを含む。さらに、この方法は、与えられた半導体装置の設計レイアウトデータからレイアウト変数値の組を決定する工程と、レイアウト変数値の組を関数関係に適用することにより設計レイアウトデータから製造される半導体装置の電気的特性を予測する工程と、設計レイアウトデータから製造されるべき半導体装置の目標電気的特性と予測された電気的特性との差分を求める工程と、レイアウト変数値の組の候補を複数組列挙する変数値生成工程と設計レイアウトデータから決定されたレイアウト変数値の組に代えて、列挙された変数値の組の候補によって設計レイアウトデータを変更しときに、差分が減少する組を選択する選択工程と、その変数値の組に基づいて、与えられた半導体装置の設計レイアウトデータを変更する工程と、を含む。
本発明によれば、半導体装置のレイアウトデータと、目標とする電気的特性とが与えられたときに、製造工程に影響を及ぼすことなく目標とする電気的特性の半導体装置を製造することができる。
以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に
係る半導体装置の製造方法について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。
《概要》
図１に、レイアウトデータの例を示す。このレイアウトデータ中には、例えば、ソース、ドレイン、ゲートを含むトランジスタが多数形成されている。ただし、図１のレイアウトデータでは、各トランジスタは、一様ではなく、ゲート幅が狭いものと広いもの、ソース／ドレインの幅が狭いものと広いもの、活性領域の形状がシンプルな矩形のものと複雑な形状のもの、プラグとプラグの間隔が狭いものと広いもの等、様々な形状のパターンが定義されている。
図２Ａに、トランジスタのレイアウトデータの例を示す。図２のトランジスタでは、ゲートは、Ｌ字型の形状である。図２のように、ゲート長Ｌｇは、ソースからドレイン（またはドレインからソース）に向かう方向のゲート寸法として定義される。また、ゲート幅Ｗｇは、ゲートが、ソース／ドレインを横切る方向の寸法として定義される。また、ソース／ドレイン領域の寸法として、ゲートの中心線から、ソースおよびドレインの末端に向かう長さＳＡ，ＳＢが定義される。また、図２Ａの例では、Ｌ字型のゲートが、ソース／ドレイン部分との間にスペースを形成している。
図２Ｂは、図２Ａのレイアウトデータを基に、半導体基板に形成される回路パターンの特徴を例示する図である。図２ＡのＬ字型のゲートの直角に曲がる箇所が滑らかにカーブし、線幅も、本来の目標値より太くなっている（図２ＢにおいてΔＬｇで表示されている箇所を参照）。その結果、Ｌ字型のゲートによってソース／ドレイン部分との間に形成されたスペース部分が、ゲートに浸食されている。
図３Ａは、ソース／ドレインが形成される活性層の形状がＬ字型に構成された例を示す。図３Ｂは、このようなパターンにより、半導体基板に形成される回路パターンの特徴を例示する図である。この場合には、ソース／ドレイン部分の９０度に曲がる箇所が滑らかにカーブし、パターン幅も、本来の目標値より太くなっている（図３ＢにおいてΔＷｇで表示されている箇所を参照）。
図４は、ソース／ドレイン部分の寸法による半導体基板上の回路特性への影響を示す図である。図４で、ＳＤ１とＳＤ２とによって、２種類のトランジスタのソース／ドレイン領域の断面が示されている。ＳＤ１は、ＳＤ２より狭く形成されている。すなわち、ＳＤ１の部分を挟み込む２つのゲートの開口部分は、ＳＤ２の開口部分より狭い。
このような構成の場合、ＳＤ１の部分に注入される不純物濃度は、ＳＤ２の部分と比較して低下する。また、トランジスタの上層に形成される層間膜からの歪みの影響が、ＳＤ１部分とＳＤ２部分で異なる。この歪がソース／ドレインやチャネル等に影響を及ぼし、トランジスタ特性に影響を与える。さらに、ゲート電極のシリサイドやソース／ドレイン形状、寄生抵抗の入り方も複雑となる。また、図４の断面の横方向のI-V特性も単純な直
列では表せない。さらに、最終的なでき上がりのゲート金属（ポリシリコン）の幅との兼ね合い、影響も評価する必要がある。
以上のようなソース／ドレインの幅が異なる複数のトランジスタを含む回路は、実際に多用されている。このようなレイアウトデータの特徴による回路特性への影響を正確に評価することが設計目標の電気的特性を有する半導体装置を製造する上で重要である。
本製造方法は、半導体装置のレイアウトデータと、目標とする電気的特性とが与えられたときに、レイアウトデータを補正することによって、異なる製造工程、異なる製造ライ
ン、あるいは、異なる製造メーカにおいて、目標とする電気的特性を有する半導体装置を製造する技術を提供する。そのため、レイアウトデータから特徴となる部分の構成、寸法等、レイアウトデータの特徴を規定する値を抽出する。また、抽出された値を変数値として代入される変数を定義する。この変数値をレイアウトパラメータという。
本製造方法では、レイアウトデータが製造工程に与える複合的要因を考慮した制御ができるようにすべく、抽出対象のレイアウトパラメータは複数であることが好ましい。単独のパラメータの調整ではなく、多数のレイアウトパラメータを調整した上で最適な方向に制御できるからである。
そのため、複数のレイアウトパラメータを独立変数とする関数として、半導体装置の電気的特性を求めておく。ただし、パラメータの変化分に対する特性の変化分の関数としてもよい。このような関数を感度ともいう。そのような多変数関数の逆関数などを利用して、レイアウトパターンの動かし方、すなわち、レイアウトパラメータの候補を求めておく。その動かし方の中から、いろいろな条件に抵触しない、最適な動かし方のパラメータセットを選択する。以上のような手段により、複雑なレイアウト依存性を把握しつつ、製造可能なあるいは製造容易な、レイアウトデータの補正方法、さらには、半導体回路を転写するマスクの補正方法を実現する。
さらに、集積度の高い密な回路レイアウトパターンの中で、レイアウト中のパターン寸法、パターン間隔を補正した場合でも、補正後のレイアウトが製造可能なものになっている必要がある。そのため、補正後のレイアウトデータがデザインルールを満たすことを条件とすればよい。また、補正後のレイアウトデータが製造上の推奨値である設計レイアウトプリファードルールを満たすことを指標としてもよい。
以上のような手段により、本方法は、複雑なレイアウト依存性を把握しつつ、製造可能な、あるいは製造容易な、マスク補正方法の実現方法を提供する。
図５から図８により、レイアウトデータを変化させたときに、製造される半導体装置の電気的特性への影響を示すデータの収集手順を示す。
図５は、レイアウトデータの変化と、半導体装置の電気的特性の変化との関係を示すデータ収集の手順のフローチャートである。ここでは、標準的に用いられている矩形のソース／ドレインと単純な直線状のゲートを含むトランジスタに対して、設計パターンを変化させたときの電気的特性を収集する手順を説明する。
図５では、標準的なトランジスタのレイアウトはReferenceという記号で例示されてい
る。また、標準的なトランジスタのレイアウトを変化させたレイアウトデータは、Modulatedという記号で例示されている。
図７Ａに標準的なトランジスタから抽出されるレイアウトパラメータの例を示す。この場合、例えば、ソース／ドレインの幅ＳＡ、ＳＢ、ゲート長Ｌｇ、およびゲート幅Ｗｇがレイアウトパラメータとなる。
一方、図７Ｂに、設計パターンを変化させたレイアウトデータと、そのレイアウトデータから抽出されるレイアウトパラメータの例を示す。この例では、標準的なトランジスタと比較して、ソース／ドレイン領域が複雑に形成されている。その結果、ソース／ドレイン（アクティヴ領域）の幅を規定するパラメータとして、単純な矩形の幅を示すＳＡ、ＳＢに代えて、ＳＡ１、ＳＡ２、ＳＢ１、ＳＢ２その他の矢印で示される箇所の寸法（長さ、あるいは、間隔）にレイアウトパラメータが指定される。また、ゲート長自体も、Ｌ１
、Ｌ２、Ｌ３のように複数の寸法で規定される。また、隣接ゲートとの間隔ＰＬ１、ＰＬ２等が規定される。さらに、図７Ｂには明示されていないが、隣接する複数のゲートのゲート幅（Ｌｗ１，Ｌｗ２，Ｌｗ３）、隣接する複数のアクティヴ領域の間の距離、隣接する複数のアクティヴ領域のそれぞれの幅、ソース／ドレイン・コンタクトプラグの個数、ソース／ドレイン・コンタクトプラグとゲートとの距離、異種層間膜の境界とゲートとの距離などをレイアウトパラメータとしてもよい。
なお、図７Ａは、図７Ｂに対して、例えば、ＳＡ１＝ＳＡ２＝ＳＡ、ＳＢ１＝ＳＢ２＝ＳＢ、Ｌ１＝Ｌｇ、Ｌ２＝Ｌ３＝０、ＰＬ１＝ＰＬ２＝無限大とした場合に相当する。
図８は、多数の変化されたレイアウトを例示する図である。図８は、例えば、半導体回路のパターンを形成するフォトマスク２層分、ゲート層およびアクティヴ層のデータ例である。図８では、各パターンの中央付近の黒い矩形でマークされた縦線の箇所に、ゲートのパターンが設定されている。その他のパターンがアクティヴ領域のパターンに相当する。 図８のように、トランジスタのレイアウトは、無数に変更しえる。本実施形態では、
特徴的なパターンの部分、例えば、単純な矩形から突き出した部分の寸法、図形と図形とで挟まれた間隔の寸法等をレイアウトパラメータとして抽出する。どの箇所をパラメータとして抽出するかは、グラフィカルユーザインターフェース上に、レイアウトデータをパターン表示し、マウス等のポインティングデバイスを通じてユーザからの入力を受け付ければよい。レイアウトパラメータの名称は、ＳＡ１、ＳＡ２等のように、特定の文字列“ＳＡ”と、通し番号とによって自動生成してもよい。また、ユーザに、パラメータの名称を入力させてもよい。あるいは、コンピュータソフトウェアに形状パラメータ抽出の手順を搭載し、コンピュータによる演算により自動生成してもよい。
また、レイアウトデータ自体に、辺の名称、辺と辺との間の間隔の名称等を付与しておいてもよい。そして、グラフィカルユーザインターフェース上に、それらの辺、間隔の名称とともに、レイアウトデータをパターン表示し、ユーザからの選択指定を受け付けるようにしてもよい。
以下、図５のフローに戻って手順を説明する。本実施形態では、コンピュータ上でプログラムを実行し、設計および製造支援システムが構築される（以下、情報システムという）。
図７Ｂで示したレイアウトデータから該当個所の寸法、間隔、距離等により、レイアウトパラメータの値が抽出される（処理１）。すなわち、グラフィカルユーザインターフェースを通じて、図７に示したレイアウトパラメータと同様、ＳＡ１、ＳＡ２、ＰＬ１等のパラメータ名がレイアウトデータのそれぞれの個所に設定される。そして、その個所の寸法、間隔、距離等がレイアウトパラメータの値として抽出される。このようなパラメータ名は、情報システムでユニークな名称とすればよい。
一方、このようなレイアウトデータから半導体装置（例えば、トランジスタ）を製造し、その電流電圧特性（Ｇ１）を測定する（処理２）。なお、図５の電流電圧特性として、標準的なレイアウトデータに対するもの（Reference）と、変化させたレイアウトデータ
に対するもの（Modulated）が表示されている。また、この電流電圧特性から、本情報シ
ステムは、オン電流Ｉｓｄ、閾値電圧Ｖｔｈ、所定のゲート電圧とドレイン電圧におけるドレイン電流値Ｉｄｓｔ１、Ｉｄｓｔ２、相互コンダクタンス等の電気的特性を抽出する（処理３）。その他に、トランジスタを遮断状態にしたときにソースドレイン間を流れるオフリーク電流、信号が論理回路を伝搬するときの遅延時間、素子あるいは半導体装置の寿命等を電気的特性としてもよい。
また、本情報システムは、電流電圧特性から、電気的特性を抽出する。例えば、電流電圧特性の接線の傾きが最大の接線と、電圧の軸（図５のグラフＧ１でＶｄで示される軸）との交点をＶｔｈとして算出する。また、特定のゲート電圧とドレイン電圧におけるドレイン電流値をＩｄｓｔ１、Ｉｄｓｔ２等の電気的特性の値として、抽出する。そのうち、ドレイン電圧とゲート電圧とがともに電源電圧の場合をオン電流Ｉｄｓとする。
このような電気的特性の抽出条件は、処理の一例であり、どのような条件を電気的特性とするかは、例えば、情報システムのグラフィカルユーザインターフェースを通じて、設定できるようにすればよい。例えば、電気的特性のうち、測定データからからの評価、あるいは、計算が必要な特性については、評価式、およびその評価式を算出するプログラムを情報システム内に複数組み込んでおき、メニューにて、ユーザが評価の実行を指定できるようにしておけばよい。また、オフリーク電流、論理回路の遅延時間、素子の寿命等、測定値、経験値がそのまま使用されるものは、レイアウトデータの補正に使用するかしないかの選択肢をユーザが選択できるようにすればよい。
例えば、オフリーク電流の測定値と、レイアウトパラメータとの関係が測定済みである場合に、ユーザの指定にしたがって、オフリーク電流をレイアウトパラメータの多項式で記述すればよい。そして、オフリーク電流が目標値となるように、レイアウトデータを補正すればよい。
さらに、本情報システムは、レイアウトデータから抽出されたレイアウトパラメータと、電流電圧特性から抽出された電気的特性との関係を関数関係で記述する。ここでは、閾値Ｖｔｈ、オン電流Ｉｄｓ等の特性をＦ１、Ｆ２のように、表す。
（式１）Ｆ１＝Ｆ１（ＳＡ１，ＳＡ２，ＰＬ１，・・・）
関係式は、例えば、多変量解析に基づいて得た経験的な重回帰分析による多項式近似で求めてもよい。重回帰分析は、複数の変動量を独立変数として、その独立変数の項の係数を決定することによって、求める特性値に多項式の値（目的変数ともいう）をフィットさせる解析方法である。多項式の項は、一般に１次以上であり、複数の変数の積が含まれてもよい。通常は、所定の独立変数の定義域にて、目的の特性値と多項式の値とが、最もエラーが少なくなるように、係数が決定される。なお、１つの目的変数を、１つの独立変数で予測する式を求める場合は、単回帰分析といい、最小二乗法で求めることができる。周知のように、最小二乗法は、目的変数と、実測値との誤差の二乗和を最小にするように式の係数を決定する。重回帰分析は、これを複数の変数に拡張したものである。
式２は、レイアウトパラメータの多項式によって電気的特性Ｆ１を記述した例である。
（式２）Ｆ１＝ａ０・ＳＡ１＋ａ１・（ＳＡ１）２＋・・・
＋ｂ０・ＳＡ２＋ｂ１・（ＳＡ２）２＋・・・
＋ｃ０・ＳＡ１・ＳＡ２＋ｄ０・（ＳＡ１）２・ＳＡ２＋・・・
さらに、上記のようなレイアウトパラメータと電気的特性との関係に代えて、レイアウトパラメータの変化分と電気的特性の変化分との関係を求めてよい。
（式３）ΔＦ１＝Ｆ１（ΔＳＡ１、ΔＳＡ２、ΔＰＬ１、・・・）
例えば、ΔＳＡ１、ΔＳＡ２は、標準的な矩形から突き出した部分の差分値として定義できる。また、ΔＰＬ１は、特定のテクノロジーでの標準的なゲート間隔に対する差分値として定義できる。さらに、ΔＦ１は、その場合のトランジスタで測定された閾値Ｖｔｈ、オン電流Ｉｄｓ等の変化量である。
このような関係式を保持することで、本情報システムは、レイアウトデータから半導体
装置の電気的特性を予測する情報をユーザに提供できる。
なお、このような電流電圧特性から抽出された電気的特性との関係を基に、ＳＰＩＣＥシミュレーション等の回路シミュレーションのパラメータＶＴＨ０、ＥＴＡ０、あるいはその変分量ｄＶＴＨ０、ｄＥＴＡ０を生成してもよい。また、抽出された電気的特性と半導体の物理的特性、例えば、チャンネル不純物の濃度Ｎｃｈ、ゲートの物理寸法Ｌ、Ｗ、移動度等との関係を求めてもよい。また、レイアウトパラメータＳＡ１、ＳＡ２、ＰＬ１等と、ＳＰＩＣＥシミュレーション等の回路シミュレーションのパラメータとの相互変換を行ってもよい。
図６は、図５と同様のレイアウトデータの変化と、半導体装置の電気的特性の変化との関係を示すデータ収集の手順のフローチャートである。ただし、図６では、レイアウトパラメータと、物理的特性との関係が先に求められ、次に、物理的特性と、電気的特性との関係が求められる点で、図５の場合と相違する。レイアウトパラメータと、物理的特性との関係も、式１から式３と同様に求めることができる。さらに、物理的特性と電気的特性との関係も、関係式１から式３と同様に求めることができる。他の手順は、図５と同様に重回帰分析を用いればよいので、その詳細は省略する。あるいは、物理特性または電気特性等をモデル化した物理シミュレータ、応力シミュレータ、光学シミュレータ、プロセスシミュレータ、デバイスシミュレータなどを用い、コンピュータシミュレーションに基づいて関係式を算出して導いてもよい。
図９に、本情報システムにより、レイアウトデータと、そのレイアウトデータで達成すべき電気的特性の目標値（設計値ともいう）が与えられたときに、その目標値を達成するために、レイアウトデータを変更する手順の概要フローを示す。
図５および図６で説明したように、本情報システムでは、標準的な半導体装置からレイアウトが変更されたときに、半導体装置の電気的特性が、どのように変化するかの関係式を有している。この場合に、変更されたレイアウトデータを特徴付けるレイアウトパラメータと、電気的特性の関係が関数関係で記述されている。あるいは、レイアウトパラメータの変化量と、電気的特性の変化量との関係が関数関係で記述されている。このような標準的なレイアウトデータから変更した場合の影響の程度、性質は、半導体装置の製造ライン、製造工場等に依存して異なる。そのような影響が異なる理由は、製造ライン、製造工場等により、使用する製造装置の種類、メーカ、機種、および、製造装置を稼働するプロセスパラメータ等が異なるからである。
したがって、特定の製造ライン、製造工場等に向けて、電気的特性の目標値を設定し、レイアウトデータを作成しても、その目標とする電気的特性が得られるとは限らない。そのため、通常は、製造ラインの評価用に、製造対象の半導体装置が試作され、いわゆる試作ロットが製造される。その試作結果に基づき、製造ラインがチューニングされる。また、製造ラインをチューニングしない場合に、設計データに変更を加えることが行われる。
しかしながら、一旦製造対象の半導体装置の試作ロットを製造しなければならないのでは、手間が大きい。また、製造ラインをチューニングするのでは、手間が大きい。また、１つのレイアウトの特徴に注目し、他の１つのレイアウトデータを変更して、１つの目標値を達成した場合に、他の電気的特性に対する副作用は、全く配慮されないこともある。例えば、Ｖｔｈの設計目標値を達成するため、ゲートパターンを変更した結果、オン電流Ｉｄｓが変化してしまうことが生じえる。また、ゲートパターンを変更した結果、半導体装置の歩留まりを低下させることも生じえる。
図１０Ａ、図１０Ｂに、そのような複数のレイアウトパラメータを完全に独立には、取り扱えない場合を例示する。すなわち、図１０Ａと図１０Ｂのように、記号Ｇで示される
パターン寸法と、記号Ｈで示されるパターン間隔は独立ではない。この例では、パターン寸法Ｇを増加すると、パターン間隔Ｈが減少することになる。または、パターン間隔Ｈのすぐ右側に隣接する活性層Ａ１を移動することが必要となる。
また、図１０Ａと図１０ＢのＩ，Ｊ，Ｋで示される個所の寸法も独立ではない。図１０Ｂのように、寸法Ｊを増加すると、同時に、パターン間隔ＩとＫとを減少させるか、あるいは、上下方向に隣接する活性層Ａ２およびＡ３を移動する必要が生じる。
さらに、隣接した活性層の位置を移動すると、集積度の悪化につながりかねない。閾値電圧Ｖｔｈなど、電気的特性の変動には、上記寸法Ｇ，Ｈ，Ｉ，Ｊ，Ｋのすべてが関係する可能性が高い。本発明は、レイアウトパラメータが一つの場合でも適用しうるものであるが、上記のようなパターンでは、複数のレイアウトパラメータを考慮して特性変動を把握し、補正する仕組みが好ましい。
本情報システムによれば、特定の製造ライン、例えば、本来予定して製造工場と異なる製造工場でのレイアウトパラメータＳＡ１， ＳＡ２， ＰＬ１，…の変化分と電気的特性Ｖｔｈ０， Ｇｍｍａｘ， Ｉｄｓ０， … の変動分との関係式がすでに分かっている。そこで、設計要求値に近づけるためにレイアウト上でパターンをどのように変動させればいいかは、式１から式３の関数関係を逆変換することにより求まる。その場合に、式１から式３のように、相互に影響を及ぼす複数のレイアウトパラメータと、電気的特性との関係を算出しておくことにより、複数のレイアウトパラメータ間の影響を吸収してレイアウトを補正することが可能となる。
《第１実施形態》
図１１Ａに、本情報システムを含む製造システムの構成図を例示する。この製造システムは、レイアウトデータを処理する情報システムと、補正されたレイアウトデータからマスクを製造するマスク製造設備と、製造されたマスクによってウェーハを処理するウェーハ処理設備と、処理されたウェーハまたはウェーハから切り出されたチップから、半導体装置の電気的特性を測定する評価設備を含む。
図１１Ａのように、情報システム、マスク製造設備、ウェーハ処理設備、および評価設備は、互いにＬＡＮ等のネットワークで接続されている。そして、最終的に、評価設備で測定された電気的特性は、情報システムにフィードバックされる。その結果、レイアウトパラメータと、電気的特性との関係が更新され、次のレイアウトデータの処理に反映される。
図１１Ｂに、本情報システムのハードウェア構成図を示す。本情報システムは、プログラムを実行するＣＰＵ１１１と、ＣＰＵ１１１で実行されるプログラム、あるいは、ＣＰＵ１１１が処理するデータを記憶するメモリ１１２と、インターフェース１１３を介してＣＰＵ１１１に接続されるキーボード１１４Ａ、ポインティングデバイス１１４Ｂとを有する。ポインティングデバイス１１４Ｂは、マウス、トラックボール、タッチパネル、静電センサを有するフラットデバイス等である。
また、本情報システムは、インターフェース１１５を通じて接続されたディスプレイ１１６を有する。ディスプレイ１１６は、キーボード１１４Ａから入力された情報、あるいは、ＣＰＵ１１１が処理したデータを表示する。ディスプレイ１１６は、例えば、液晶ディスプレイ、ＥＬ（エレクトロルミネッセンス）パネルである。
また、本情報システムは、インターフェース１１７を介して接続された通信部１１８を有している。通信部１１８は、ＬＡＮ（ローカルエリアネットワーク）ボード等である。
また、本情報システムは、インターフェース１１９を介して接続された外部記憶装置２１０を有する。外部記憶装置１２０は、例えば、ハードディスクドライブである。さらに、本情報システムは、インターフェース１２１を介して接続された着脱可能記憶媒体アクセス装置２２を有する。着脱可能な記憶媒体は、例えば、ＣＤ（Compact disc）、ＤＶＤ（Digital Versatile Disk）、フラッシュメモリカード等である。
図１２に、本実施形態の製造方法における、関数決定処理フローを示す。この方法では、まず、電気的特性収集用の試作パターンが作成される。試作パターンは、例えば、図８に例示した。なお、試作パターンは、本情報システムによらず、ＬＳＩＣＡＤ等、他の設計支援装置にて、作成してもよい。その場合には、ネットワークあるいはコンピュータ読みとり可能な記録媒体を用いて本情報システムに登録すればよい。
そして、本情報システムは、グラフィカルユーザインターフェースを通じて、レイアウトパラメータ（レイアウト変数に相当）を設定するユーザ操作を受け付ける（Ｓ１）。このようにして、複数の半導体装置（デバイスともいう）について、試作パターンが情報システムに登録されるともに、それぞれの試作パターンについて、レイアウトパラメータが定義される。
次に、半導体装置の製造ラインであるウェーハ処理設備にレイアウトデータを投入することにより、半導体装置が試作される（Ｓ２）。ただし、通常は、一旦、マスク製造設備にて、レイアウトデータからＬＳＩマスクが製造される。そして、そのＬＳＩマスクがウェーハ処理設備に投入されることによって、半導体装置が製造される。この場合に、ウェーハ処理設備には、成膜（酸化膜、窒化膜、金属膜等の成膜、メッキ処理）装置、熱処理装置、レジスト塗布装置、フォトリソグラフィ装置、現像装置、レジスト除去装置、不純物注入装置、エッチング装置、等が含まれる。
次に、製造された半導体装置に対して、評価設備にて、電流電圧特性等の基本的な電気的特性が測定される。この測定は、例えば、トランジスタのソース、ドレイン、およびゲートにプローブを装着する端子群と、定電圧電源と、電圧センサ、電流センサを有する測定装置（例えば、テスタと呼ばれる）によって実行される。すなわち、プローブを通じて、ソース、ドレイン、およびゲートに所定の電圧を投入し、ソースとドレイン間の電流が電流センサを通じて測定される。さらに、そのような基本的な電気的特性から、閾値Ｖｔｈ、オン電流Ｉｄｓ等が算出される。
そして、その基本的な電気的特性データが情報システムに入力される（Ｓ３）。例えば、その電気的特性は、ネットワーク、あるいは、コンピュータ読みとり可能な記録媒体を用いて本情報システムに登録すればよい。そのとき、その基本的な電気的特性に対して、半導体装置の製造に用いられたレイアウトパラメータを指定する情報、例えば、レイアウトパラメータの格納先のファイル名、あるいは、レイアウトパラメータそのものが指定される。なお、電流電圧特性等の基本的な電気的特性だけを測定装置で測定し、閾値Ｖｔｈ、オン電流Ｉｄｓ等の電気的特性は、本情報システムで算出してもよい。また、この処理以降の処理は、情報システムのＣＰＵ１１１上で実行されるコンピュータプログラムにより制御される。
そして、本情報システムは、レイアウトパラメータと、基本的な電気的特性との関係を外部記憶装置に記憶する（Ｓ４）。そして、情報システムは、製造されたすべての半導体装置について、電気的特性の評価と収集とが、終了したか否かを判定する（Ｓ５）。すべての半導体装置ついて、処理が終了していない場合、情報システムは、制御をＳ３に戻し、さらに、継続する。
次に、本情報システムは、レイアウトパラメータの組、例えば、Ｓ（Ｌ１，Ｌ２，・・・，ＬＮ）と、電気的特性Ｆｋ（Ｆｋは、Ｖｔｈ、Ｉｄｓ等である）との関係を式１から式３のように求める（Ｓ６）。この処理は、例えば、回帰分析等の多変量解析の手順をとればよい。
さらに、情報システムは、電気的特性Ｆｋから、レイアウトパラメータＬ１，Ｌ２，・・・，ＬＮへの逆関数Ｇｋを算出する（Ｓ７）。
この場合、レイアウトパラメータの数Ｎに対して、電気的特性Ｆｋの種類がＮ以上あれば、解析的に解くことができる場合もある。また、解析に解けない場合でも、電気的特性（Ｆ１，Ｆ２，・・・，ＦＮ）からレイアウト変数（Ｌ１，Ｌ２，・・・，ＬＮ）へのマッピングを、数値の組と数値の組との対応関係で求めることができる。
一方、レイアウトパラメータの数Ｎに対して、電気的特性Ｆｋの種類がＮ未満の場合には、電気的特性（Ｆ１，Ｆ２，・・・）に対して、レイアウト変数（Ｌ１，Ｌ２，・・・，ＬＮ）が満足すべき制約条件が定まることになる。例えば、電気的特性として、Ｖｔｈ＝Ｆ１（Ｌｇ，Ｌｗ）という関係が定義されているとき、ＶＴｈを設定することで、ＬｇとＬｗ間の制約条件が決定される。その結果レイアウトパラメータ群が設定されることになる。
なお、電気的特性Ｆｋから、レイアウト変数Ｌ１、Ｌ２等への逆関数Ｇｋは、多値関数となる可能性がある。そこで、例えば、ユーザインターフェースからの操作あるいは、設計レイアウトルールにしがって、レイアウト変数Ｌ１、Ｌ２等への逆関数Ｇｋが一意関数となる範囲を限定すればよい。
また、レイアウト変数Ｌ１、Ｌ２等への逆関数Ｇｋは、解析的に算出できない場合には、例えば、式２に示したような多項式近似で求めてもよい。また、Ｓ６のステップで求めた電気的特性Ｆｋに対する関数の逆関数として、Ｇｋを求める代わりに、収集したデータから直接、関数Ｇｋを求めてもよい。
すなわち、本情報システムでは、レイアウトパラメータの組が複数の記憶されており、かつ、それぞれの組を有するレイアウトデータから製造された半導体装置の特性Ｆ１、Ｆ２、・・・が記憶されている。そこで、情報システムは、半導体装置の特性Ｆ１、Ｆ２、・・・から各レイアウトパラメータＬ１等への関数Ｇｋを回帰分析等の手順で、式１から式３と同様の形式で求めてもよい。
図１３に、補正処理のフローを例示する。この処理は、情報システムのＣＰＵ１１１上で実行されるコンピュータプログラムにより制御される。この処理では、情報システムは、半導体装置の製造用に与えられたレイアウトデータ上で、レイアウトパラメータに相当する箇所の指定と、電気的特性の目標値Ｆｋ０を受け付ける（Ｓ１１）。この指定は、グラフィカルユーザインターフェース上で、マウス等のポインティングデバイスを通じて受け付ければよい。すなわち、そのパターン上の該当個所と、パラメータ名とを受け付ければよい。パラメータ名は、電気的特性が収集された試作パターンにて使用しているものと同一のパラメータとする。そして、その試作パターンでのパラメータの指定個所に該当するレイアウトデータ上の個所、例えば、ゲート幅、ゲート長、ゲート間隔、ゲートの曲がり部分のパターン寸法、ソース／ドレイン部分の突き出し量等、図７Ｂに例示した定義を受け付ければよい。あるいは、コンピュータソフトウェアに形状パラメータ抽出の手順を搭載し、コンピュータによる演算によりパラメータを自動抽出してもよい。
そして、その指定にしたがい、情報システムは、レイアウトデータから、レイアウト変数値の組を抽出する（Ｓ１２）。
次に、情報システムは、抽出したレイアウト変数の組Ｓ（Ｌ１，Ｌ２，・・・）により、Ｓ６で求めた関数Ｆｋにより、半導体装置の電気的特性の予測値ＶＦｋを算出する（Ｓ１３）。
次に、情報システムは、電気的特性の目標値Ｆｋ０と、予測値ＶＦｋとの差分ΔＦｋ＝ＶＦｋ−Ｆｋ０を算出する（Ｓ１４）。次に、情報システムは、Ｓ８で求めた逆関数Ｇｋにより、電気的特性の予測値ＶＦｋを目標値Ｆｋ０に近づけるためのレイアウトパラメータの組の候補を列挙する（Ｓ１５）。そして、情報システムは、レイアウトデータをそのレイアウトパラメータにしたがって、補正する（Ｓ１６）。
図１４に、レイアウトパラメータの組を列挙する処理（図１３のＳ１５）の詳細を示す。この処理では、情報システムは、レイアウトパラメータＬｉ（Ｌ１，Ｌ２，等を総称してＬｉとする）によって電気的特性の関数Ｆｋの偏微分係数∂Fk/∂Lを算出する（Ｓ１５１）。そして、情報システムは、誤差の２乗（ΔＦｋ）２が減少する方向で、関数Ｆｋの偏微分係数∂Fk/∂Lが所定値より大きい範囲で、レイアウトパラメータＬｉを複数個選択する（Ｓ１５２）。
ここで、誤差の２乗（ΔＦｋ）２が減少する方向とは、ΔＦｋ＝ＶＦｋ−Ｆｋ０が正の場合には、ＶＦｋが現在値より小さい値の範囲をいう。また、この方向は、ΔＦｋ＝ＶＦｋ−Ｆｋ０が負の場合には、ＶＦｋが現在値より大きい値の範囲をいう。さらに、偏微分係数∂Fk/∂Lが所定値より大きい範囲とは、Ｌｉの変化量に対する関数値Ｆｋの変化量が、所定値より大きい範囲をいう。このような選択の結果、ΔＦｋが大きく減少する方向に変化する方向で、レイアウトパラメータＬｉを複数個選択できる。その場合、逆に、ΔＦｋ＝ＶＦｋ−Ｆｋ０の符号が反転して絶対値が大きくならないように、Ｌｉの変更範囲を制限してもよい。例えば、今、ΔＦｋを正とする。その場合に、選択した複数の組のＬｉによってＶＦｋ＝Ｆｋ（Ｌ１、Ｌ２、・・・）を算出し、ΔＦｋ＝ＶＦｋ−Ｆｋ０の符号が変化する場合には、−ΔＦｋ＜ＶＦｋ−Ｆｋ０＜ΔＦｋの範囲から、Ｌｉを選択すればよい。このような手順により、レイアウトパラメータの組Ｓ（Ｌ１、Ｌ２、・・・）を複数組、例えば、Ｓａ、Ｓｂ、・・・・Ｓｎを用意する。組の数は、情報システムの設定パラメータとして定義しておけばよい。
次に、レイアウトパラメータにしたがい、レイアウトデータを補正する。そして、情報システムは、選択したレイアウトパラメータの組によって、補正されたレイアウトデータが設計レイアウトルールを満足するか否かを判定する（Ｓ１５３）。設計レイアウトルールを満足するか否かは、設計レイアウトルール検証システム（ＤＲＣ）に、補正後のレイアウトデータを入力し、ＤＲＣを起動することによって、結果を求めればよい。
ここで、補正後のレイアウトデータが、設計レイアウトルールを満足しない場合、情報システムは、制御をＳ１５６に進める。また、補正後のレイアウトデータが、設計レイアウトルールを満足する場合、情報システムは、次に、補正されたレイアウトデータが設計レイアウトプリファードルールを満足するか否かを判定する（Ｓ１５４）。この判定も、ＤＲＣによればよい。
補正後のレイアウトデータが、設計レイアウトプリファードルールを満足しない場合、情報システムは、制御をＳ１５６に進める。また、補正後のレイアウトデータが、設計レイアウトプリファードルールを満足する場合、情報システムは、次に、誤差の評価関数を算出する。誤差の評価関数は、例えば、次の式４で算出できる。
（式４）ERR=ΣＷk*(ΔＦk)2；
ここで、Ｗｋは、各関数の誤差に対する重みである。重みは、例えば、すべて１として、均等に誤差を評価してもよい。また、設定ファイルのデフォルト値、あるいは、ユーザ入力に応じて、特定の電気的特性の誤差を重く評価してもよい。
次に、情報システムは、すべてのレイアウトパラメータの組Ｓａ、Ｓｂ、・・・・Ｓｎに対して、設計レイアウトルール、設計レイアウトプリファードルール、および誤差の評価が終了したか否かを判定する（Ｓ１５６）。
すべての組について、終了していない場合、情報システムは、次の組を選択し（Ｓ１５７）、制御をＳ１５３に戻す。また、すべての組について、終了した場合、情報システムは、誤差ＥＲＲが最も小さい組を選択する（Ｓ１５８）。これによって、補正量が決定され、レイアウトデータが補正されることになる。
図１５は、以上の処理によって補正されたレイアウトデータによる半導体装置の製造フローである。この処理では、まず、補正されたレイアウトデータによりフォトマスクが製作される（Ｓ２１）。そして、成膜、フォトリソグラフィ、エッチング、不純物注入、熱処理等のプロセスを通じて、半導体装置が製造される（Ｓ２２）。
そして、その製造過程において、半導体装置の電気的特性が評価、収集、蓄積する。蓄積されたデータは、次の補正時に参照され、使用される。
図１６Ａ、図１６Ｂに、電気的特性補正の実施例１を示す。また、図１７に、この電気的特性の測定時に用いられたトランジスタのレイアウトデータの例を示す。図１６Ａは、多段直列ＭＯＳＦＥＴのレイアウトで、複数のレイアウトについて、オン電流（ｉｄｓ０）と、閾値（Ｖｔｈ０）を測定した結果である。図１７は、図１６Ａの電気的特性を測定した半導体装置のレイアウトパターンである。
多段直列ＭＯＳＦＥＴのレイアウトでゲートピッチは通常のＳＰＩＣＥモデルのシミュレーションでは考慮されない。したがって、通常の設計では、ゲートピッチによらず、電気的特性が一定であることが期待されている(図１６Ａ点線参照) 。
しかし、現実の製造ラインのプロセスでは、実際に半導体装置を製造してみると、例えば、図１６Ａのような変動を測定できる。このような変動が起こった場合に、レイアウトパラメータと電気的特性の関係を表す関係式が得られているので、例えばレイアウトパラメータ(ここではgate pitch)とOPC（光近接効果補正）の補正パラメータXを変更させてみた。なお、ここで、パラメータＸ自体は、本情報システムの処理の説明には、直接関係はないので、具体的パラメータ名は省略する。
その場合に、電気的特性(Vth0, Ids0…)のうち、どれがどのくらい変動するかは、前記関係式からすでに分かっている。したがって関係式の逆演算により、目標値に近づけるためのパラメータXの補正量も得られる。ここではΔXが±1.0の範囲で補正した例(＊印)を
示す。図１６Ｂは、それぞれのゲートピッチにおいて、パラメータＸの変化量を示している。図16Ａの＊は、その値（図１６ＢのΔＸ）によって補正されたＸにてレイアウトを補正したときに得られた半導体装置の電気的特性（Ｉｄｓ０と、Ｖｔｈ０）を示している。ここで、Ｉｄｓ０、Ｖｔｈ０は、所定のバイアス条件で測定した閾値電流とドレイン電流である。
一方、図１６Ａで、黒丸、黒四角、黒三角は、それぞれ、補正前のレイアウトに対する半導体装置での測定データであり、それぞれ、ΔＸ＝−１、０、および１に相当する。
この実施例の横軸縦軸や最適化したパラメータ変数は、あくまで一例である。したがって、一般には複数のレイアウトパラメータを変数とし、縦軸に複数の電気的特性パラメータを実際には用いる。
実施例１では、OPC補正パラメータの１つをXとし、レイアウトパラメータの１つであるゲートピッチに対し、ゲートピッチの関数として、Xの補正量を求めたが、本方法の適用
は、このような例に限らない。
補正対象をOPC補正パラメータではなく、レイアウトパラメータそのもの(例えばレチクル上に反映させるゲート長、ゲート幅、ゲートピッチ、ゲートやアクティヴのクランク型(T型)とMOSFETの距離、STI幅やアクティヴダミーの形状などなど、を補正対象としてもよい。
実施例１に示した図１６の横軸は、レイアウトパラメータの１つであるゲートピッチに対し行っていたが、この対象を、例えばレチクル上に反映させるゲート長、ゲート幅、ゲートピッチ、ゲートやアクティヴのクランク型(T型)とMOSFETの距離、STI幅やアクティヴダミーの形状などなど、としてもよい（図７Ｂ参照）。
ターゲットの電気的特性はVth0, Ids0などに限らず、3つや１０個や２０個の電気的特
性パラメータを対象とし、一定の評価関数を定めて、ターゲット特性と、補正しようとしている実物の特性との特性差を評価してもよい。補正パラメータも１つに限らず、５個や１０個など、多変数でもよい。
以下、図１８から図２０により、複数のレイアウトパラメータによって、半導体装置の電気的特性を補正する概念を説明する。図１８は、レイアウトパラメータＰ１とＰ２による影響を例示する概念図である。ただし、ここでは、レイアウトパラメータの２つの組(P1, P2) は、任意であり、特に特定する必要はない。
いま、初期状態からの補正量をそれぞれ(ΔP1, ΔP2) とし、これらをそれぞれ、Ｘ軸
方向、およびＹ軸方向の値とする。そのときの目標値に近いかどうかを示す評価関数を考える。例えば、F(ΔP1, ΔP2) が小さいほど目標値に近い、とする。そのとき、F(ΔP1, ΔP2) は、等高線図で示すことができる。等高線データは、コンピュータ上では、（ΔP1i, ΔP2i, Hi）（ｉ＝１，２，・・・）のように数値の組として記述できる。
レイアウト依存の実測データから、F(ΔP1, ΔP2) の等高線は例えば、図１８の破線のようになる。最適化された点すなわち最も小さいところがＣ点である。しかし、パラメータ1 個による補正では、Ｐ１のみによる場合の最適値はＡ点、Ｐ２のみによる場合の最適値はＢ点になってしまう。Ａ点、Ｂ点ともにＣ点と比べて最適化できていない。本方法を実現する情報システムでは、複数のレイアウトパラメータの相関から最適値を求めるので、パラメータ１個による補正よりもさらに最適化できる。図１８はパラメータ２つの３次元で示したが、一般的には２次元以上の多次元空間になり、等高線の代りに等高平面になる。
また、図１８、はF(ΔP1, ΔP2) が連続的であると想定したが、不連続でも構わない。連続的な場合には、例えばマルカート法、シンプレックス法など既知の最適化問題の解法で最適値を求めることができる。F は、例えばIds , Vth などと目標値の差分の重み付け
付き自乗和でもよい。
図１９に、制約条件が加わった場合の最適化について考える。制約条件が４つあり、例えば図の４本の点線よりも原点側であるとする。制約条件の下では、最適化された点すなわち最も小さいところがＦ点である。しかし、パラメータ１個による補正では、Ｐ１のみによる場合の最適値はＡ点、Ｐ２のみによる場合の最適値はＥ点になってしまう。
Ａ点、Ｅ点ともにＦ点と比べて最適化できていない。本発明では、複数のレイアウトパラメータの相関から制約条件を正しく考慮し最適値を求めるので、パラメータ１個による補正よりもさらに最適化できる。制約条件は、図１９では、直線の境界で区切られた半平面を考えたが、一般的にはもっと多様でよい。Ｆが連続的な場合には、例えばマルカート法、シンプレックス法など既知の最適化問題の解法により最適値を求めることができる。
図２０に、最適値を満たす解が複数ある場合の補正の概念を例示する。図２０では、最適値を満たす条件のＰ１，Ｐ２の組は、Ｇ，Ｈ，Ｉ点の３カ所に存在する。さらに、制約条件が加わった場合の最適化について考える。制約条件が４つあり、例えば図の４本の点線よりも原点側であるとする。
制約条件の下では、最適化された点すなわち最も小さいところがＩ点である。このように、最適解を満たす点が多数ある場合はまず最適値を満たす解Ｇ，Ｈ，Ｉ点を求め、制約条件を考えてＩ点に決定してもよい。最初から制約条件内で最適化問題を解いてもよい。それでもなお多数の解が存在する場合にはどの点を選んでもよい。
図２１に、半導体装置に、本方法を適用した場合に、測定された電気的特性の例を示す。図２１で、黒丸は、補正前の例の特性の例である。また、矩形のマークは、パラメータＰ１だけで補正した例を示す。また、三角のマークは、パラメータＰ２だけで補正した例を示す。さらに、星形（アスターリスク）は、パラメータＰ１とＰとで補正した例を示す。このように、複数のレイアウトパラメータによって、総合的にレイアウトデータを補正することで、従来よりも正確に電気的特性を目標値に制御することができる。また、オン電流Ｉｄｓと、閾値Ｖｔｈの両方を設計値に追い込みたい場合など、複数の電気的特性を最適化する場合には、本方法は極めて有利となる。
レイアウトデータの例である。 トランジスタのレイアウトデータの例である。 半導体基板に形成される回路パターンの特徴を例示する図である。 ソース／ドレインが形成される活性層の形状がＬ字型に構成された例である。 半導体基板に形成される回路パターンの特徴を例示する図である。 ソース／ドレイン部分の寸法による半導体基板上の回路特性への影響を示す図である。 ソース／ドレイン部分の寸法による半導体基板上の回路特性への影響を示す図である。 レイアウトデータの変化と、半導体装置の電気的特性の変化との関係を示すデータ収集の手順のフローチャートの変形例である。 標準的なトランジスタから抽出されるレイアウトパラメータを例示する図である。 設計パターンを変化させたレイアウトデータと、そのレイアウトデータから抽出されるレイアウトパラメータを例示する図である。 各種レイアウトを例示する図である。 レイアウトデータを変更する手順の概要フローを例示する図である。 複数のレイアウトパラメータを完全に独立には、取り扱えない場合を例示する図である（パラメータ変更前）。 複数のレイアウトパラメータを完全に独立には、取り扱えない場合を例示する図である（パラメータ変更後）。 製造システムの構成図を例示する図である。 製造システムの構成図を例示する図である。 関数決定処理フローを示す図である。 補正処理のフローを例示する図である。 レイアウトパラメータの組を列挙する処理（図１３のＳ１５）の詳細を示す図である。 補正されたレイアウトデータによる半導体装置の製造フローである。 複数のレイアウトについて、オン電流と、閾値を測定した結果を例示する図である。 パラメータＸの変化量を例示する図である。 図１６Ａの電気的特性の測定時に用いられたトランジスタのレイアウトデータを例示する図である。 レイアウトパラメータの影響を例示する概念図である。 制約条件が加わった場合の最適化を例示する図である。 最適値を満たす解が複数ある場合の補正の概念を例示する図である。 測定された電気的特性の例を示す

Claims (9)

  1. 複数の半導体素子の電気的特性を測定する工程と、
    前記複数の半導体素子のレイアウトデータに基づいて、レイアウト変数を定義し、前記レイアウト変数と前記電気的特性との関数関係を決定する工程と、
    半導体装置の設計レイアウトデータから前記レイアウト変数の値を抽出する工程と、
    前記値と、前記関数関係とに基づいて前記半導体装置の予測電気的特性を求める工程と、
    前記半導体装置の目標電気的特性と前記予測電気的特性との差分を求める工程と、
    前記値の候補を複数生成する変数値生成工程と、
    前記差分が減少するように前記候補の中から特定値を選択する選択工程と、
    前記特定値に基づいて、前記設計レイアウトデータを変更する工程と、
    前記変更された前記設計レイアウトデータに基づいて、前記半導体装置を製造する工程とを含み、
    前記変数値生成工程は、前記関数関係を前記レイアウト変数で微分した微分係数を求める工程と、
    前記微分係数が所定の基準値以上となる範囲で前記特定値を選択する工程とを含む半導体装置の製造方法。
  2. 前記変数値生成工程は、前記レイアウト変数から前記電気的特性への第１写像関係から、前記電気的特性から前記レイアウト変数への第２写像関係を求める工程を含む、請求項１に記載の半導体装置の製造方法。
  3. 前記選択工程は、前記設計レイアウトデータとして許容可能な変更となる値を選択する工程をさらに含む請求項１または２に記載の半導体装置の製造方法。
  4. 前記選択工程は、複数種類の前記電気的特性についての前記差分を均等または異なる重みを付与して評価する評価値生成工程を含む請求項１から３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記電気的特性がトランジスタの閾値電圧、オン電流、オフリーク電流、論理回路の遅
    延時間、素子の寿命のいずれかである、請求項１から４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記レイアウト変数が、ゲート長、ゲート幅、隣接ゲートとのピッチ、隣接ゲートのゲート長、アクティヴ領域の幅、隣接アクティヴとの距離、隣接アクティヴ領域の幅の少なくとも１つを含む、請求項１から５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記選択工程は、前記補正後の前記設計レイアウトが設計規則に違反していないか否かを判定するステップを含む、請求項１から６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記選択工程は、前記補正後の前記設計レイアウトが製造上推奨される推奨ルールに沿っているか否かを判定する工程を含む、請求項１から７のいずれか１項に記載の半導体装置の製造方法。
  9. 前記レイアウト変数は、ゲート長、ゲート幅、隣接ゲートとのピッチ、隣接ゲートのゲート長、アクティヴ領域の幅、隣接アクティヴとの距離、隣接アクティヴ領域の幅の２つ以上を含む、請求項１から５のいずれか１項に記載の半導体装置の製造方法。
JP2007334030A 2007-12-26 2007-12-26 半導体装置の製造方法 Expired - Fee Related JP5034933B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007334030A JP5034933B2 (ja) 2007-12-26 2007-12-26 半導体装置の製造方法
US12/339,652 US8789002B2 (en) 2007-12-26 2008-12-19 Method for manufacturing semiconductor device on the basis of changed design layout data

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007334030A JP5034933B2 (ja) 2007-12-26 2007-12-26 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2009157573A JP2009157573A (ja) 2009-07-16
JP5034933B2 true JP5034933B2 (ja) 2012-09-26

Family

ID=40800251

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007334030A Expired - Fee Related JP5034933B2 (ja) 2007-12-26 2007-12-26 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US8789002B2 (ja)
JP (1) JP5034933B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8935146B2 (en) * 2007-03-05 2015-01-13 Fujitsu Semiconductor Limited Computer aided design apparatus, computer aided design program, computer aided design method for a semiconductor device and method of manufacturing a semiconductor circuit based on characteristic value and simulation parameter
JP4973572B2 (ja) * 2008-03-28 2012-07-11 富士通セミコンダクター株式会社 半導体回路の設計方法および製造方法
US8660818B2 (en) * 2009-08-11 2014-02-25 Synopsys, Inc. Systemic diagnostics for increasing wafer yield
TWI529551B (zh) * 2009-09-10 2016-04-11 卡登斯系統設計公司 用於實作圖形可編輯參數化單元之系統及方法
JP5535154B2 (ja) 2011-09-02 2014-07-02 株式会社東芝 基準信号発生回路
US8735994B2 (en) * 2012-03-27 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical-free dummy gate
JP5923046B2 (ja) * 2013-01-11 2016-05-24 株式会社東芝 半導体装置の製造方法
KR102560698B1 (ko) 2016-03-04 2023-07-27 삼성전자주식회사 수직형 메모리 셀들을 포함하는 집적 회로의 레이아웃을 검증하기 위한 방법 및 시스템
US10796068B2 (en) 2018-09-11 2020-10-06 Samsung Electronics Co., Ltd. Standard cell design system, standard cell design optimization method thereof, and semiconductor design system
JP7502205B2 (ja) * 2021-01-14 2024-06-18 株式会社東芝 設計支援装置、設計支援システム、電気装置、設計支援方法、プログラム、及び記憶媒体
CN115621271A (zh) * 2021-07-12 2023-01-17 长鑫存储技术有限公司 一种半导体器件版图结构及半导体器件形成方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2605188B2 (ja) * 1990-07-19 1997-04-30 三菱電機株式会社 回路定数自動設計システム及び回路定数最適化方法
JPH06337904A (ja) * 1993-05-31 1994-12-06 Mitsubishi Electric Corp レイアウト検証装置
JP2716378B2 (ja) * 1994-10-27 1998-02-18 甲府日本電気株式会社 回路最適化装置
JPH0964187A (ja) 1995-08-22 1997-03-07 Fujitsu Ltd 半導体製造工程における品質補正方法
JPH10163330A (ja) * 1996-12-03 1998-06-19 Nec Corp レイアウト考慮遅延最適化装置および方法
JP3284102B2 (ja) 1997-08-22 2002-05-20 株式会社東芝 マスクパターン補正方法及び該補正方法に用いられる露光マスク並びに半導体装置の製造方法
JP2000114338A (ja) * 1998-09-30 2000-04-21 Mitsubishi Electric Corp 半導体装置の特性変動評価方法、特性変動評価装置および特性変動評価プログラムを記憶した記録媒体
US7016794B2 (en) * 1999-03-16 2006-03-21 Lsi Logic Corporation Floor plan development electromigration and voltage drop analysis tool
US6675139B1 (en) * 1999-03-16 2004-01-06 Lsi Logic Corporation Floor plan-based power bus analysis and design tool for integrated circuits
JP2004031909A (ja) 2002-05-08 2004-01-29 Sony Corp ゲート電極形成用設計パターンの補正方法、当該方法を用いて形成される半導体装置とその製造方法
JP2004086546A (ja) * 2002-08-27 2004-03-18 Matsushita Electric Ind Co Ltd 回路シミュレーション方法
JP2006178907A (ja) * 2004-12-24 2006-07-06 Matsushita Electric Ind Co Ltd 回路シミュレーション方法および装置
JP2006343217A (ja) * 2005-06-09 2006-12-21 Matsushita Electric Ind Co Ltd 回路シミュレーション方法および回路シミュレーション装置
JP2007042990A (ja) * 2005-08-05 2007-02-15 Nec Electronics Corp 半導体装置の設計方法、その設計プログラムおよびその設計装置
US7673260B2 (en) * 2005-10-24 2010-03-02 Cadence Design Systems, Inc. Modeling device variations in integrated circuit design
JP4874207B2 (ja) * 2007-10-01 2012-02-15 ルネサスエレクトロニクス株式会社 回路シミュレーション方法、回路シミュレーション装置、及びプログラム
JP4973572B2 (ja) * 2008-03-28 2012-07-11 富士通セミコンダクター株式会社 半導体回路の設計方法および製造方法
EP2117045A1 (en) * 2008-05-09 2009-11-11 Imec Design Methodology for MuGFET ESD Protection Devices
JP2010034402A (ja) * 2008-07-30 2010-02-12 Toshiba Corp パターン形状予測方法
KR20110106709A (ko) * 2010-03-23 2011-09-29 삼성전자주식회사 레이아웃 검사 방법

Also Published As

Publication number Publication date
US20090172611A1 (en) 2009-07-02
JP2009157573A (ja) 2009-07-16
US8789002B2 (en) 2014-07-22

Similar Documents

Publication Publication Date Title
JP5034933B2 (ja) 半導体装置の製造方法
US8418087B2 (en) Analyzing multiple induced systematic and statistical layout dependent effects on circuit performance
US7941768B1 (en) Photolithographic process simulation in integrated circuit design and manufacturing
TWI470461B (zh) 修改佈局檔的方法、資料處理系統、及其製造物品與積體電路
JP4832088B2 (ja) 改善されたアシストフィーチャ構造をマスクレイアウトにおいて決定するための方法および装置
JP4973572B2 (ja) 半導体回路の設計方法および製造方法
US20070100591A1 (en) Parameter extracting device and parameter extracting method in simulation, photomask created from parameter extracting method, and semiconductor device
JP4882902B2 (ja) シミュレーション方法及びプログラム
US7272460B2 (en) Method for designing a manufacturing process, method for providing manufacturing process design and technology computer-aided design system
KR20200002303A (ko) 추출된 모델 파라미터를 이용하여 집적 회로를 설계하기 위한 컴퓨팅 시스템 및 이를 이용한 집적 회로의 제조 방법
JP5288894B2 (ja) 半導体装置の製造管理方法
US8601430B1 (en) Device matching tool and methods thereof
JP4714854B2 (ja) マスクパターン設計方法、マスクパターン設計装置および半導体装置の製造方法
JP2010097369A (ja) 最適パラメータ抽出装置及び抽出方法、並びに本方法を用いるマスクデータ、マスク及び半導体装置の製造方法
US8555224B2 (en) Circuit simulation method and semiconductor integrated circuit
JP2006343217A (ja) 回路シミュレーション方法および回路シミュレーション装置
TW202242701A (zh) 佈線後壅塞優化方法
US20120198393A1 (en) Lithography verification apparatus and lithography simulation program
Pan et al. Design for manufacturing meets advanced process control: A survey
TW202331580A (zh) 積體電路的佈局圖的修改方法及修改系統及電腦編程產品
CN111125984A (zh) 集成电路设计方法
US20200201955A1 (en) Design system and method employing three-dimensional (3d) emulation of in-kerf optical macros
US20060190863A1 (en) Method for improving accuracy of MOSFET models used in circuit simulation integrated circuits
JP5374727B2 (ja) リソグラフィシミュレーション装置、ならびにリソグラフィシミュレーションプログラムおよびそれを使用した半導体装置設計製造方法
US20050198603A1 (en) Method for physical parameter extraction for transistor model

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100726

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120207

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120409

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120605

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120618

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150713

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5034933

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees