JP4882902B2 - シミュレーション方法及びプログラム - Google Patents

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Description

本発明は、シミュレーション方法及びプログラムに係り、特に半導体集積回路の解析を行うシミュレーション方法、及びそのようなシミュレーションの手順をコンピュータに実行させるプログラムに関する。
従来、例えばレイアウト設計段階で回路のタイミング解析(シミュレーション)を行う場合、回路を構成するセル(素子)の種類や素子の各部の寸法等に関する情報を含むネットリストを用いていた。しかし、近年、半導体集積回路(LSI)の微細化が進むにつれて、ネットリストに含まれる情報だけでは、回路の特性を十分表せなくなってきている。例えば、同一形状のセル又は回路であっても、レイアウトパターンやレイアウト位置によって回路特性が異なることがある。レイアウトパターンやレイアウト位置によって回路特性が異なる主たる原因としては、トランジスタのポリシリコンゲートのピッチに依存した回路特性の変動やSTI(Shallow Trench Isolation)からの応力による回路特性の変動がある。このような回路特性の変動は、LSIの微細化により顕著になってきており、回路特性の変動によるタイミング解析への影響は複雑化してきている。
ネットリストとデバイス特性の実測データから得られたパラメータに基づいて回路のシミュレーションを行う方法が、例えば特許文献1にて提案されている。
特開2004−86546号公報
従来の回路のタイミング解析は、回路のレイアウトパターンやレイアウト位置を考慮していないネットリストに基づいて行っているため、LSIの微細化に伴う回路特性の変動を考慮することができず、解析精度を更に向上することは難しいという問題があった。
そこで、本発明は、回路の解析精度を向上することのできるシミュレーション方法及びプログラムを提供することを目的とする。
上記の課題は、コンピュータによるシミュレーション方法であって、解析対象の回路を構成するセルの優先度情報に基づいて該回路のレイアウトパラメータに重み付けを施し、該重み付けを施した該レイアウトパラメータを物理特性に変換してメモリ部に格納する第1の変換手順と、該メモリ部から読み出した該物理特性を回路パラメータに変換して該メモリ部に格納する第2の変換手順と、該メモリ部から読み出した該回路パラメータを含むネットリストに基づいて該回路の解析を行う解析手順とを該コンピュータに実行させることを特徴とするシミュレーション方法により達成できる。
上記の課題は、コンピュータに回路のシミュレーションを行わせるプログラムであって、該回路を構成するセルの優先度情報に基づいて該回路のレイアウトパラメータに重み付けを施し、該重み付けを施した該レイアウトパラメータを物理特性に変換してメモリ部に格納する第1の変換手順と、該メモリ部から読み出した該物理特性を回路パラメータに変換して該メモリ部に格納する第2の変換手順と、該メモリ部から読み出した該回路パラメータを含むネットリストに基づいて該回路の解析を行う解析手順とを該コンピュータに実行させることを特徴とするプログラムにより達成できる。
本発明によれば、回路の解析精度を向上することのできるシミュレーション方法及びプログラムを実現することができる。
図1は、本発明のシミュレーションの手順の概略を説明するフローチャートである。図1に示すように、ステップS1は回路のレイアウトパターンやレイアウト位置に関するレイアウトパラメータを物理特性に変換し、ステップS2は物理特性を回路のレイアウトパラメータを考慮した回路シミュレーションを行なうシミュレータの回路パラメータ、例えばSPICEパラメータに変換する。レイアウトパラメータは、レイアウト情報が数値化される前の例えばGDSから周知の方法で生成可能である。又、物理特性のSPICEパラメータへの変換も、周知の方法で行える。ステップS3はSPICEパラメータを含むネットリストに基づいてレイアウト設計段階のタイミング解析等の解析を行う。ネットリストに基づいたタイミング解析自体は、周知の方法で行える。本発明は、ステップS1でレイアウトパラメータを物理特性に変換する際に、回路を構成するセルの種類や数等の優先度情報に基づいてセルのレイアウトパラメータに重み付けを施す点に特徴がある。これにより、物理特性に、レイアウトパターンやレイアウト位置によって異なる回路特性を反映させることができる。
ここで、セルとは、回路を構成する単位である。図2はセルの一例を示す図である。図2の例では、セル10は配線11により区画された拡散領域12A,12Bを有するトランジスタである。拡散領域12A,12Bの図2中横方向の長さ(ソース/ドレイン領域の幅)は夫々SA,SBである。又、配線11の図2中横方向及び縦方向の長さは夫々L,Wである。回路のレイアウトパラメータには、これらのパラメータSA,SB,L,Wや、ソース領域の面積AS、ドレイン領域の面積AD、ソース領域の周囲長PS、ドレイン領域の周囲長PD等が含まれる。
回路の物理特性は、Vth=Fvth(L, W, SA, SB, ...)、Ids=Fids(L, W, SA, SB, ...)等が含まれる。ここで、Vthはトランジスタの閾値電圧、Idsはトランジスタのソース・ドレイン電流、Fvthは閾値電圧Vthを表す関数、Fidsはソース・ドレイン電流Idsを表す関数を示す。
図3は、ステップS1で行う変換に利用可能なテーブルの一例を説明する図である。図3は一例として、拡散領域の形状が互いに異なる3種類のセルCell1, Cell2, Cell3のレイアウトパラメータSA,SB,L,Wと、実際にセルCell1, Cell2, Cell3を作成して測定された物理特性、即ち、閾値電圧Vth及びソース・ドレイン電流Idsの実測値を含むテーブルを示す。優先度情報に基づいてテーブル中のレイアウトパラメータSA,SB,L,Wに重み付けを施してから上記関数Fvth,Fidsの物理特性、即ち、閾値電圧Vth及びソース・ドレイン電流Idsにテーブル中の実測値を代入することで、重み付けされたレイアウトパラメータが物理特性に変換される。図3中、レイアウトパラメータ及び物理特性は夫々任意単位で示す。又、図3及び後述する図8において、セルCell1, Cell2, Cell3の形状は、レイアウトパラメータと物理特性との対応関係がわかりやすいように便宜上図示してあり、実際のテーブルには含まれない。このようなテーブルを用意しておくことで、各セルCell1, Cell2, Cell3のレイアウトパラメータを容易に重み付けしてから物理特性に変換することができる。尚、レイアウトパラメータには、例えばセルCell3のように拡散領域が矩形でない場合には図2中SC1,SC2で示す如き長さ等の情報を含むことは言うまでもない。
ステップS2で上記の如き物理特性Vth=Fvth(L, W, SA, SB, ...)、Ids=Fids(L, W, SA, SB, ...)等をSPICEパラメータに変換すると、例えばdelvto mulu0等のセルの特性を変化させるためのパラメータが得られる。delvtoはトランジスタの閾値電圧Vthを変化させるためのパラメータ、mulu0はトランジスタのチャネルを通る電子の移動度を変化させるためのパラメータである。SPICEパラメータdelvto, mulu0をネットリストに反映させると、m01 pch L W AD AS PD PS SA SB delvto mulu0となる。ここで、m01は例えば図2に示すセル10に付けられた名称(コード)であり、pchはセル10がpチャネルトランジスタであることを示す。
SPICEパラメータには、レイアウトパターンやレイアウト位置によって異なる回路特性が反映されているので、このようなSPICEパラメータを含むネットリストにもレイアウトパターンやレイアウト位置によって異なる回路特性が反映されていることになる。
図4は、セルCell1, Cell2, Cell3で構成された回路のレイアウトパラメータの値と対応する実測値との関係を示す図である。図4中、縦軸は実測値を任意単位で示し、横軸はパラメータ値を任意単位で示す。ステップS1でレイアウトパラメータを物理特性に変換する際には、回路を構成するセルCell1, Cell2, Cell3の種類や数等の優先度情報に基づいてセルCell1, Cell2, Cell3のレイアウトパラメータに重み付けを施すことで、回路全体としてレイアウトパラメータ値と実測値との間に図4に示す如き略線形な関係Iが保たれるようにする。
このように、本発明では、レイアウトパラメータを物理特性に変換する際に、重み付けを用いたフィッティング手法を採用することにより、回路のレイアウトパラメータを考慮したSPICEパラメータを含むネットリストに基づいて回路の解析を行う。このため、回路の解析の結果(シミュレーション結果)と実際に回路を作成して各種特性を測定して得られる実測値との乖離を抑制することができ、LSIの微細化に伴う回路特性の変動を考慮した解析を行うことができるので、解析精度を向上することができる。
図5は、本発明が適用されるコンピュータシステムの斜視図である。図5に示すコンピュータシステム100は、CPUやディスクドライブ等を内蔵した本体部101、本体部101からの指示により表示画面102a上に回路の解析結果等を表示するディスプレイ102、コンピュータシステム100に種々の情報を入力するためのキーボード103、ディスプレイ102の表示画面102a上の任意の位置を指定するマウス104及び外部のデータベース等にアクセスして他のコンピュータシステムに記憶されているプログラム等をダウンロードするモデム105を有する。
ディスク110等の可搬型記録媒体に格納されるか、モデム105等の通信装置を使って他のコンピュータシステムの記録媒体106からダウンロードされる、コンピュータシステム100に少なくとも回路の解析を含むシミュレーション機能を持たせるプログラム(シミュレーションソフトウェア又はツール)は、コンピュータシステム100に入力されてコンパイルされる。プログラムは、コンピュータシステム100(即ち、後述するCPU201)をシミュレーション機能を有する回路設計支援装置(又は、シミュレーションシステム)として動作させる。プログラムは、例えばディスク110等のコンピュータ読み取り可能な記録媒体に格納されていても良い。コンピュータ読み取り可能な記録媒体は、ディスク110、ICカードメモリ、フロッピー(登録商標)ディスク等の磁気ディスク、光磁気ディスク、CD-ROM等の可搬型記録媒体に限定されるものではなく、モデム105やLAN等の通信装置や通信手段を介して接続されるコンピュータシステムでアクセス可能な各種記録媒体を含む。
図6は、コンピュータシステム100の本体部101内の要部の構成を説明するブロック図である。図6中、本体部101は、バス200により接続されたプロセッサ(CPU)201、RAMやROM等からなるメモリ部202、ディスク110用のディスクドライブ203及びハードディスクドライブ(HDD)204からなる。本実施例では、ディスプレイ102、キーボード103及びマウス104も、バス200を介してCPU201に接続されているが、これらは直接CPU201に接続されていても良い。又、ディスプレイ102は、入出力画像データの処理を行う周知のグラフィックインタフェース(図示せず)を介してCPU201に接続されていても良い。
コンピュータシステム100において、キーボード103やマウス104は回路設計支援装置の入力部(又は手段)を構成する。ディスプレイ102は、解析結果等のシミュレーション結果を画面102a上に表示する表示部(又は手段)を構成する。CPU201は、解析対象の回路のレイアウトパラメータを物理特性に変換する第1の変換部(又は手段)、物理特性をSPICEパラメータに変換する第2の変換部(又は手段)、及びSPICEパラメータに基づいて回路の解析を行う解析部(又は手段)として機能する。メモリ部202、ディスクドライブ102及びHDD204は、メモリ部(又は手段)を構成する。
尚、コンピュータシステム100の構成は図5及び図6に示す構成に限定されるものではなく、代わりに各種周知の構成を使用しても良い。
図7は、本発明の第1実施例の動作を説明するフローチャートである。図7に示す処理は、CPU201により実行される。図7中、図1と同一ステップには同一符号を付し、その説明は省略する。ここでは説明の便宜上、優先度情報がセルCell1, Cell2, Cell3の種類に応じて設定されており、セルCell1が最も高い優先度「1」、セルCell2が2番目に高い優先度「2」、セルCell3が3番目に高い優先度「3」であるものとする。
図7において、ステップS1は、解析対象の回路が例えば200個のセルで構成されている場合、メモリ部から読み出された、或いは、入力部から入力されたレイアウトパラメータに対して、例えば半数の100個以上の一定数のセルが最も高い優先度「1」のセルCell1であるとみなす、セルの優先度に応じた重み付けを施してから物理特性に変換してメモリ部に格納する。ステップS1が重み付けを施したレイアウトパラメータを物理特性に変換する際に利用可能な図3に示す如きテーブルは、例えばメモリ部に格納されている。ステップS2は、物理特性をメモリ部から読み出し、SPICEパラメータに変換してメモリ部に格納する。これにより、100個のセルについてはレイアウトパラメータが優先度が最も高いセルCell1のレイアウトパラメータにフィッティングされ、ステップS3−1ではメモリ部から読み出した、或いは、入力部から入力されたネットリストに基づいて、メモリ部から読み出された回路のレイアウトパラメータを考慮したSPICEパラメータを含むネットリストを生成し、このネットリストに基づいてタイミング解析を行うことができる。ステップS3−1のタイミング解析の結果は、必要に応じてメモリ部に格納されると共に表示部に表示される。このため、回路のタイミング解析の結果(シミュレーション結果)と実際に回路を作成して各種特性を測定して得られる実測値との乖離を抑制することができ、LSIの微細化に伴う回路特性の変動を考慮したタイミング解析を行うことができるので、解析精度を向上することができる。
本発明の第1実施例の変形例では、図7に示すステップS1において、例えばセルCell1に対しては「x」、セルCell2に対しては「y」、セルCell3に対しては「z」とする、セルの種類に応じた重み付けを施してからレイアウトパラメータを物理特性に変換する。これにより、例えばx=100,y=60,z=40で解析対象の回路が200個のセルで構成されている場合、100個はセルCell1、60個はセルCell2、40個はセルCell3であるとみなし、レイアウトパラメータが優先度の高いセルCell1, Cell2, Cell3の順にフィッティングされる。
図8は、第1実施例の変形例の動作を説明するフローチャートである。図8は、図7に示すステップS1が実行する処理を示す。図8では説明の便宜上、テーブルTb1は図3に示すテーブルの一部のみを示し、このテーブルTb1が重み付けによりテーブルTb2のように変換される場合を示す。テーブルTb1,Tb2で使用するレイアウトパラメータは、例えばTEG(Test Element Group)等の、実測値とシミュレーション値のキャリブレーションが取れているものである。
ステップS101では、メモリ部に格納されているテーブルTb1のレイアウトパラメータSA,SBに対して、例えばセルCell1に対してはx=3、セルCell2に対してはy=1、セルCell3に対してはz=1なる重み付けを施してテーブルTb2に変換し、このテーブルTb2をメモリ部に格納する。ステップS102では、テーブルTb2の重み付けされたレイアウトパラメータSA,SBを用いて関数Fvthで表される物理特性、即ち、閾値電圧Vthを計算する。例えば、閾値電圧Vthは、Vth=a*SA+b*SB+c*SA*SB+d*SA2+e*SB2+fなる関数で表され、a,b,c,d,e,fは夫々係数である。尚、物理特性としてソース・ドレイン電流Idsを計算するようにしても、閾値電圧Vthとソース・ドレイン電流Idsの両方を計算するようにしても良い。
ステップS103では、テーブルTb2の重み付けされたレイアウトパラメータを用いて得られるフィッティング結果Xregと、テーブルTb2の物理特性の実測値Xmeasとの誤差を算出する。誤差は、データの個数をnで示すと、例えば
Figure 0004882902
なる式から算出される。ここでは説明の便宜上、閾値電圧Vthのフィッティング結果Xregと実測値Xmeasとの誤差が算出されるものとする。
ステップS104では、誤差が解析対象の回路について算出された結果の中で最小となったか、或いは、誤差が所定値以下となったか否かを判定する。ステップS104の判定結果がNOであると、処理はステップS102へ戻り、係数a,b,c,d,eの値を調整し、ステップS104の判定結果がYESになるまでステップS102〜S104が繰り返される。一方、ステップS104の判定結果がYESであると、ステップS105では重み付けされたレイアウトパラメータを物理特性に変換するのに用いる関数、即ち、変換式を確定する。この場合、例えばFvth(SA', SB')が確定される。
このようにして、フィッティング結果Xregと物理特性の実測値Xmeasとの誤差が最小、或いは、所定値以下となるように上記変換式が生成される。
図9は、第1実施例の変形例の効果を説明する図である。図9中、縦軸はフィッティング結果Xregと物理特性の実測値Xmeasの比であるXreg/Xmeasを示し、横軸は解析した各回路に付けられたモニタIDを示す。又、●印はレイアウトパラメータに重み付けをしない場合を示し、◆印はレイアウトパラメータに重み付けをした場合を示す。図9からも明らかなように、モニタIDが#30以降の回路については、フィッティング結果Xregが実測値Xmeasから大幅にずれてしまっている。しかし、モニタIDが#30以降の回路については優先度情報に基づいて例えばセルCell1に対して例えばx=100の重み付けをすることにより、より実測値Xmeasに近いフィッティング結果Xregが得られることが確認された。
尚、第1実施例のように、レイアウトパラメータにセルの優先度に応じた重み付けを施した場合も、基本的には図9と同様の傾向が得られることが確認された。
図10は、本発明の第2実施例の動作を説明するフローチャートである。図10中、図7と同一ステップには同一符号を付し、その説明は省略する。
図10において、ステップS11は、GDSからセルの種類及び各種類のセルの数を優先度情報として取得する。GDSは、入力部から入力されても、メモリ部から読み出されても良い。ステップS1は、優先度情報に基づき、レイアウトパラメータに、最もセル数の多い種類のセルから順に重み付けを施して物理特性に変換する。その他の処理は、上記第1実施例の場合と同様である。
又、第2実施例によっても、上記第1実施例及びその変形例と同様の効果が得られることが確認された。
図11は、本発明の第3実施例の動作を説明するフローチャートである。図11中、図7と同一ステップには同一符号を付し、その説明は省略する。
図11において、ステップS21は、GDSからセルの種類又はセルの数を優先度情報として取得する。GDSは、入力部から入力されても、メモリ部から読み出されても良い。ステップS1−1は、優先度情報に基づき、レイアウトパラメータのうち、回路中の特定の種類のセル又は特定数以上の数を有するセルのみに対して重み付けを施して物理特性に変換する。ステップS31は、レイアウトパラメータを、回路中の全てのセルについて物理特性に変換する。ステップS1−2は、ステップS1−1で得られた物理特性とステップS31で得られた物理特性をマージした物理特性を求める。ステップS1−2で求められる物理特性は、回路中の特定の種類のセル又は特定数以上の数を有するセルの特性を重視したものとなっているので、SPICEパラメータ等を用いて特性のセルに着目して解析を行う場合等に適している。その他の処理は、上記第1実施例の場合と同様である。
又、第3実施例によっても、上記第1実施例及びその変形例と同様の効果が得られることが確認された。
上記各実施例では、SPICEパラメータを含むネットリストがタイミング解析に用いられる場合を説明したが、本発明のようにレイアウトパラメータを物理特性に変換する際に回路を構成するセルの種類や数等の優先度情報に基づいてセルのレイアウトパラメータに重み付けを施し、このような変換により得られた物理特性を変換して得たSPICEパラメータを含むネットリストは、タイミング解析以外の電流や電圧等の解析(シミュレーション)にも使用可能であることは言うまでもない。又、上記のような変換により得られた物理特性を変換して得たSPICEパラメータは、SPICEモデルの各種解析にも使用可能である。
尚、本発明は、以下に付記する発明をも包含するものである。
(付記1)
コンピュータによるシミュレーション方法であって、
解析対象の回路を構成するセルの優先度情報に基づいて該回路のレイアウトパラメータに重み付けを施し、該重み付けを施した該レイアウトパラメータを物理特性に変換してメモリ部に格納する第1の変換手順と、
該メモリ部から読み出した該物理特性を回路パラメータに変換して該メモリ部に格納する第2の変換手順と、
該メモリ部から読み出した該回路パラメータを含むネットリストに基づいて該回路の解析を行う解析手順とを該コンピュータに実行させることを特徴とする、シミュレーション方法。
(付記2)
該優先度情報は、該セルの種類又は該回路に含まれる該セルの数であることを特徴とする、付記1記載のシミュレーション方法。
(付記3)
該レイアウトパラメータは該セルの形状情報を含み、該物理特性は該セルに含まれるトランジスタの閾値電圧又は該トランジスタを流れる電流を含み、該回路パラメータは該特性を変化させる情報を含むことを特徴とする、付記1又は2記載のシミュレーション方法。
(付記4)
該第1の変換手順は、重み付けを施していないレイアウトパラメータを物理特性に変換し、該重み付けを施したレイアウトパラメータから変換した物理特性とマージし、
該第2の変換手順は、マージされた物理特性を該回路パラメータに変換することを特徴とする、付記1乃至3のいずれか1項記載のシミュレーション方法。
(付記5)
該解析手順は、該回路のレイアウト設計段階のタイミング解析を行うことを特徴とする、付記1乃至4のいずれか1項記載のシミュレーション方法。
(付記6)
該解析手順は、該解析の結果を表示部に表示することを特徴とする、付記1乃至5のいずれか1項記載のシミュレーション方法。
(付記7)
該第1の変換手順は、変換に用いる変換式を、該重み付けされた該レイアウトパラメータを用いて得られるフィッティング結果と、該物理特性の実測値との誤差が所定値以下となるように生成することを特徴とする、付記1乃至6のいずれか1項記載のシミュレーション方法。
(付記8)
コンピュータによるシミュレーション方法であって、
解析対象の回路を構成するセルの優先度情報に基づいて該回路のレイアウトパラメータに重み付けを施し、該重み付けを施した該レイアウトパラメータを物理特性に変換してメモリ部に格納する第1の変換手順と、
該メモリ部から読み出した該物理特性を回路パラメータに変換して該メモリ部に格納する第2の変換手順とを該コンピュータに実行させ、
該回路パラメータに、該レイアウトパラメータによって異なる回路特性を反映させたことを特徴とする、シミュレーション方法。
(付記9)
コンピュータに回路のシミュレーションを行わせるプログラムであって、
該回路を構成するセルの優先度情報に基づいて該回路のレイアウトパラメータに重み付けを施し、該重み付けを施した該レイアウトパラメータを物理特性に変換してメモリ部に格納する第1の変換手順と、
該メモリ部から読み出した該物理特性を回路パラメータに変換して該メモリ部に格納する第2の変換手順と、
該メモリ部から読み出した該回路パラメータを含むネットリストに基づいて該回路の解析を行う解析手順とを該コンピュータに実行させることを特徴とする、プログラム。
(付記10)
該優先度情報は、該セルの種類又は該回路に含まれる該セルの数であることを特徴とする、付記9記載のプログラム。
(付記11)
該レイアウトパラメータは該セルの形状情報を含み、該物理特性は該セルに含まれるトランジスタの閾値電圧又は該トランジスタに流れる電流を含み、該回路パラメータは該セルの特性を変化させる情報を含むことを特徴とする、付記9又は10記載のプログラム。
(付記12)
該第1の変換手順は、重み付けを施していない該レイアウトパラメータを該物理特性に変換し、該重み付けを施した該レイアウトパラメータから変換した該物理特性とマージし、
該第2の変換手順は、マージされた該物理特性を該回路パラメータに変換することを特徴とする、付記9乃至11のいずれか1項記載のプログラム。
(付記13)
該解析手順は、該回路のレイアウト設計段階のタイミング解析を行うことを特徴とする、付記9乃至12のいずれか1項記載のプログラム。
(付記14)
該解析手順は、該解析の結果を表示部に表示することを特徴とする、付記9乃至13のいずれか1項記載のプログラム。
(付記15)
該第1の変換手順は、変換に用いる変換式を、該重み付けされた該レイアウトパラメータを用いて得られるフィッティング結果と、該物理特性の実測値との誤差が所定値以下となるように生成することを特徴とする、付記9乃至14のいずれか1項記載のプログラム。
(付記16)
コンピュータによるシミュレーション方法であって、
解析対象の回路を構成するセルの優先度情報に基づいて該回路のレイアウトパラメータに重み付けを施し、該重み付けを施した該レイアウトパラメータを物理特性に変換してメモリ部に格納する第1の変換手順と、
該メモリ部から読み出した該物理特性を回路パラメータに変換して該メモリ部に格納する第2の変換手順とを該コンピュータに実行させ、
該回路パラメータに、該レイアウトパラメータによって異なる回路特性を反映させたことを特徴とする、シミュレーション方法。
以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。
本発明のシミュレーションの手順の概略を説明するフローチャートである。 セルの一例を示す図である。 レイアウトパラメータから物理特性への変換に利用可能なテーブルの一例を説明する図である。 セルのレイアウトパラメータの値と対応する実測値との関係を示す図である。 本発明が適用されるコンピュータシステムの斜視図である。 コンピュータシステムの本体部内の要部の構成を示すブロック図である。 本発明の第1実施例の動作を説明するフローチャートである。 第1実施例の変形例の動作を説明するフローチャートである。 第1実施例の変形例の効果を説明する図である。 本発明の第2実施例の動作を説明するフローチャートである。 本発明の第3実施例の動作を説明するフローチャートである。
符号の説明
100 コンピュータシステム
101 本体部
102 ディスプレイ
103 キーボード
110 ディスク
201 CPU
202 メモリ部

Claims (10)

  1. コンピュータによるシミュレーション方法であって、
    解析対象の回路を構成するセルの優先度情報に基づいて該回路のレイアウトパラメータに重み付けを施し、該重み付けを施した該レイアウトパラメータを物理特性に変換してメモリ部に格納する第1の変換手順と、
    該メモリ部から読み出した該物理特性を回路パラメータに変換して該メモリ部に格納する第2の変換手順と、
    該メモリ部から読み出した該回路パラメータを含むネットリストに基づいて該回路の解析を行う解析手順とを該コンピュータに実行させることを特徴とする、シミュレーション方法。
  2. 該優先度情報は、該セルの種類又は該回路に含まれる該セルの数であることを特徴とする、請求項1記載のシミュレーション方法。
  3. 該レイアウトパラメータは該セルの形状情報を含み、該物理特性は該セルに含まれるトランジスタの閾値電圧又は該トランジスタを流れる電流を含み、該回路パラメータは該特性を変化させる情報を含むことを特徴とする、請求項1又は2記載のシミュレーション方法。
  4. 該第1の変換手順は、重み付けを施していないレイアウトパラメータを物理特性に変換し、該重み付けを施したレイアウトパラメータから変換した物理特性とマージし、
    該第2の変換手順は、マージされた物理特性を該回路パラメータに変換することを特徴とする、請求項1乃至3のいずれか1項記載のシミュレーション方法。
  5. 該解析手順は、該回路のレイアウト設計段階のタイミング解析を行うことを特徴とする、請求項1乃至4のいずれか1項記載のシミュレーション方法。
  6. コンピュータに回路のシミュレーションを行わせるプログラムであって、
    該回路を構成するセルの優先度情報に基づいて該回路のレイアウトパラメータに重み付けを施し、該重み付けを施した該レイアウトパラメータを物理特性に変換してメモリ部に格納する第1の変換手順と、
    該メモリ部から読み出した該物理特性を回路パラメータに変換して該メモリ部に格納する第2の変換手順と、
    該メモリ部から読み出した該回路パラメータを含むネットリストに基づいて該回路の解析を行う解析手順とを該コンピュータに実行させることを特徴とする、プログラム。
  7. 該優先度情報は、該セルの種類又は該回路に含まれる該セルの数であることを特徴とする、請求項6記載のプログラム。
  8. 該レイアウトパラメータは該セルの形状情報を含み、該物理特性は該セルに含まれるトランジスタの閾値電圧又は該トランジスタに流れる電流を含み、該回路パラメータは該セルの特性を変化させる情報を含むことを特徴とする、請求項6又は7記載のプログラム。
  9. 該第1の変換手順は、重み付けを施していない該レイアウトパラメータを該物理特性に変換し、該重み付けを施した該レイアウトパラメータから変換した該物理特性とマージし、
    該第2の変換手順は、マージされた該物理特性を該回路パラメータに変換することを特徴とする、請求項6乃至8のいずれか1項記載のプログラム。
  10. 該第1の変換手順は、変換に用いる変換式を、該重み付けされた該レイアウトパラメータを用いて得られるフィッティング結果と、該物理特性の実測値との誤差が所定値以下となるように生成することを特徴とする、請求項6乃至9のいずれか1項記載のプログラム。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110078649A1 (en) * 2009-09-30 2011-03-31 Ssu-Pin Ma Wafer layout assisting method and system
JP5463856B2 (ja) * 2009-11-02 2014-04-09 富士通株式会社 入力パラメータ値セット特定プログラム、方法及び装置
CA2781387C (en) * 2009-11-19 2019-04-16 Atellis, Inc. Apparatus, method and computer readable medium for simulation integration
JP5509952B2 (ja) * 2010-03-16 2014-06-04 富士通セミコンダクター株式会社 シミュレーション方法、シミュレーション装置、プログラム、及び記憶媒体
KR20110106709A (ko) 2010-03-23 2011-09-29 삼성전자주식회사 레이아웃 검사 방법
US9811626B2 (en) 2014-09-18 2017-11-07 Samsung Electronics Co., Ltd. Method of designing layout of semiconductor device
US9767248B2 (en) 2014-09-18 2017-09-19 Samsung Electronics, Co., Ltd. Semiconductor having cross coupled structure and layout verification method thereof
US10095825B2 (en) 2014-09-18 2018-10-09 Samsung Electronics Co., Ltd. Computer based system for verifying layout of semiconductor device and layout verify method thereof
US9704862B2 (en) 2014-09-18 2017-07-11 Samsung Electronics Co., Ltd. Semiconductor devices and methods for manufacturing the same
US10026661B2 (en) 2014-09-18 2018-07-17 Samsung Electronics Co., Ltd. Semiconductor device for testing large number of devices and composing method and test method thereof
US10699050B2 (en) 2018-05-03 2020-06-30 International Business Machines Corporation Front-end-of-line shape merging cell placement and optimization
US11005495B1 (en) * 2019-04-11 2021-05-11 Senseeker Engineering, Inc. Charge transfer circuit for compact modulators
US10885260B1 (en) 2019-09-04 2021-01-05 International Business Machines Corporation Fin-based fill cell optimization
US11068637B1 (en) * 2020-03-31 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Systems and methods for context aware circuit design
CN117313599B (zh) * 2023-10-10 2024-05-14 上海合芯数字科技有限公司 电路仿真方法、装置、电子设备及介质

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6668365B2 (en) * 2001-12-18 2003-12-23 Cadence Design Systems, Inc. Quadratic programming method for eliminating cell overlap and routing congestion in an IC layout
JP2004086546A (ja) 2002-08-27 2004-03-18 Matsushita Electric Ind Co Ltd 回路シミュレーション方法
US20050268258A1 (en) * 2004-06-01 2005-12-01 Tera Systems, Inc. Rule-based design consultant and method for integrated circuit design
US7743349B2 (en) * 2004-12-31 2010-06-22 Tela Innovations, Inc. Method and system for finding an equivalent circuit representation for one or more elements in an integrated circuit
US7596775B2 (en) * 2007-05-22 2009-09-29 United Microelectronics Corp. Method for determining a standard cell for IC design

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