JP4471794B2 - タイミング解析装置、タイミング解析方法、タイミング解析プログラムおよび記録媒体 - Google Patents

Description

この発明は、ＬＳＩチップ上に配置配線された回路をタイミング解析するタイミング解析装置、タイミング解析方法、タイミング解析プログラムおよび記録媒体に関する。

従来、ＬＳＩのタイミング解析（Ｓｔａｔｉｃ Ｔｉｍｉｎｇ Ａｎａｌｙｓｉｓ、略して「ＳＴＡ」）においては、ＬＳＩチップ内部で温度、電圧および製造プロセスに起因する遅延時間（Ｄｅｌａｙともいう。）のばらつき（ＯＣＶ：Ｏｎ Ｃｈｉｐ Ｖａｒｉａｔｉｏｎ）が用いられている。

すなわち、このＬＳＩチップ上のばらつきを数値化してばらつき値として用いている。たとえば、シンクＦＦへ入力するパス、ソースＦＦへ入力するパス、および両ＦＦ間のパスの遅延時間に、ばらつき値を乗算することによって、タイミング解析をおこなっている。このばらつき値は想定できる遅延時間の変動をすべて考慮できる値にする必要がある。このうち製造プロセスに関しては、ばらつき値を与える回路素子間の距離を、想定できる最大の範囲を基準としている。また、電圧のばらつきについては、電源降下による電位差をばらつき値としている。さらに、温度のばらつきについては、回路間の温度差をばらつき値としている。

ここで、従来のタイミング解析方法について説明する。図１１は、従来のタイミング解析方法を示すフローチャートである。まず、ＬＳＩチップ上にマクロセルやロジック回路を配置配線する（ステップＳ１１０１）。この配置配線によって得られたレイアウトデータから、配線抵抗値や配線間容量値を抽出する（ステップＳ１１０２）。そして、レイアウトデータ、配線抵抗値および配線間容量値を用いて遅延時間を算出する（ステップＳ１１０３）。この算出された遅延時間と上述したばらつき値とを用いて、タイミング解析をおこなう（ステップＳ１１０４）。最後に、タイミング解析結果によって得られたエラーを修正する（ステップＳ１１０５）。

また、フルカスタムＬＳＩ設計において、部分的に回路設計や信号伝達に関する条件が変更された際に、変更前の回路について行なった解析結果を活用して、迅速かつ精密な遅延特性解析を可能とする遅延特性解析方法が提案されている（たとえば、下記特許文献１を参照。）。また、トレードオフの関係にある開発期間の短縮化と低消費電力化の両方を達成する方法が提案されている（たとえば、下記特許文献２を参照。）。

特開２００２−２１５７１０号公報 特開２００２−３１２４１０号公報

しかしながら、上述した背景技術では、タイミング解析で用いるばらつき値は、想定できる遅延時間の変動、すなわち、電圧、温度および製造プロセスのすべてを考慮できる値になっているため、どの回路に対しても一律な値として用いられている。

したがって、ばらつき値を与える回路の範囲が狭い場合（たとえば、シンクＦＦとソースＦＦと間の距離が近い場合など）、製造プロセスと電圧のばらつきが過剰となり、無駄なマージンをもつことになる。この過剰なマージンはタイミング収束を困難にすることとなり、ＬＳＩチップのサイズを増大させるという問題があった。

この発明は、上述した従来技術による問題点を解消するため、効率的かつ高精度なタイミング解析をおこなうことにより、ＴＡＴ（Turn Around Time）の短縮化を図ることができるタイミング解析装置、タイミング解析方法、タイミング解析プログラムおよび記録媒体を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかるタイミング解析装置、タイミング解析方法、タイミング解析プログラムおよび記録媒体は、ＬＳＩチップ上に配置配線された回路をあらわすレイアウトデータの中から、解析対象となる任意の回路（以下、「対象回路」という）に関する対象回路データを抽出し、抽出された対象回路データに基づいて、前記対象回路の遅延時間を算出し、抽出された対象回路データに基づいて、前記対象回路の配置領域の大きさをあらわすパラメータを算出し、算出されたパラメータに基づいて、算出された遅延時間のばらつきに関する情報（以下、「ばらつき情報」という）を算出し、前記遅延時間および算出されたばらつき情報を用いて、前記対象回路をタイミング解析することを特徴とする。

また、上記発明において、前記対象回路データを構成する回路素子データの中から任意の２つの回路素子データの組み合わせを抽出し、抽出された組み合わせにかかる２つの回路素子データ間の距離を算出し、前記パラメータとして、算出された距離の中から最大の距離を抽出することとしてもよい。

また、上記発明において、前記パラメータとして、前記ＬＳＩチップにおける前記対象回路の占有面積を算出することとしてもよい。

また、上記発明において、前記レイアウトデータに基づいて、前記ＬＳＩチップの電源電圧降下率の分布をあらわす分布情報を生成し、生成された分布情報に基づいて、前記ばらつき情報を算出することとしてもよい。

また、上記発明において、前記レイアウトデータに基づいて、前記ＬＳＩチップの消費電力の分布をあらわす分布情報を生成し、生成された分布情報に基づいて、前記ばらつき情報を算出することとしてもよい。

また、上記発明において、タイミングエラーとなった場合、当該タイミングエラーに関する情報と前記遅延時間とを用いて、前記タイミングエラーを解消可能なあらたなパラメータを算出し、あらたに算出されたパラメータを用いて、前記対象回路データを構成する回路素子データの配置を修正することとしてもよい。

また、この発明にかかるタイミング解析装置、タイミング解析方法、タイミング解析プログラムおよび記録媒体は、ＬＳＩチップ上に配置配線された回路をあらわすレイアウトデータの中から、解析対象となる任意の回路（以下、「対象回路」という）に関する対象回路データを抽出し、抽出された対象回路データに基づいて、前記対象回路の遅延時間を算出し、前記遅延時間を用いて、前記対象回路をタイミング解析し、タイミング解析された結果、タイミングエラーとなった対象回路の配置領域の大きさをあらわすパラメータを算出し、算出されたパラメータに基づいて、前記遅延時間算出工程によって算出された遅延時間のばらつきに関する情報（以下、「ばらつき情報」という）を算出し、前記遅延時間および算出されたばらつき情報を用いて、前記タイミングエラーとなった対象回路をタイミング解析することを特徴とする。

これらの発明によれば、レイアウトデータにレイアウトされている回路データごとに、その回路データの配置領域の大きさに応じた遅延時間のばらつき値の変動量を算出することができる。これにより、製造プロセスに起因した対象回路のタイミング解析をおこなうことができる。また、電源電圧降下率や消費電力を用いることによって、ＬＳＩの実際の動作を考慮した遅延時間のばらつき値の変動量を算出することができる。

本発明にかかるタイミング解析装置、タイミング解析方法、タイミング解析プログラムおよび記録媒体によれば、効率的かつ高精度なタイミング解析をおこなうことにより、ＴＡＴの短縮化を図ることができるという効果を奏する。

以下に添付図面を参照して、この発明にかかるタイミング解析装置、タイミング解析方法、タイミング解析プログラムおよび記録媒体の好適な実施の形態を詳細に説明する。なお、下記の実施の形態にかかるタイミング解析装置およびタイミング解析方法は、たとえば、この実施の形態にかかるタイミング解析プログラムが記録された記録媒体を備えるＣＡＤによって実現することができる。

（実施の形態）
（タイミング解析装置のハードウェア構成）
まず、この発明の実施の形態にかかるタイミング解析装置のハードウェア構成について説明する。図１は、この発明の実施の形態にかかるタイミング解析装置のハードウェア構成を示すブロック図である。

図１において、タイミング解析装置は、ＣＰＵ１０１と、ＲＯＭ１０２と、ＲＡＭ１０３と、ＨＤＤ（ハードディスクドライブ）１０４と、ＨＤ（ハードディスク）１０５と、ＦＤＤ（フレキシブルディスクドライブ）１０６と、着脱可能な記録媒体の一例としてのＦＤ（フレキシブルディスク）１０７と、ディスプレイ１０８と、Ｉ／Ｆ（インターフェース）１０９と、キーボード１１０と、マウス１１１と、スキャナ１１２と、プリンタ１１３と、を備えている。また、各構成部はバス１００によってそれぞれ接続されている。

ここで、ＣＰＵ１０１は、タイミング解析装置の全体の制御を司る。ＲＯＭ１０２は、ブートプログラムなどのプログラムを記憶している。ＲＡＭ１０３は、ＣＰＵ１０１のワークエリアとして使用される。ＨＤＤ１０４は、ＣＰＵ１０１の制御にしたがってＨＤ１０５に対するデータのリード／ライトを制御する。ＨＤ１０５は、ＨＤＤ１０４の制御で書き込まれたデータを記憶する。

ＦＤＤ１０６は、ＣＰＵ１０１の制御にしたがってＦＤ１０７に対するデータのリード／ライトを制御する。ＦＤ１０７は、ＦＤＤ１０６の制御で書き込まれたデータを記憶したり、ＦＤ１０７に記憶されたデータをタイミング解析装置に読み取らせたりする。

また、着脱可能な記録媒体として、ＦＤ１０７のほか、ＣＤ−ＲＯＭ（ＣＤ−Ｒ、ＣＤ−ＲＷ）、ＭＯ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）、メモリーカードなどであってもよい。ディスプレイ１０８は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。このディスプレイ１０８は、たとえば、ＣＲＴ、ＴＦＴ液晶ディスプレイ、プラズマディスプレイなどを採用することができる。

Ｉ／Ｆ１０９は、通信回線を通じてインターネットなどのネットワーク１１４に接続され、このネットワーク１１４を介して他の装置に接続される。そして、Ｉ／Ｆ１０９は、ネットワーク１１４と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ１０９には、たとえばモデムやＬＡＮアダプタなどを採用することができる。

キーボード１１０は、文字、数字、各種指示などの入力のためのキーを備え、データの入力をおこなう。また、タッチパネル式の入力パッドやテンキーなどであってもよい。マウス１１１は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などをおこなう。ポインティングデバイスとして同様に機能を備えるものであれば、トラックボールやジョイスティックなどであってもよい。

スキャナ１１２は、画像を光学的に読み取り、タイミング解析装置内に画像データを取り込む。なお、スキャナ１１２は、ＯＣＲ機能を持たせてもよい。また、プリンタ１１３は、画像データや文書データを印刷する。プリンタ１１３には、たとえば、レーザプリンタやインクジェットプリンタを採用することができる。

（タイミング解析装置の機能的構成）
つぎに、この発明の実施の形態にかかるタイミング解析装置の機能的構成について説明する。図２は、この発明の実施の形態にかかるタイミング解析装置の機能的構成を示すブロック図である。図２において、タイミング解析装置２００は、レイアウトデータベース２０１と、対象回路データ抽出部２０２と、遅延時間算出部２０３と、パラメータ算出部２０４と、ばらつき情報算出部２０５と、タイミング解析部２０６と、修正部２０７と、分布情報生成部２０８と、を備えている。

レイアウトデータベース２０１は、ＬＳＩチップ上に配置配線される回路に関するレイアウトデータを記憶する。ここで、レイアウトデータベース２０１に記憶されているレイアウトデータについて説明する。図３は、レイアウトデータベース２０１に記憶されているレイアウトデータを示す説明図である。

図３において、レイアウトデータ３００は、ＬＳＩチップをあらわすチップデータ３０１と、ＬＳＩチップに配置される回路を示す回路データ３０２と、を有する。ここで、回路とは、具体的には、所定の機能を有するマクロセル、当該マクロセルや複数の回路素子が配置配線された回路ブロックが挙げられる。マクロセルとしては、たとえば、データを記憶するＲＡＭマクロ、加算／乗算などの演算をおこなう演算マクロ、ＰＬＬ（Phase Locked Loop）などが挙げられる。また、回路素子としては、たとえば、論理ゲート回路、組み合わせ論理回路、順序論理回路などのロジック回路が挙げられる。

このチップデータ３０１や回路データ３０２は、図示しないライブラリに格納されており、ユーザが所定のレイアウトツールを用いることにより、ライブラリからチップデータ３０１や回路データ３０２を抽出してレイアウトデータ３００を作成することができる。なお、上述した回路データ３０２は、回路素子データによって構成されている。回路データ３０２および回路素子データは、それぞれ、駆動能力値、抵抗値、消費電力値などを有している。

また、図示はしないが、ＬＳＩが所望の機能を実行できるようにするため、各回路データ３０２間には、回路素子データが配置されている。そして、回路素子データは、図示しないネットリストに基づいて、回路データ３０２間を接続するように配置配線される。なお、このレイアウトデータベース２０１は、具体的には、たとえば、図１に示したＲＯＭ１０２、ＲＡＭ１０３、ＨＤ１０５、ＦＤ１０７などの記録媒体によって、その機能を実現する。

また、図２において、対象回路データ抽出部２０２は、レイアウトデータ３００の中から、解析対象となる任意の回路（以下、「対象回路」という。）に関する対象回路データを抽出する。ここで、対象回路は、複数の回路素子で構成された回路であり、対象回路データとは、対象回路の回路データ３０２、すなわち、レイアウトされた複数の回路素子データの集合である。

ここで、対象回路データの一例を示す。図４は、対象回路データの一例を示すブロック図である。図４において、対象回路データ４００は、図３に示した回路データ３０２のいずれかである。対象回路データ４００は、回路素子データであるシンクＦＦ４０１、ソースＦＦ４０２、および複数のバッファ４１１〜４１８が配置配線されて構成されている。

また、図２において、遅延時間算出部２０３は、対象回路データ抽出部２０２によって抽出された対象回路データ４００に基づいて、対象回路の遅延時間Ｄ１を算出する。遅延時間の算出は周知であるが、一般的には、たとえば、対象回路データ４００を構成する回路素子データ間を接続している配線データの配線抵抗値や配線間容量値を抽出する。そして、抽出された配線抵抗値や配線間容量値を用いて、遅延時間Ｄ１を算出することができる。ここで、遅延時間Ｄ１とは、たとえば、図４において、データ信号とクロック信号が入力されるシンクＦＦ４０１（またはソースＦＦ４０２）で、データ信号とクロック信号との入力タイミングの時間差であらわすことができる。

また、パラメータ算出部２０４は、対象回路データ抽出部２０２によって抽出された対象回路データ４００に基づいて、対象回路の配置領域の大きさをあらわすパラメータを算出する。このパラメータ算出部２０４は、具体的には、距離算出処理部２１０と、面積算出処理部２２０と、を備えている。面積算出処理部２２０については後述する。

この距離算出処理部２１０は、対象回路データ４００を構成する任意の２つの回路素子データ間の距離を算出する。ここで、距離が算出される任意の２つの回路素子データとは、たとえば、バッファのような、タイミングを調整するために挿入された伝播経路上の回路素子の回路素子データを用いることができる。

この距離算出処理部２１０は、具体的には、組み合わせ抽出部２１１と距離算出部２１２と距離抽出部２１３とから構成されている。組み合わせ抽出部２１１は、対象回路データ４００を構成する回路素子データの中から任意の２つの回路素子データの組み合わせを抽出する。具体的には、図４において、バッファ４１１〜４１８中、任意の２つのバッファの組み合わせを抽出する。図４では、バッファ４１１〜４１８が８個挿入されているため、２８通りの組み合わせを抽出することができる。

また、距離算出部２１２は、組み合わせ抽出部２１１によって抽出された組み合わせにかかる２つの回路素子データ間の距離を算出する。たとえば、図４では、上述した２８通りの組み合わせにかかるバッファ間の距離を算出する。この距離は、２つのバッファ間の配線長ではなく直線距離である。この距離は、２つのバッファの座標位置を用いて算出することができる。

また、距離抽出部２１３は、距離算出部２１２によって算出された距離の中から最大距離ｄを抽出する。この最大距離ｄを用いる理由は、製造プロセスによって生じる遅延時間のばらつきは、このばらつきを与えるバッファ間の最大距離ｄを基準としているからである。図４では、距離が最大となるバッファの組み合わせは、バッファ４１６とバッファ４１７である。

また、ばらつき情報算出部２０５は、距離算出部２１２によって算出された距離ｄに基づいて、遅延時間算出部２０３によって算出された遅延時間のばらつきに関するばらつき情報を算出する。具体的には、たとえば、下記式（１）を用いてばらつき情報Ｖ（ｄ）を算出することができる。

Ｖ（ｄ）＝ocv×α（ｄ）・・・（１）
ここで、Ｖ（ｄ）はばらつき情報、ｄは距離算出部２１２によって算出された距離、ocvは従来から用いられているＯＣＶ（Ｏｎ Ｃｈｉｐ Ｖａｒｉａｔｉｏｎ）係数、α（ｄ）はocvを変動させる変動関数であり、０＜α（ｄ）≦１となる関数である。α（ｄ）は、距離ｄが最大値（ｄ＝ｍａｘ（ｄ））の場合、α（ｄ）＝１となる。

また、タイミング解析部２０６は、遅延時間Ｄ１およびばらつき情報Ｖ（ｄ）を用いて、対象回路をタイミング解析する。このタイミング解析部２０６は、従来と同様の機能であり、遅延時間Ｄ１にばらつき情報Ｖ（ｄ）を掛けることによって得られた遅延時間Ｄ２が、しきい値となる遅延時間Ｄ０を満足するか否かを解析する。

具体的には、図４に示したソースＦＦ４０２において、データ信号がクロック信号よりｘ［ｐｓｅｃ］遅れて入力されなければならないとすると、このｘ［ｐｓｅｃ］が遅延時
間Ｄ０となる。この場合、遅延時間Ｄ２が遅延時間Ｄ０より短ければ、タイミングエラーとなる。

修正部２０７は、対象回路データ４００を構成する回路素子データの配置を修正する。具体的には、タイミング解析部２０６によってタイミングエラーとなった場合、パラメータ算出部２０４は、当該タイミングエラーに関する情報と遅延時間Ｄ１とを用いて、タイミングエラーを解消可能なあらたなパラメータを算出する。そして、修正部２０７は、あらたに算出されたパラメータを用いて、対象回路データ４００を構成する回路素子データの配置を修正する。ここで、タイミングエラーに関する情報とは、たとえば、しきい値となる遅延時間Ｄ０である。

また、上述の例で、遅延時間Ｄ２が遅延時間Ｄ０より短い場合、データ信号の入力タイミングが早いためタイミングエラーとなる。したがって、下記式（２）を満たすような距離ｄを算出する。

Ｄ０＝Ｄ１×Ｖ（ｄ）・・・（２）
この式（２）によってタイミングを満たす距離をｄａとすると、距離ｄａを用いて、距離ｄの算出対象となった２つの回路素子データの配置を変更する。たとえば、図４において、距離算出部２１２によって算出されたバッファ４１６とバッファ４１７との間の距離ｄにおいて、バッファ４１６とバッファ４１７との間の距離がｄａとなるように、バッファ４１７の配置位置を図４中点線で示した位置に変更する。

また、分布情報生成部２０８は、レイアウトデータ３００に基づいて、ＬＳＩチップ上の各種分布情報を生成する。分布情報としては、たとえば、電源電圧降下率分布情報や消費電力分布情報がある。電源電圧降下率分布情報については、具体的には、ＬＳＩチップには配置される回路に電源電圧を供給する電源配線網が敷かれている。したがって、電源配線網の配線長および配線抵抗値と、チップデータ３０１上の回路データ３０２の配置位置と、配置された回路データ３０２の消費電力値とを用いて、回路データ３０２の電源電圧降下率を算出する。所定範囲の電源電圧降下率ごとにチップデータ３０１を領域分割して、電源電圧降下率分布情報を生成する。図５は、電源電圧降下率分布情報の一例を示す説明図である。

図５において、チップデータ３０１は、複数の分布領域に分割されている。この分布領域は、チップデータ３０１の中央に近づくにつれ、電圧降下率が大きくなる。これは、ＬＳＩチップの中央に近づくにつれ、回路の消費電力が加算されるため、および、電源配線網の配線長が長くなって配線抵抗値が大きくなるためである。

また、図５に示した分布領域ごとの電源電圧降下率について説明する。図６は、図５に示した分布領域ごとの電源電圧降下率を示す図表である。図６において、図５の分布領域Ａ１は、０％以上０．１％未満の電源電圧降下率分布を示している。分布領域Ａ２は、０．１％以上０．２％未満の電源電圧降下率分布を示している。分布領域Ａ３は、０．２％以上０．３％未満の電源電圧降下率分布を示している。分布領域Ａｎは、Ｍ％以上Ｎ％未満の電源電圧降下率分布を示している。このような電源電圧降下率分布情報は、遅延時間のばらつきに影響をあたえるため、タイミング解析に用いることができる。

そして、ばらつき情報算出部２０５では、この電源電圧降下率分布情報から、対象回路データ４００の配置位置における電源電圧降下率を抽出する。抽出された電源電圧降下率をｅとすると、ばらつき情報は、下記式（３）によって算出することができる。

Ｖ（ｄ）＝ocv×α（ｄ）×β（ｅ）・・・（３）
ここでβ（ｅ）は、電源電圧降下率ｅに依存してocvを変動させる変動関数であり、０＜β（ｅ）≦１となる関数である。β（ｅ）は、電源電圧降下率ｅが最大値（ｅ＝ｍａｘ（ｅ））の場合、β（ｅ）＝１となる。

また、消費電力分布情報についても、電源電圧降下率分布情報と同様の手法によって生成することができる。具体的には、チップデータ３０１上の回路データ３０２の配置位置と、配置された回路データ３０２の消費電力値とを用いて、消費電力分布情報を生成する。図７は、消費電力分布情報の一例を示す説明図である。図７において、図３に示した回路データ３０２の配置位置に相当する位置では消費電力が大きくなっている。

具体的には、分布領域Ｂ１〜Ｂｎは、Ｍ％以上Ｎ％未満の消費電力分布を示している。このような電源電圧降下率分布情報は、遅延時間のばらつきに影響をあたえるため、タイミング解析に用いることができる。消費電力は発熱量に比例するため実質的には温度分布をあらわしていることとなり、遅延時間のばらつきに影響をあたえる。したがって、このような消費電力分布情報をタイミング解析に用いることができる。

そして、ばらつき情報算出部２０５では、この消費電力分布情報から、対象回路データ４００の配置位置における消費電力値と基準となる消費電力値との差分を算出する。算出された消費電力の差分をｆとすると、ばらつき情報は、下記式（４）によって算出することができる。

Ｖ（ｄ）＝ocv×α（ｄ）×γ（ｆ）・・・（４）
ここでγ（ｆ）は、消費電力差ｆに依存してocvを変動させる変動関数であり、０＜γ（ｆ）≦１となる関数である。γ（ｆ）は、消費電力差ｆが最大値（ｆ＝ｍａｘ（ｆ））の場合、γ（ｆ）＝１となる。

また、上述した電源電圧降下率分布情報を用いてばらつき情報を算出することができる。具体的には、下記式（５）によって算出することができる。
Ｖ（ｄ）＝ocv×α（ｄ）×β（ｅ）×γ（ｆ）・・・（５）

また、図２に示したパラメータ算出部２０４において、面積算出処理部２２０は、分割部２２１と検出部２２２と面積算出部２２３とを備えている。分割部２２１は、レイアウトデータ３００を複数の領域に分割する。たとえば、レイアウトデータ３００を複数のブロック（図では６×６）に分割する。図８は、分割部２２１によって分割されたレイアウトデータ３００を示す説明図である。図８において、１つのブロックは、１［ｍｍ］×１［ｍｍ］の正方形である。

また、検出部２２２は、分割部２２１の分割によって得られた領域のうち、対象回路データ４００が含まれている領域を検出する。具体的には、この対象回路データ４００が配置されている２つのブロックＣ１、Ｃ２を検出する。面積算出部２２３は、検出部２２２によって検出された領域の面積を算出する。具体的には、検出されたブロックＣ１、Ｃ２の面積を算出する。図８の例では、ブロックが２個であるため、検出されたブロックＣ１、Ｃ２の面積をｇとすると、ｇ＝１［ｍｍ］×２［ｍｍ］＝２［ｍｍ²］である。この場合、ばらつき情報Ｖ（ｇ）は、下記式（６）を用いて算出することができる。

Ｖ（ｇ）＝ocv×σ（ｇ）・・・（６）
σ（ｇ）は検出されたブロックＣ１、Ｃ２の面積ｇに依存してocvを変動させる変動関数であり、０＜σ（ｇ）≦１となる関数である。たとえば、図８において検出されたブロックは２個である。したがって、上記式（６）は、Ｖ（１×２）＝ocv×σ（１×２）となる。

また、この場合、上述した電源電圧降下率分布情報または／および消費電力分布情報を用いてばらつき情報を算出することができる。具体的には、下記式（７）〜（９）のいずれかによって算出することができる。
Ｖ（ｇ）＝ocv×σ（ｇ）×β（ｅ）・・・・・・・・（７）
Ｖ（ｇ）＝ocv×σ（ｇ）×γ（ｆ）・・・・・・・・（８）
Ｖ（ｇ）＝ocv×σ（ｇ）×β（ｅ）×γ（ｆ）・・・（９）

なお、上述した対象回路データ抽出部２０２、遅延時間算出部２０３、パラメータ算出部２０４、ばらつき情報算出部２０５、タイミング解析部２０６、修正部２０７、および分布情報生成部２０８は、具体的には、たとえば、図１に示したＲＯＭ１０２、ＲＡＭ１０３、ＨＤ１０５、ＦＤ１０７等に記録されたプログラムを、ＣＰＵ１０１が実行することによって、または、Ｉ／Ｆ１０９によって、その機能を実現する。

（タイミング解析処理手順）
つぎに、この発明の実施の形態にかかるタイミング解析処理手順について説明する。図９は、この発明の実施の形態にかかるタイミング解析処理手順を示すフローチャートである。

まず、図９において、対象回路データ抽出部２０２が、レイアウトデータ３００から対象回路データ４００を抽出する（ステップＳ９０１）。そして、遅延時間算出部２０３は、対象回路の遅延時間を算出するとともに（ステップＳ９０２）、パラメータ算出部２０４は、対象回路データ４００の配置領域の大きさをあらわすパラメータを算出する（ステップＳ９０３）。このステップＳ９０３で算出されるパラメータは、距離算出処理部２１０によって算出される距離でもよく、また、面積算出処理部２２０によって算出される面積であってもよい。

このあと、ばらつき情報算出部２０５は、ステップＳ９０３で算出されたパラメータを用いて、ステップＳ９０２で算出された遅延時間のばらつき情報Ｖ（Ｖ（ｄ）またはＶ（ｇ））を算出する（ステップＳ９０４）。このばらつき情報は、上述した式（１）、（３）〜（９）を用いて算出することができる。

そして、ステップＳ９０２で算出された遅延時間と、ステップＳ９０４で算出されたばらつき情報とを用いて、対象回路のタイミング解析をおこなう（ステップＳ９０５）。このタイミング解析によって解析された解析結果がタイミングエラーでない場合（ステップＳ９０６：Ｎｏ）、ステップＳ９０８に移行する。

一方、タイミングエラーがあった場合（ステップＳ９０６：Ｙｅｓ）、修正部２０７は、タイミング調整をおこなう（ステップＳ９０７）。これにより、対象回路のタイミングエラーを解消することができる。このあと、回路データ３０２がすべて抽出されていない場合（ステップＳ９０８：Ｎｏ）、ステップＳ９０１に移行してあらたな対象回路データ４００を抽出する。一方、回路データ３０２がすべて抽出された場合（ステップＳ９０８：Ｙｅｓ）、一連の処理を終了する。

これにより、従来どのような回路でも一律であったＯＣＶ係数が、対象回路に応じた値に変更することができ、対象回路の大きさに応じたばらつきを遅延時間に与えることができる。また、タイミングエラーについては、距離算出処理部２１０によって算出された距離を変更することにより修正することができるため、あらたなバッファの挿入や大幅な配線経路の変更をおこなう必要がなく、また、修正作業を単純化することができる。

つぎに、この発明の実施の形態にかかるタイミング解析処理手順の他の例について説明する。図１０は、この発明の実施の形態にかかるタイミング解析処理手順の他の例を示すフローチャートである。このフローチャートでは、チェックすべき回路、すなわち対象回路の数を減少することにより、ＴＡＴの短縮をおこなう。

すなわち、図１０において、まず、従来と同様、対象回路データ抽出部２０２が対象回路データ４００を抽出し（ステップＳ１００１）、遅延時間算出部２０３が対象回路の遅延時間を算出し（ステップＳ１００２）、タイミング解析部２０６が、この算出された遅延時間とＯＣＶ係数とを用いてタイミング解析をおこなう（ステップＳ１００３）。

そして、ステップＳ１００３のタイミング解析により、タイミングエラーがない場合（ステップＳ１００４：Ｎｏ）、ステップＳ１０１０に移行する。一方、タイミングエラーがあった場合（ステップＳ１００４：Ｙｅｓ）、パラメータ算出部２０４はそのタイミングエラーがあった対象回路についてパラメータを算出する（ステップＳ１００５）。このステップＳ１００５で算出されるパラメータは、距離算出処理部２１０によって算出される距離でもよく、また、面積算出処理部２２０によって算出される面積であってもよい。

このあと、ばらつき情報算出部２０５は、ステップＳ１００５で算出されたパラメータを用いて、ステップＳ１００２で算出された遅延時間のばらつき情報Ｖ（Ｖ（ｄ）またはＶ（ｇ））を算出する（ステップＳ１００６）。このばらつき情報は、上述した式（１）、（３）〜（９）を用いて算出することができる。

そして、ステップＳ１００２で算出された遅延時間と、ステップＳ１００６で算出されたばらつき情報とを用いて、対象回路のタイミング解析をおこなう（ステップＳ１００７）。これにより、ステップＳ１００３のタイミング解析よりも高精度のタイミング解析をおこなうことができる。このタイミング解析によりタイミングエラーがない場合（ステップＳ１００８：Ｎｏ）、ステップＳ１０１０に移行する。

一方、タイミングエラーがあった場合（ステップＳ１００８：Ｙｅｓ）、修正部２０７はタイミング調整をおこなう（ステップＳ１００９）。そして、回路データ３０２がすべて抽出されていない場合（ステップＳ１０１０：Ｎｏ）、ステップＳ１００１に移行する。一方、回路データ３０２がすべて抽出された場合（ステップＳ１０１０：Ｙｅｓ）、一連の処理を終了する。

このタイミング解析処理手順によれば、通常のタイミング解析でタイミングエラーがあった対象回路データ４００についてのみパラメータおよびばらつき情報を算出するため、対象回路データ４００の絞込みをおこなうことができる。したがって、パラメータおよびばらつき情報の算出処理数を低減することができ、ＴＡＴの短縮化を図ることができる。また、算出されたばらつき情報を用いて再度タイミング解析をおこなうため、タイミング解析の精度向上を図ることができる。

以上説明したように、この発明の実施の形態にかかるタイミング解析装置、タイミング解析方法、タイミング解析プログラムおよび記録媒体では、対象回路に応じたパラメータを算出して、対象回路に応じ、ばらつき情報を遅延時間に与えることができるため、製造プロセスによって生じる遅延時間のばらつきを正確に考慮したタイミング解析をおこなうことができる。

特に、電源電圧降下率や消費電力の分布情報から、対象回路の配置位置における電源電圧降下率や消費電力の差分を用いることができ、ＯＣＶ係数の変動を考慮したばらつき情報を、遅延時間に与えることができる。

また、パラメータをバッファ間の距離とした場合、タイミングエラー情報から、タイミングエラーが発生しないバッファ間距離を算出することができるため、レイアウト修正を単純化することができ、ＴＡＴの短縮化を図ることができる。

なお、本実施の形態で説明したタイミング解析方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーション、ＣＡＤなどのコンピュータで実行することにより実現することができる。このプログラムは、ハードディスク、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ等のコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。またこのプログラムは、インターネット等のネットワークを介して配布することが可能な伝送媒体であってもよい。

（付記１）ＬＳＩチップ上に配置配線された回路をあらわすレイアウトデータの中から、解析対象となる任意の回路（以下、「対象回路」という）に関する対象回路データを抽出する対象回路データ抽出手段と、
前記対象回路データ抽出手段によって抽出された対象回路データに基づいて、前記対象回路の遅延時間を算出する遅延時間算出手段と、
前記対象回路データ抽出手段によって抽出された対象回路データに基づいて、前記対象回路の配置領域の大きさをあらわすパラメータを算出するパラメータ算出手段と、
前記パラメータ算出手段によって算出されたパラメータに基づいて、前記遅延時間算出手段によって算出された遅延時間のばらつきに関する情報（以下、「ばらつき情報」という）を算出するばらつき情報算出手段と、
前記遅延時間および前記ばらつき情報算出手段によって算出されたばらつき情報を用いて、前記対象回路をタイミング解析するタイミング解析手段と、
を備えることを特徴とするタイミング解析装置。

（付記２）前記パラメータ算出手段は、
前記対象回路データを構成する回路素子データの中から任意の２つの回路素子データの組み合わせを抽出する組み合わせ抽出手段と、
前記組み合わせ抽出手段によって抽出された組み合わせにかかる２つの回路素子データ間の距離を算出する距離算出手段と、
前記パラメータとして、前記距離算出手段によって算出された距離の中から最大の距離を抽出する距離抽出手段と、
を備えることを特徴とする付記１に記載のタイミング解析装置。

（付記３）前記パラメータ算出手段は、
前記パラメータとして、前記ＬＳＩチップ上における前記対象回路の占有面積を算出することを特徴とする付記１に記載のタイミング解析装置。

（付記４）前記レイアウトデータに基づいて、前記ＬＳＩチップの電源電圧降下率の分布をあらわす分布情報を生成する分布情報生成手段を備え、
前記ばらつき情報算出手段は、
前記分布情報生成手段によって生成された分布情報に基づいて、前記ばらつき情報を算出することを特徴とする付記１〜３のいずれか一つに記載のタイミング解析装置。

（付記５）前記レイアウトデータに基づいて、前記ＬＳＩチップ上の消費電力の分布をあらわす分布情報を生成する分布情報生成手段を備え、
前記ばらつき情報算出手段は、
前記分布情報生成手段によって生成された分布情報に基づいて、前記ばらつき情報を算出することを特徴とする付記１〜３のいずれか一つに記載のタイミング解析装置。

（付記６）前記パラメータ算出手段は、
前記タイミング解析手段によってタイミングエラーとなった場合、当該タイミングエラーに関する情報と前記遅延時間とを用いて、前記タイミングエラーを解消可能なあらたなパラメータを算出し、
前記パラメータ算出手段によってあらたに算出されたパラメータを用いて、前記対象回路データを構成する回路素子データの配置を修正する修正手段を備えることを特徴とする付記１〜５のいずれか一つに記載のタイミング解析装置。

（付記７）ＬＳＩチップ上に配置配線された回路をあらわすレイアウトデータの中から、解析対象となる任意の回路（以下、「対象回路」という）に関する対象回路データを抽出する対象回路データ抽出手段と、
前記対象回路データ抽出手段によって抽出された対象回路データに基づいて、前記対象回路の遅延時間を算出する遅延時間算出手段と、
前記遅延時間を用いて、前記対象回路をタイミング解析するタイミング解析手段と、
前記タイミング解析手段によってタイミング解析された結果、タイミングエラーとなった対象回路の配置領域の大きさをあらわすパラメータを算出するパラメータ算出手段と、
前記パラメータ算出手段によって算出されたパラメータに基づいて、前記遅延時間算出手段によって算出された遅延時間のばらつきに関する情報（以下、「ばらつき情報」という）を算出するばらつき情報算出手段と、を備え、
前記タイミング解析手段は、
前記遅延時間および前記ばらつき情報算出手段によって算出されたばらつき情報を用いて、前記タイミングエラーとなった対象回路をタイミング解析することを特徴とするタイミング解析装置。

（付記８）ＬＳＩチップ上に配置配線された回路をあらわすレイアウトデータの中から、解析対象となる任意の回路（以下、「対象回路」という）に関する対象回路データを抽出する対象回路データ抽出工程と、
前記対象回路データ抽出工程によって抽出された対象回路データに基づいて、前記対象回路の遅延時間を算出する遅延時間算出工程と、
前記対象回路データ抽出工程によって抽出された対象回路データに基づいて、前記対象回路の配置領域の大きさをあらわすパラメータを算出するパラメータ算出工程と、
前記パラメータ算出工程によって算出されたパラメータに基づいて、前記遅延時間算出工程によって算出された遅延時間のばらつきに関する情報（以下、「ばらつき情報」という）を算出するばらつき情報算出工程と、
前記遅延時間および前記ばらつき情報算出工程によって算出されたばらつき情報を用いて、前記対象回路をタイミング解析するタイミング解析工程と、
を含んだことを特徴とするタイミング解析方法。

（付記９）前記パラメータ算出工程は、
前記対象回路データを構成する回路素子データの中から任意の２つの回路素子データの組み合わせを抽出する組み合わせ抽出工程と、
前記組み合わせ抽出工程によって抽出された組み合わせにかかる２つの回路素子データ間の距離を算出する距離算出工程と、
前記パラメータとして、前記距離算出工程によって算出された距離の中から最大の距離を抽出する距離抽出工程と、
を含んだことを特徴とする付記８に記載のタイミング解析方法。

（付記１０）前記パラメータ算出工程は、
前記パラメータとして、前記ＬＳＩチップ上における前記対象回路の占有面積を算出することを特徴とする付記８に記載のタイミング解析方法。

（付記１１）前記レイアウトデータに基づいて、前記ＬＳＩチップの電源電圧降下率の分布をあらわす分布情報を生成する分布情報生成工程を含み、
前記ばらつき情報算出工程は、
前記分布情報生成工程によって生成された分布情報に基づいて、前記ばらつき情報を算出することを特徴とする付記８〜１０のいずれか一つに記載のタイミング解析方法。

（付記１２）前記レイアウトデータに基づいて、前記ＬＳＩチップ上の消費電力の分布をあらわす分布情報を生成する分布情報生成工程を含み、
前記ばらつき情報算出工程は、
前記分布情報生成工程によって生成された分布情報に基づいて、前記ばらつき情報を算出することを特徴とする付記８〜１０のいずれか一つに記載のタイミング解析方法。

（付記１３）前記タイミング解析工程によってタイミングエラーとなった場合、当該タイミングエラーに関する情報と前記遅延時間とを用いて、前記タイミングエラーを解消可能なあらたなパラメータを算出する第２のパラメータ算出工程と、
前記第２のパラメータ算出工程によってあらたに算出されたパラメータを用いて、前記対象回路データを構成する回路素子データの配置を修正する修正工程と、
を含んだことを特徴とする付記８〜１２のいずれか一つに記載のタイミング解析方法。

（付記１４）ＬＳＩチップ上に配置配線された回路をあらわすレイアウトデータの中から、解析対象となる任意の回路（以下、「対象回路」という）に関する対象回路データを抽出する対象回路データ抽出工程と、
前記対象回路データ抽出工程によって抽出された対象回路データに基づいて、前記対象回路の遅延時間を算出する遅延時間算出工程と、
前記遅延時間を用いて、前記対象回路をタイミング解析する第１のタイミング解析工程と、
前記第１のタイミング解析工程によってタイミング解析された結果、タイミングエラーとなった対象回路の配置領域の大きさをあらわすパラメータを算出するパラメータ算出工程と、
前記パラメータ算出工程によって算出されたパラメータに基づいて、前記遅延時間算出工程によって算出された遅延時間のばらつきに関する情報（以下、「ばらつき情報」という）を算出するばらつき情報算出工程と、
前記遅延時間および前記ばらつき情報算出工程によって算出されたばらつき情報を用いて、前記タイミングエラーとなった対象回路をタイミング解析する第２のタイミング解析工程と、
を含んだことを特徴とするタイミング解析方法。

（付記１５）ＬＳＩチップ上に配置配線された回路をあらわすレイアウトデータの中から、解析対象となる任意の回路（以下、「対象回路」という）に関する対象回路データを抽出させる対象回路データ抽出工程と、
前記対象回路データ抽出工程によって抽出された対象回路データに基づいて、前記対象回路の遅延時間を算出させる遅延時間算出工程と、
前記対象回路データ抽出工程によって抽出された対象回路データに基づいて、前記対象回路の配置領域の大きさをあらわすパラメータを算出させるパラメータ算出工程と、
前記パラメータ算出工程によって算出されたパラメータに基づいて、前記遅延時間算出工程によって算出された遅延時間のばらつきに関する情報（以下、「ばらつき情報」という）を算出させるばらつき情報算出工程と、
前記遅延時間および前記ばらつき情報算出工程によって算出されたばらつき情報を用いて、前記対象回路をタイミング解析させるタイミング解析工程と、
をコンピュータに実行させることを特徴とするタイミング解析プログラム。

（付記１６）前記パラメータ算出工程は、
前記対象回路データを構成する回路素子データの中から任意の２つの回路素子データの組み合わせを抽出させる組み合わせ抽出工程と、
前記組み合わせ抽出工程によって抽出された組み合わせにかかる２つの回路素子データ間の距離を算出させる距離算出工程と、
前記パラメータとして、前記距離算出工程によって算出された距離の中から最大の距離を抽出させる距離抽出工程と、
をコンピュータに実行させることを特徴とする付記１５に記載のタイミング解析プログラム。

（付記１７）前記パラメータ算出工程は、
前記パラメータとして、前記ＬＳＩチップ上における前記対象回路の占有面積を算出させることを特徴とする付記１５に記載のタイミング解析プログラム。

（付記１８）前記レイアウトデータに基づいて、前記ＬＳＩチップの電源電圧降下率の分布をあらわす分布情報を生成させる分布情報生成工程を含み、
前記ばらつき情報算出工程は、
前記分布情報生成工程によって生成された分布情報に基づいて、前記ばらつき情報を算出させることを特徴とする付記１５〜１７のいずれか一つに記載のタイミング解析プログラム。

（付記１９）前記レイアウトデータに基づいて、前記ＬＳＩチップ上の消費電力の分布をあらわす分布情報を生成させる分布情報生成工程を含み、
前記ばらつき情報算出工程は、
前記分布情報生成工程によって生成された分布情報に基づいて、前記ばらつき情報を算出させることを特徴とする付記１５〜１７のいずれか一つに記載のタイミング解析プログラム。

（付記２０）前記タイミング解析工程によってタイミングエラーとなった場合、当該タイミングエラーに関する情報と前記遅延時間とを用いて、前記タイミングエラーを解消可能なあらたなパラメータを算出させる第２のパラメータ算出工程と、
前記第２のパラメータ算出工程によってあらたに算出されたパラメータを用いて、前記対象回路データを構成する回路素子データの配置を修正させる修正工程と、
をコンピュータに実行させることを特徴とする付記１５〜１９のいずれか一つに記載のタイミング解析プログラム。

（付記２１）ＬＳＩチップ上に配置配線された回路をあらわすレイアウトデータの中から、解析対象となる任意の回路（以下、「対象回路」という）に関する対象回路データを抽出させる対象回路データ抽出工程と、
前記対象回路データ抽出工程によって抽出された対象回路データに基づいて、前記対象回路の遅延時間を算出させる遅延時間算出工程と、
前記遅延時間を用いて、前記対象回路をタイミング解析させる第１のタイミング解析工程と、
前記第１のタイミング解析工程によってタイミング解析された結果、タイミングエラーとなった対象回路の配置領域の大きさをあらわすパラメータを算出させるパラメータ算出工程と、
前記パラメータ算出工程によって算出されたパラメータに基づいて、前記遅延時間算出工程によって算出された遅延時間のばらつきに関する情報（以下、「ばらつき情報」という）を算出させるばらつき情報算出工程と、
前記遅延時間および前記ばらつき情報算出工程によって算出されたばらつき情報を用いて、前記タイミングエラーとなった対象回路をタイミング解析させる第２のタイミング解析工程と、
をコンピュータに実行させることを特徴とするタイミング解析プログラム。

（付記２２）付記１５〜２１のいずれか一つに記載のタイミング解析プログラムを記録したコンピュータ読み取り可能な記録媒体。

以上のように、本発明にかかるタイミング解析装置、タイミング解析方法、タイミング解析プログラムおよび記録媒体は、ＬＳＩのタイミング解析に有用である。

この発明の実施の形態にかかるタイミング解析装置のハードウェア構成を示すブロック図である。 この発明の実施の形態にかかるタイミング解析装置の機能的構成を示すブロック図である。 レイアウトデータベースに記憶されているレイアウトデータを示す説明図である。 対象回路データの一例を示すブロック図である。 電源電圧降下率分布情報の一例を示す説明図である。 図５に示した分布領域ごとの電圧降下率を示す図表である。 消費電力分布情報の一例を示す説明図である。 分割部によって分割されたレイアウトデータを示す説明図である。 この発明の実施の形態にかかるタイミング解析処理手順を示すフローチャートである。 この発明の実施の形態にかかるタイミング解析処理手順の他の例を示すフローチャートである。 従来のタイミング解析方法を示すフローチャートである。

符号の説明

２００ タイミング解析装置
２０２ 対象回路データ抽出部
２０３ 遅延時間算出部
２０４ パラメータ算出部
２０５ ばらつき情報算出部
２０６ タイミング解析部
２０７ 修正部

Claims (10)

1. ＬＳＩチップ上に配置配線された回路をあらわすレイアウトデータの中から、解析対象となる任意の回路（以下、「対象回路」という）に関する対象回路データを抽出する対象回路データ抽出手段と、
   前記対象回路データ抽出手段によって抽出された対象回路データに基づいて、前記対象回路の遅延時間を算出する遅延時間算出手段と、
   前記対象回路データ抽出手段によって抽出された対象回路データに基づいて、前記対象回路の配置領域の大きさをあらわすパラメータを算出するパラメータ算出手段と、
   前記パラメータ算出手段によって算出されたパラメータに基づいて、前記遅延時間算出手段によって算出された遅延時間のばらつきに関する情報（以下、「ばらつき情報」という）を算出するばらつき情報算出手段と、
   前記遅延時間および前記ばらつき情報算出手段によって算出されたばらつき情報を用いて、前記対象回路をタイミング解析するタイミング解析手段と、
   を備えることを特徴とするタイミング解析装置。
2. 前記パラメータ算出手段は、
   前記対象回路データを構成する回路素子データの中から任意の２つの回路素子データの組み合わせを抽出する組み合わせ抽出手段と、
   前記組み合わせ抽出手段によって抽出された組み合わせにかかる２つの回路素子データ間の距離を算出する距離算出手段と、
   前記パラメータとして、前記距離算出手段によって算出された距離の中から最大の距離を抽出する距離抽出手段と、
   を備えることを特徴とする請求項１に記載のタイミング解析装置。
3. ＬＳＩチップ上に配置配線された回路をあらわすレイアウトデータの中から、解析対象となる任意の回路（以下、「対象回路」という）に関する対象回路データを抽出する対象回路データ抽出手段と、
   前記対象回路データ抽出手段によって抽出された対象回路データに基づいて、前記対象回路の遅延時間を算出する遅延時間算出手段と、
   前記遅延時間を用いて、前記対象回路をタイミング解析するタイミング解析手段と、
   前記タイミング解析手段によってタイミング解析された結果、タイミングエラーとなった対象回路の配置領域の大きさをあらわすパラメータを算出するパラメータ算出手段と、
   前記パラメータ算出手段によって算出されたパラメータに基づいて、前記遅延時間算出手段によって算出された遅延時間のばらつきに関する情報（以下、「ばらつき情報」という）を算出するばらつき情報算出手段と、を備え、
   前記タイミング解析手段は、
   前記遅延時間および前記ばらつき情報算出手段によって算出されたばらつき情報を用いて、前記タイミングエラーとなった対象回路をタイミング解析することを特徴とするタイミング解析装置。
4. 対象回路データ抽出手段、遅延時間算出手段、パラメータ算出手段、ばらつき情報算出手段およびタイミング解析手段を備えるコンピュータが、
   前記対象回路データ抽出手段により、ＬＳＩチップ上に配置配線された回路をあらわすレイアウトデータの中から、解析対象となる任意の回路（以下、「対象回路」という）に関する対象回路データを抽出する対象回路データ抽出工程と、
   前記遅延時間算出手段により、前記対象回路データ抽出工程によって抽出された対象回路データに基づいて、前記対象回路の遅延時間を算出する遅延時間算出工程と、
   前記パラメータ算出手段により、前記対象回路データ抽出手段によって抽出された対象回路データに基づいて、前記対象回路の配置領域の大きさをあらわすパラメータを算出するパラメータ算出工程と、
   前記ばらつき情報算出手段により、前記パラメータ算出工程によって算出されたパラメータに基づいて、前記遅延時間算出工程によって算出された遅延時間のばらつきに関する情報（以下、「ばらつき情報」という）を算出するばらつき情報算出工程と、
   前記タイミング解析手段により、前記遅延時間および前記ばらつき情報算出工程によって算出されたばらつき情報を用いて、前記対象回路をタイミング解析するタイミング解析工程と、
   を実行することを特徴とするタイミング解析方法。
5. 前記パラメータ算出工程は、
   前記パラメータ算出手段により、前記対象回路データを構成する回路素子データの中から任意の２つの回路素子データの組み合わせを抽出する組み合わせ抽出工程と、
   前記パラメータ算出手段により、前記組み合わせ抽出工程によって抽出された組み合わせにかかる２つの回路素子データ間の距離を算出する距離算出工程と、
   前記パラメータ算出手段により、前記パラメータとして、前記距離算出工程によって算出された距離の中から最大の距離を抽出する距離抽出工程と、
   を実行することを特徴とする請求項４に記載のタイミング解析方法。
6. 対象回路データ抽出手段、遅延時間算出手段、パラメータ算出手段、ばらつき情報算出手段およびタイミング解析手段を備えるコンピュータが、
   前記対象回路データ抽出手段により、ＬＳＩチップ上に配置配線された回路をあらわすレイアウトデータの中から、解析対象となる任意の回路（以下、「対象回路」という）に関する対象回路データを抽出する対象回路データ抽出工程と、
   前記遅延時間算出手段により、前記対象回路データ抽出工程によって抽出された対象回路データに基づいて、前記対象回路の遅延時間を算出する遅延時間算出工程と、
   前記タイミング解析手段により、前記遅延時間を用いて、前記対象回路をタイミング解析する第１のタイミング解析工程と、
   前記パラメータ算出手段により、前記第１のタイミング解析工程によってタイミング解析された結果、タイミングエラーとなった対象回路の配置領域の大きさをあらわすパラメータを算出するパラメータ算出工程と、
   前記ばらつき情報算出手段により、前記パラメータ算出工程によって算出されたパラメータに基づいて、前記遅延時間算出工程によって算出された遅延時間のばらつきに関する情報（以下、「ばらつき情報」という）を算出するばらつき情報算出工程と、
   前記タイミング解析手段により、前記遅延時間および前記ばらつき情報算出工程によって算出されたばらつき情報を用いて、前記タイミングエラーとなった対象回路をタイミング解析する第２のタイミング解析工程と、
   を実行することを特徴とするタイミング解析方法。
7. ＬＳＩチップ上に配置配線された回路をあらわすレイアウトデータの中から、解析対象となる任意の回路（以下、「対象回路」という）に関する対象回路データを抽出させる対象回路データ抽出工程と、
   前記対象回路データ抽出工程によって抽出された対象回路データに基づいて、前記対象回路の遅延時間を算出させる遅延時間算出工程と、
   前記対象回路データ抽出工程によって抽出された対象回路データに基づいて、前記対象回路の配置領域の大きさをあらわすパラメータを算出させるパラメータ算出工程と、
   前記パラメータ算出工程によって算出されたパラメータに基づいて、前記遅延時間算出工程によって算出された遅延時間のばらつきに関する情報（以下、「ばらつき情報」という）を算出させるばらつき情報算出工程と、
   前記遅延時間および前記ばらつき情報算出工程によって算出されたばらつき情報を用いて、前記対象回路をタイミング解析させるタイミング解析工程と、
   をコンピュータに実行させることを特徴とするタイミング解析プログラム。
8. 前記パラメータ算出工程は、
   前記対象回路データを構成する回路素子データの中から任意の２つの回路素子データの組み合わせを抽出させる組み合わせ抽出工程と、
   前記組み合わせ抽出工程によって抽出された組み合わせにかかる２つの回路素子データ間の距離を算出させる距離算出工程と、
   前記パラメータとして、前記距離算出工程によって算出された距離の中から最大の距離を抽出させる距離抽出工程と、
   をコンピュータに実行させることを特徴とする請求項７に記載のタイミング解析プログラム。
9. ＬＳＩチップ上に配置配線された回路をあらわすレイアウトデータの中から、解析対象となる任意の回路（以下、「対象回路」という）に関する対象回路データを抽出させる対象回路データ抽出工程と、
   前記対象回路データ抽出工程によって抽出された対象回路データに基づいて、前記対象回路の遅延時間を算出させる遅延時間算出工程と、
   前記遅延時間を用いて、前記対象回路をタイミング解析させる第１のタイミング解析工程と、
   前記第１のタイミング解析工程によってタイミング解析された結果、タイミングエラーとなった対象回路の配置領域の大きさをあらわすパラメータを算出させるパラメータ算出工程と、
   前記パラメータ算出工程によって算出されたパラメータに基づいて、前記遅延時間算出工程によって算出された遅延時間のばらつきに関するばらつき情報を算出させるばらつき情報算出工程と、
   前記遅延時間および前記ばらつき情報算出工程によって算出されたばらつき情報を用いて、前記タイミングエラーとなった対象回路をタイミング解析させる第２のタイミング解析工程と、
   をコンピュータに実行させることを特徴とするタイミング解析プログラム。
10. 請求項７〜９のいずれか一つに記載のタイミング解析プログラムを記録したコンピュータ読み取り可能な記録媒体。

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