KR20110106709A - 레이아웃 검사 방법 - Google Patents

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KR20110106709A
KR20110106709A KR1020100025907A KR20100025907A KR20110106709A KR 20110106709 A KR20110106709 A KR 20110106709A KR 1020100025907 A KR1020100025907 A KR 1020100025907A KR 20100025907 A KR20100025907 A KR 20100025907A KR 20110106709 A KR20110106709 A KR 20110106709A
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박용희
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삼성전자주식회사
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Abstract

본 발명의 실시 예에 따른 레이아웃 검사 방법은, 제품 레이아웃의 패터닝을 검사 및 수정하고, 상기 제품 레이아웃의 전기적 특성 변화들을 검출 및 수정하고, 상기 제품 레이아웃으로부터 예측되는 제품 특성과 설계된 회로도로부터 예측되는 제품 특성이 동일한 지를 검사한다. 본 발명에 따른 레이아웃 검사 방법은, 패터닝에 대하여 레이아웃의 취약점을 검출 및 수정할 수 있고, 레이아웃의 파라미터들에 따른 전기적인 특성 변화들을 검출 및 수정할 수 있고, 또한 기생 성분에 따른 회로의 이상 여부를 검사할 수 있다.

Description

레이아웃 검사 방법{LAYOUT TESTING METHOD}
본 발명은 레이아웃 검사 방법에 관한 것이다.
반도체 소자의 크기가 작아짐에 따라 반도체 집적 회로를 제조하는 과정에서 발생하는 공정 상의 변동의 상대적인 비율이 증가하고 있다. 즉, 기준 크기에 대한 동일한 크기의 공정 오차의 변동 비율은 증가된 집적도를 갖는 반도체 집적 회로에서 상대적으로 더욱 커진다. 그 결과, 반도체 집적 회로를 설계하는 과정에서, 이러한 공정 상의 변동까지도 고려해야 할 필요성이 대두되고 있다. 특히, 공정 상의 변동은 반도체 소자의 수율(yield)에 큰 영향을 미치기 때문에, 설계 단계에서 공정 상의 변동에 따른 제품의 전기적 특성의 변화를 예측하는 것은 더욱 중요해지고 있다.
본 발명의 목적은 레이아웃 방식에 따른 전기적 특성 변화들을 검출하는 레이아웃 검사 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 레이아웃 검사 방법은, 제품 레이아웃의 패터닝을 검사 및 수정하고, 상기 제품 레이아웃의 전기적 특성 변화들을 검출 및 수정하고, 상기 제품 레이아웃으로부터 예측되는 제품 특성과 설계된 회로도로부터 예측되는 제품 특성이 동일한 지를 검사한다.
실시 예에 있어서, 상기 전기적 특성 변화들을 검사 및 수정하는 것은, 상기 제품 레이아웃의 상기 레이아웃 파라미터들을 추출하는 것을 포함한다.
실시 예에 있어서, 상기 전기적 특성 변화들을 검출 및 수정하는 것은, 상기 제품 레이아웃의 상기 추출된 레이아웃 파라미터들과 표준화된 테스트 구조의 레이아웃 파라미터들을 비교하는 것을 포함한다.
실시 예에 있어서, 상기 전기적 특성 변화들은, 상기 제품 레이아웃의 트랜지스터들의 전기적 특성 변화들이다.
실시 예에 있어서, 상기 추출된 레이아웃 파라미터들은, 콘택 크기, 게이트 패턴에서 콘택까지의 거리, 콘택 공유 비율, 확산 길이, 액티브에서 액티브까지의 공간, 웰 근접도, 핑거 타입, 게이트 패턴 왜곡, 액티브 패턴 왜곡, 전원라인 저항들 중 적어도 하나를 포함한다.
실시 예에 있어서, 상기 포스트 레이아웃 시뮬레이션을 수행하기 전에, 패턴 왜곡으로 인하여 야기되는 기생 성분들을 추출하는 것이 더 포함된다.
실시 예에 있어서, 상기 추출된 기생 성분들을 회로에 반영하여, 상기 포스트 레이아웃 시뮬레이션이 수행된다.
실시 예에 있어서, 상기 모델 파라미터들은, 개발 단계에서 적어도 하나의 테스트 웨이퍼로부터 다수의 전기적 특성을 측정함으로써 추출된 물리적이거나 구조적인 파라미터들로써, 채널 길이(channel length), 소자 폭(width), 도핑 프로파일(doping profile), 산화막 두께(oxide thickness), 산화막 유전율(oxide permittivity), 채널 길이 변조 상수(channel length modulation constant) 을 포함한다.
본 발명의 실시 예에 따른 반도체 소자의 웨이퍼 제작 방법은, 개발 단계는,적어도 하나의 테스트 웨이퍼를 만들고, 상기 적어도 하나의 테스트 웨이퍼의 레이아웃으로부터 트랜지스터의 전기적 특성 변화를 모델링하기 위한 레이아웃 파라미터들을 추출하고, 상기 적어도 하나의 테스트 웨이퍼에 대한 다수의 전기적 특성을 측정함으로써 모델 파라미터들을 추출하는 것을 포함하고, 제품 단계는 상기 개발 단계에서 결정된 디자인 룰에 맞게 제품 레이아웃을 작성하고, 상기 제품 레이아웃의 패터닝을 검사 및 수정하고, 상기 제품 레이아웃의 레이아웃 파라미터들과 상기 개발 단계에서 추출된 상기 레이아웃 파라미터들을 비교함으로써 상기 제품 레이아웃의 트랜지스터들의 전기적 특성 변화들을 검출 및 수정하고, 상기 제품 레이아웃으로부터 예측되는 제품 특성과 설계된 회로도로부터 예측되는 제품특성이 동일한 지를 검사하고, 상기 개발 단계에서 추출된 상기 모델 파라미터들을 이용하여 포스트 레이아웃 시뮬레이션을 수행하고, 이후 확정된 제품 레이아웃에 따른 웨이퍼를 제작하는 것을 포함한다.
실시 예에 있어서, 상기 제품 단계는, 패턴 왜곡으로 인하야 야기되는 기생 저항 혹은 캐패시터를 추출하고, 상기 추출된 기성 저항 혹은 캐패시터를 반영하여 상기 포스트 레이아웃 시뮬레이션을 수행하는 것을 포함한다.
실시 예에 있어서, 상기 개발 단계는, 상기 추출된 레이아웃 파라미터들에 따라 트랜지스터의 전기적 특성을 모델링을 결정하는 것을 포함한다.
실시 예에 있어서, 상기 결정된 모델링은 상기 개발 단계의 레이아웃 파라미터들과 상기 제품 단계의 레이아웃 파라미터들의 차이들에 따라 전기적 특성 변화들을 검출한다.
실시 예에 있어서, 상기 패터닝을 검사 및 수정하는 것은, 광근접효과 보정 기술을 이용하는 것을 포함한다.
실시 예에 있어서, 상기 전기적 특성 변화들을 검출 및 수정하는 것은, 상기 제품 레이아웃의 모든 트랜지스터들에 대한 전기적 특성 변화들을 검출하는 것을 포함한다.
실시 예에 있어서, 상기 확정된 제품 레이아웃에 따라 마스크 패턴이 제작된다.
본 발명의 실시 예에 따른 또 다른 레이아웃 검사 방법은, 제품 레이아웃이 디자인 룰에 맞게 작성되었는 지를 검사하고, 상기 제품 레이아웃의 전기적 특성 변화들을 검출 및 수정하고, 상기 제품 레이아웃으로부터 예측되는 제품 특성과 설계된 회로도로부터 예측되는 제품 특성이 동일한 지를 검사하고, 모델 파라미터들을 이용하여 포스트 레이아웃 시뮬레이션을 수행하는 것을 포함한다.
실시 예에 있어서, 상기 디자인 룰은, 패턴들의 폭, 길이, 스페이스 혹은 패턴들 사이의 오버랩 정도를 포함한다.
실시 예에 있어서, 상기 전기적 특성 변화들을 검출 및 수정하는 것은, 상기 제품 레이아웃의 트랜지스터들의 전기적 특성 변화들을 검출하는 것을 포함한다.
실시 예에 있어서, 상기 제품 레이아웃의 트랜지스터들의 전기적 특성 변화들이 소정의 값들을 초과할 때 상기 제품 레이아웃이 수정된다.
실시 예에 있어서, 상기 포스트 레이아웃 시뮬레이션은 스파이스(SPICE)와 같은 회로 동작 시뮬레이터에 의해 수행된다.
상술한 바와 같이 본 발명에 따른 레이아웃 검사 방법 및 웨이퍼 제작 방법은, 패터닝에 대하여 레이아웃의 취약점을 검출 및 수정할 수 있고, 레이아웃의 파라미터들에 따른 전기적인 특성 변화들을 검출 및 수정할 수 있고, 또한 기생 성분에 따른 회로의 이상 여부를 검사할 수 있다.
도 1은 일반적인 레이아웃 검사 방법을 보여주는 도면이다.
도 2은 본 발명에 따른 레이아웃 검사 방법에 대한 제 1 실시 예를 보여주는 도면이다.
도 3은 본 발명에 따른 레이아웃 파라미터들의 실시 예를 보여주는 도면이다.
도 4는 도 3에 도시된 레이아웃 파라미터들을 설명하기 도면이다.
도 5는 본 발명에 따른 레이아웃 검사 방법에 대한 제 2 실시 예를 보여주는 도면이다.
도 6은 본 발명에 따른 레이아웃 검사 방법에 대한 제 3 실시 예를 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 반도체 소자의 웨이퍼 제작 방법을 보여주는 도면이다.
도 8은 개발 단계에서 레이아웃 파라미터에 따라 트랜지스터의 전기적인 특성 변화를 모델링을 보여주는 도면이다.
도 9는 제품 단계의 레이아웃에서 추출된 레이아웃 파라미터들에 대한 실시 예를 보여주는 도면이다.
도 10은 개발 단계의 트랜지스터와 제품 단계의 트랜지스터에 대한 전기적 특성 비교에 대한 실시 예를 보여주는 도면이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 일반적인 레이아웃 검사 방법을 보여주는 도면이다. 도 1을 참조하면, 일반적인 레이아웃 검사 방법은 다음과 같다.
개발 단계에서 제공된 디자인 룰에 적합하게 제품 레이아웃이 작성되었는지가 검사된다(S10). 여기서, 디자인 룰은, 다수의 패턴들의 폭(width), 길이(length), 스페이스(space), 패턴들 사이의 오버랩(overlap) 정도 등을 포함한다. 이후, 제품 레이아웃이 설계된 회로와 동일한지가 검사된다(S20). 이후, 제품 레이아웃을 작성하면서 야기되는 다수의 기생 저항 혹은 캐패시터에 따른 회로 동작의 이상 여부가 검사된다(S30). 동작 이상 여부 검사 결과로써, 제품 레이아웃에 대한 제품 특성이 평가된다. 이에 따라 제품 레이아웃의 취약점이 검출되고, 검출된 취약점에 따라 제품 레이아웃이 수정된다. 수정된 제품 레이아웃에 기초하여 웨이퍼가 제작된다.
최근 공정이 매우 미세화되고 칩 사이즈가 줄어들면서 제품 레이아웃을 웨이퍼에 구현할 때, 레이아웃이 왜곡되거나 개발 단계의 레이아웃과 변경될 수 있다. 이에 따라, 트랜지스터의 전기적 특성이 변화되거나 칩 동작의 오류가 야기된다. 그러나, 일반적인 레이아웃 검사 방법은 이러한 문제점을 검출하거나 수정하지 못한다.
본 발명은 제품 레이아웃으로부터 레이아웃 파라미터들을 추출하고, 추출된 레이아웃 파라미터들을 개발 단계의 레이아웃 파라미터들과 비교함으로써 레이아웃의 변경에 따른 전기적 특성 변화들을 검출하거나 수정할 수 있는 레이아웃 검사 방법을 제공한다. 여기서, 레이아웃 파라미터들은 트랜지스터의 특성과 관련된 기하학적(geometry) 파라미터들이다. 예를 들어, 레이아웃 파라미터들은, 콘택 크기, 게이트 패턴에서 콘택까지의 거리, 콘택 공유 비율, 확산 길이, 액티브에서 액티브까지의 공간, 웰 근접도, 핑거 타입, 게이트 패턴 왜곡, 액티브 패턴 왜곡, 전원라인 저항 등이 있다
도 2는 본 발명에 따른 레이아웃 검사 방법에 대한 제 1 실시 예를 보여주는 도면이다. 도 2를 참조하면, 본 발명의 레이아웃 검사 방법은 다음과 같다.
반도체 소자의 개발 단계(development stage)에서, 시뮬레이터(예를 들어, HSPICE)가 설계된 회로의 동작을 예측할 수 있는 모델 파라미터들(model parameters)이 추출된다. 여기서 모델 파라미터들은, 표준화된 테스트 구조(예를 들어, 이하, 'TEG'(Test Elements Group)라고 함)를 웨이퍼에 제작하고, TEG를 갖는 웨이퍼로부터 다수의 전기적 특성을 측정함으로써 추출된 물리적/구조적 파라미터들이다. 이러한 모델 파라미터들은, 채널 길이(channel length), 소자 폭(width), 도핑 프로파일(doping profile), 산화막 두께(oxide thickness), 산화막 유전율(oxide permittivity), 채널 길이 변조 상수(channel length modulation constant) 등을 포함한다. 모델 파라미터들은 시뮬레이터(예를 들어, HSPICE)에 입력된다. 설계된 회로의 동작이 시뮬레이터를 통하여 검증되고, 디자인 룰(design rule)에 적합하게 제품 레이아웃이 작성된다. 여기서, 디자인 룰은, 반도체 소자의 개발 단계로부터 결정된다.
작성된 제품 레이아웃의 패터닝이 검사 및 수정된다(S110). 예를 들어, 패터닝 시뮬레이션을 통하여 제품 레이아웃의 취약점이 검출된다. 검출된 취약점을 해결하고자 제품 레이아웃이 수정된다. 제품 레이아웃의 패터닝 검사 및 수정하기 위하여 광근접효과 보정(OPC: Optical Proximity Correction) 기술이 적용될 수 있다. 여기서 광근접효과 보정기술은, 마스크 패턴 정보 및 웨이퍼 공정 조건을 기초로 웨이퍼에 전사되는 이미지를 예측하거나 실제로 패터닝된 테스트 패턴의 이미지를 측정함으로써 광학 근접 효과 보상한다.
이후, 제품 레이아웃의 레이아웃 파라미터들과 관련된 전기적 특성의 변화들이 검출 및 수정된다(S120). 먼저 제품 레이아웃으로부터 레이아웃 파라미터들이 추출된다. 여기서, 레이아웃 파라미터들은 트랜지스터의 전기적인 특성 변화를 야기시키는 기하학적인(혹은 물리적인) 파라미터들이다.
제품 레이아웃으로부터 추출된 레이아웃 파라미터들과 TEG(개발 단계의 테스트 웨이퍼)의 레이아웃 파라미터들을 비교함으로써, 트랜지스터의 전기적 특성 변화가 검출된다. 여기서 트랜지스터의 전기적 특성 변화들을 검출하기 위하여 전기적 특성 변화 모델링이 이용된다. 여기서, 전기적 특성 변화 모델링은, 제품 레이아웃의 레이아웃 파라미터들과 TEG의 레이아웃 파라미터들의 차이들의 함수들로 표현된다. 한편, 전기적 특성 변화 모델링은, 반도체 소자의 개발 단계에서 결정된다. 반도체 소자의 개발 단계에서 TGE의 레이아웃으로부터 모델링에 필요한 레이아웃 파라미터들이 추출된다.
제품 레이아웃의 레이아웃 파라미터와 TEG의 레이아웃 파라미터들의 차이가 입력됨으로써 전기적 특성 변화 모델링에 따라 전기적 특성 변화들이 검출된다. 검출 결과로써 전기적인 특성 변화들이 소정의 값들 이상일 때, 제품 레이아웃이 수정된다.
이후, 제품 레이아웃으로부터 예측되는 제품 특성과 설계된 회로도로부터 예측되는 제품 특성이 동일한 지가 검사된다(S130).
이후, 패턴 왜곡으로 인하여 야기되는 기생 저항, 캐패시터 등을 포함하는 기생 성분들이 추출된다(S140).
이후, 추출된 기생 성분들을 회로도에 반영하고, 포스트 레이아웃 시뮬레이션을 수행함으로써 회로의 이상 여부가 검사된다(S150). 포스트 레이아웃 시뮬레이션은 입력된 모델 파라미터들(model parameters)에 의해 수행된다. 여기서 모델 파라미터들은, 채널 길이(channel length), 소자 폭(width), 도핑 프로파일(doping profile), 산화막 두께(oxide thickness), 산화막 유전율(oxide permittivity), 채널 길이 변조 상수(channel length modulation constant) 등을 포함한다. 여기서편, 모델 파라미터들의 추출 및 통계적 분포의 예측은 반도체 소자의 개발 단계에서 이루어진다.
본 발명의 실시 예에 따른 레이아웃 검사 방법은, 패터닝에 대하여 레이아웃의 취약점을 검출 및 수정할 수 있고, 레이아웃의 파라미터들에 따른 전기적인 특성 변화들을 검출 및 수정할 수 있고, 또한 기생 성분에 따른 회로의 이상 여부를 검사할 수 있다.
도 3은 본 발명에 따른 레이아웃 파라미터들의 실시 예를 보여주는 도면이다. 도 3을 참조하면, 레이아웃 파라미터들은, 게이트 패턴에서 콘택까지의 거리, 콘택 공유 비율, 확산 길이, 액티브에서 액티브까지의 공간, 웰 근접도, 핑거 타입, 게이트 패턴 왜곡, 액티브 패턴 왜곡, 전원라인 저항 등을 포함한다. 여기서 웰 근접도는 웰과 이웃한 웰 사이의 간격이고, 게이트 패턴 왜곡은 라운딩 혹은 소프트닝에 의해 야기된다.
도 4는 도 3에 도시된 레이아웃 파라미터들을 설명하기 도면이다. 도 4를 참조하면, 게이트 패턴에서 콘택까지의 거리는 a이고, 콘택 공유 비율은 b/c이고,액티브 영역에서 액티브 영역까지의 공간은 d이고, 웰 근접도는 e이다. 여기서, b는 콘택의 길이이고, c는 게이트 패턴으로부터 액티브 영역의 길이이다.
도 2 내지 도 4에 도시된 레이아웃 검사 방법은, 기생 성분이 추출하고 추출된 기생 성분을 회로도에 반영하여 시뮬레이션을 수행한다. 그러나 본 발명의 레이아웃 검사 방법이 반드시 기생 성분을 추출할 필요는 없다. 본 발명의 레이아웃 검사 방법은, 제품 레이아웃의 기생 성분을 추출하지 않을 수 있다.
도 5는 본 발명에 따른 레이아웃 검사 방법에 대한 제 2 실시 예를 보여주는 도면이다. 도 5를 참조하면, 본 발명의 레이아웃 검사 방법은 다음과 같다.
제품 레이아웃의 패터닝이 검사 및 수정된다(S210). 제품 레이아웃의 레이아웃 파라미터들과 관련된 전기적 특성의 변화들이 검출 및 수정된다(S220). 제품 레이아웃으로부터 예측되는 제품 특성과 설계된 회로도로부터 예측되는 제품 특성이 동일한 지가 검사된다(S230). 이후, 수정된 제품 레이아웃에 대하여 포스트 레이아웃 시뮬레이션을 수행함으로써 회로의 이상 여부가 검사된다(S240).
본 발명의 실시 예에 따른 레이아웃 검사 방법은, 패터닝에 대하여 레이아웃의 취약점을 검출 및 수정할 수 있고, 레이아웃의 파라미터들에 따른 전기적인 특성 변화들을 검출 및 수정할 수 있다.
도 2 및 도 5에 도시된 레이아웃 검사 방법은, 패터닝에 대하여 레이아웃의 취약점을 검출 및 수정한다. 그러나, 본 발명의 레이아웃 검사 방법이 반드시 여기에 국한될 필요는 없다. 본 발명의 레이아웃 검사 방법은, 제품 레이아웃이 디자인 룰에 맞게 작성되었는지 검사할 수 있다.
도 6은 본 발명에 따른 레이아웃 검사 방법에 대한 제 3 실시 예를 보여주는 도면이다. 도 6을 참조하면, 본 발명의 레이아웃 검사 방법은 다음과 같다.
제품 레이아웃이 디자인 룰에 맞게 작성되었는지 검사된다(S310). 제품 레이아웃의 레이아웃 파라미터들과 관련된 전기적 특성의 변화들이 검출 및 수정된다(S320). 제품 레이아웃으로부터 예측되는 제품 특성과 설계된 회로도로부터 예측되는 제품 특성이 동일한 지가 검사된다(S330). 이후, 수정된 제품 레이아웃에 대하여 포스트 레이아웃 시뮬레이션을 수행함으로써 회로의 이상 여부가 검사된다(S340).
본 발명의 실시 예에 따른 레이아웃 검사 방법은, 레이아웃의 파라미터들에 따른 전기적인 특성 변화들을 검출 및 수정할 수 있다.
도 7은 본 발명의 실시 예에 따른 반도체 소자의 웨이퍼 제작 방법을 보여주는 도면이다. 도 7를 참조하면, 반도체 소자의 웨이퍼 제작 방법은 크게, 개발 단계 및 제품 단계로 구분된다.
개발 단계는 적어도 하나의 TEG 웨이퍼를 제작하고(S401), 제작된 TEG 웨이퍼를 위한 TEG 레이아웃으로부터 레이아웃 파라미터들에 따른 트랜지스터의 전기적 특성을 모델링하고(S402) 및 제작된 TEG 웨이퍼에 대한 다수의 전기적 특성 검출을 통하여 모델 파라미터들을 추출하는 것(S403)을 포함한다. 여기서 TEG 웨이퍼는 TEG를 갖는 웨이퍼를 말하고, TEG만으로 구성된다.
여기서 전기적 특성 모델링은, 테이블로 작성하거나, 회귀 방정식(regression equation)으로 표현되거나, 회로 시뮬레이션 만들어진다. 예를 들어, 테이블은 레이아웃 파라미터의 차이가 얼마 이상일 때 대응하는 레이아웃 파라미터의 보정에 대한 정보를 포함한다. 예를 들어, 회귀 방정식은, 레이아웃 파라미터들의 차이에 따라 레이아웃 파라미터의 보정에 대한 수식을 포함한다. 예를 들어, 회로 시뮬레이션은, 레이아웃 파라미터들의 차이를 입력할 때 보정된 레이아웃 파라미터들을 산출한다.
제품 단계는 다음과 같이 진행된다. 설계자는 디자인 룰에 맞게 제품 레이아웃을 작성한다(S501). 이후 작성된 제품 레이아웃의 패터닝이 검사되고(S502), 패터닝 검사에 따른 취약한 점이 수정된다(S503).
이후, 제품 레이아웃의 각 트랜지스터의 레이아웃 파라미터들이 추출된다(S504). 추출된 레이아웃 파라미터들과 TEG 레이아웃 파라미터들과 비교한다(S505). 여기서 TEG 레이아웃 파라미터들은, 개발 단계에서 제공된다. 이때, 트랜지스터의 전기적 특성 모델링을 적용하여 제품 레이아웃의 레이아웃 파라미터들과 TEG 레이아웃 파라미터들의 차이에 따라 전기적 특성이 검출되고, 그 결과에 따라 제품 레이아웃이 수정된다(S506). 특히, 본 발명에서는 제품 레이아웃의 모든 트랜지스터들에 대하여 이러한 전기적 특성 검출을 수행 및 수정할 수 있다.
이후, 수정된 제품 레이아웃과 회로도가 동일한 지가 검사된다(S507). 이후, 레이아웃에 따른 기생 성분이 추출되고(S508), 추출된 기생 성분을 반영하여 회로가 제대로 동작하는지 확인하고자 포스트 레이아웃 시뮬레이션이 수행된다(S509). 여기서, 포스트 레이아웃 시뮬레이션의 모델 파라미터들은, 개발 단계(S403)로부터 제공된다.
만약, 제대로 회로가 동작한다면, 수정된 제품 레이아웃을 기초로 마스크 패턴 및 웨이퍼 제작이 수행된다(S510).
본 발명의 실시 예에 따른 웨이퍼 제작 방법은, 개발 단계에서 레이아웃 파라미터들에 따른 전기적 특성 변화를 모델링하고, 제품 단계에서 각 트랜지스터의 레이아웃 파라미터를 추출하고, 추출된 레이아웃 파라미터와 TEG의 레이아웃 파라미터들과 비교함으로써 전기적 특성 변화를 검출 및 수정할 수 있다.
도 8은 개발 단계에서 레이아웃 파라미터에 따라 트랜지스터의 전기적인 특성 변화 모델링을 보여주는 도면이다. 도 8을 참조하면, 트랜지스터의 전기적인 특성 변화(△Ei)는 TEG 레이아웃 파라미터들과 제품 레이아웃의 파라미터들의 차이(△Pj)와 전기적인 특성 변화들의 표준 편차(σEj)을 레이아웃 파라미터들의 표준편차(σPj) 나눈 것의 합으로 표현된다.
예를 들어, 레이아웃 파라미터들 중에서 소스/드레인의 콘택 크기에 따른 트랜지스터의 특성 변화 모델링이 도시된다. 여기서, 각각의 레이아웃 파라미터들(p1, p2, p3, ...)에 대한 트랜지스터의 전기적 특성 변화들(Id, Vth, Ioff)은 다음과 같이 표현된다. 즉, 구동 전류(Id), 문턱전압(Vth), 및 누설전류(Ioff)는 레이아웃 파라미터들(p1, p2, p3, ...)의 함수로 표현된다.
도 9는 제품 단계의 레이아웃에서 추출된 레이아웃 파라미터들에 대한 실시 예를 보여주는 도면이다. 도 9를 참조하면, 게이트 패턴에서 콘택까지 거리는 0.085이고, 콘택 점유율은 73%이고, 확산 거리는 0.2이고, 웰 근접도는 2.4이고, 핑거 타입은 공유(share) 혹은 분리(Iso)되고, 유효 거리는 0.01, 유효 폭은 1.2, 전원 라인 저항은 300옴이다.
도 10은 개발 단계의 트랜지스터와 제품 단계의 트랜지스터에 대한 전기적 특성 비교에 대한 실시 예를 보여주는 도면이다. 도 10을 참조하면, 트랜지스터(M1)의 전기적 특성 변화는, TEG의 트랜지스터와 비교할 때, 구동 전류(Id)는 97%로 줄어들고, 누설 전류(Ioff)는 150%로 증가하고, 문턱전압(Vth)은 85%로 줄어들고, 기생 캐패시터(Cov)는 80%로 줄어든다. 여기서, 기생 캐패시터(Cov)에 대한 것은, 포스트 레이아웃 시뮬레이션(도 7의 509 단계 참조) 결과에 따른 것이다.
따라서, 이러한 전기적 특성 변화에 따라 제품 레이아웃의 수정 여부가 결정된다. 예를 들어, 전기적 특성 변화 모델링은 구동 전류(Id)가 10% 이상 초과될 때 검출되도록 구현될 수 있다.
또한, 전기적 특성 변화 모델링은 서로 다른 레이아웃 파라미터들의 특성에 대하여 영향이 서로 상쇄된 트랜지스터일 때, 검출되지 않도록 구현된다. 예를 들어, 콘택 점유율의 증가가 트랜지스터의 구동 전류(Id)를 증가시키고, 반면에 파워전원 라인의 증가가 구동 전류(Id)를 감소시킬 때, 제품 레이아웃의 트랜지스터 수정이 불필요하다.
본 발명의 실시 예에 따른 레이아웃 검사 방법은, 레이아웃 파라미터들을 이용하여 전기적 특성 변화들을 검출 및 수정함으로써 설계된 제품 레이아웃이 실제 웨이퍼 상에 구현될 때의 예측력을 높힌다. 이로써, 본 발명의 레이아웃 검출 방법은 제품 오류를 미리 검출하고, 칩의 오동작을 예방할 수 있다.
본 발명의 실시 예에 따른 레이아웃 검사 방법은, 트랜지스터 단위로 전기적인 특성 변화들을 검출함으로써, 보다 빠르게 레이아웃을 검증할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
TEG: 테스트 소자 그룹
△Ei: 트랜지스터의 전기적인 특성 변화
△Pj: TEG의 레이아웃 파라미터들과 제품 레이아웃의 파라미터들의 차이
σEj: 전기적인 특성 변화들의 표준 편차
σPj: 레이아웃 파라미터들의 표준편차
a: 게이트 패턴에서 콘택까지의 거리
b: 콘택의 길이
c: 게이트 패턴으로부터 액티브 영역의 길이
d: 액티브 영역들 사이의 거리

Claims (10)

  1. 제품 레이아웃의 패터닝을 검사 및 수정하고,
    상기 제품 레이아웃의 전기적 특성 변화들을 검출 및 수정하고,
    상기 제품 레이아웃으로부터 예측되는 제품 특성과 설계된 회로도로부터 예측되는 제품 특성이 동일한 지를 검사하고, 및
    회로의 이상 여부를 검사하기 위하여 모델 파라미터들을 이용하여 포스트 레이아웃 시뮬레이션을 수행하는 것을 포함하는 레이아웃 검사 방법.
  2. 제 1 항에 있어서,
    상기 전기적 특성 변화들을 검사 및 수정하는 것은, 상기 제품 레이아웃의 상기 레이아웃 파라미터들을 추출하는 것을 포함하는 레이아웃 검사 방법.
  3. 제 2 항에 있어서,
    상기 전기적 특성 변화들을 검출 및 수정하는 것은,
    상기 제품 레이아웃의 상기 추출된 레이아웃 파라미터들과 개발 단계의 레이아웃 파라미터들을 비교하는 것을 포함하는 레이아웃 검사 방법.
  4. 제 3 항에 있어서,
    상기 전기적 특성 변화들은, 상기 제품 레이아웃의 트랜지스터들의 전기적 특성 변화들인 레이아웃 검사 방법.
  5. 제 4 항에 있어서,
    상기 추출된 레이아웃 파라미터들은, 콘택의 크기, 게이트 패턴에서 콘택까지의 거리, 콘택 공유 비율, 확산 길이, 액티브에서 액티브까지의 공간, 웰 근접도, 핑거 타입, 게이트 패턴 왜곡, 액티브 패턴 왜곡, 전원라인 저항들 중 적어도 하나를 포함하는 레이아웃 검사 방법.
  6. 제 1 항에 있어서,
    상기 포스트 레이아웃 시뮬레이션을 수행하기 전에, 패턴 왜곡으로 인하여 야기되는 기생 성분들을 추출하는 것이 더 포함되는 레이아웃 검사 방법.
  7. 제 6 항에 있어서,
    상기 추출된 기생 성분들을 회로에 반영하여, 상기 포스트 레이아웃 시뮬레이션이 수행되는 레이아웃 검사 방법.
  8. 제 1 항에 있어서,
    상기 모델 파라미터들은, 개발 단계에서 적어도 하나의 테스트 웨이퍼로부터 다수의 전기적 특성을 측정함으로써 추출된 물리적이거나 구조적인 파라미터들로써, 채널 길이(channel length), 소자 폭(width), 도핑 프로파일(doping profile), 산화막 두께(oxide thickness), 산화막 유전율(oxide permittivity), 채널 길이 변조 상수(channel length modulation constant) 을 포함하는 레이아웃 검사 방법.
  9. 제품 레이아웃이 디자인 룰에 맞게 작성되었는 지를 검사하고,
    상기 제품 레이아웃의 전기적 특성 변화들을 검출 및 수정하고,
    상기 제품 레이아웃으로부터 예측되는 제품 특성과 설계된 회로도로부터 예측되는 제품 특성이 동일한 지를 검사하고,
    모델 파라미터들을 이용하여 포스트 레이아웃 시뮬레이션을 수행하는 것을 포함하는 레이아웃 검사 방법.
  10. 제 9 항에 있어서,
    상기 전기적 특성 변화들을 검출 및 수정하는 것은, 상기 제품 레이아웃의 트랜지스터들의 전기적 특성 변화들을 검출하는 것을 포함하는 레이아웃 검사 방법.
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