JP4343892B2 - 半導体集積回路のレイアウト解析方法及びレイアウト解析装置 - Google Patents

Description

この発明は、半導体集積回路のシステマティックなばらつきを解析して、レイアウトに依存した物理パラメータ分布を得るレイアウト解析方法及び解析装置に関するものである。

近年、ＬＳＩの微細化が進むにつれて、回路素子のレイアウトパターンや配置、製造工程でのばらつきが回路の性能に大きく影響するようになっている。現在のＬＳＩ設計環境では、システマティックなばらつき（設計データから要因識別が可能なばらつき）と、ランダムなばらつき（設計データから要因識別が不可能なばらつき）とを区別することはできない。従って、すべてのばらつきを考慮した最悪条件をもクリアするようなマージンを付加したワースト設計が行われている。しかし、消費電力の低減を目的とした低電圧化及び高速化が進んでいる近年のＬＳＩでは、マージンを確保した設計では低消費電力化及び高速化を図ることが困難であり、マージンを十分確保することも困難となっている。そこで、マージンを縮小した設計を可能とするために、半導体集積回路のシステマティックなばらつきを解析して、レイアウトに依存した物理パラメータ分布を得ることが必要となっている。

図１０は、チップ１上にレイアウトされたトランジスタを示し、拡散領域２上にゲート配線３がレイアウトされる。微細化されたＬＳＩにおいて、このようなトランジスタは、そのパターン形状、ゲート配線の疎密の状態、配置位置等の相違により、トランジスタ特性が大きく変化する。

例えば、領域ａ，ｂ，ｃに形成されるトランジスタは、ゲート配線３の間隔が異なるため、トランジスタ特性が異なる。領域ｄ，ｅ，ｆについても同様である。また、領域ａと領域ｄに形成されるトランジスタは、パターンとしては同一であるが、チップ１上における位置及び方向が異なるため、トランジスタ特性が異なる。

現状の設計環境では、プロセスのばらつき要因を特定する解析処理手段が存在しないため、最悪条件（ワーストポイント）及び最良条件（ベストポイント）でのトランジスタ特性を特性解析用のパラメータとして持ち、その特性パラメータを使用して、遅延時間、消費電力あるいは洩れ電流等の特性解析を行っている。
特開２００２−３１８８２９号公報

半導体集積回路の設計に際し、上記従来例では特性解析用のパラメータとしてワーストポイント及びベストポイントでのトランジスタ特性を使用しているにすぎない。従って、ワーストポイント及びベストポイントでのトランジスタ特性に基づいて十分なマージンを確保した設計を行わざるを得ない。しかし、消費電力の低減を目的とした低電圧化及び高速化が進んでいる近年のＬＳＩでは、過剰なマージンを確保した設計では低消費電力化及び高速化を図ることができないという問題点がある。

特許文献１には、ばらつきを考慮した回路シミュレーションを高精度かつ簡便に実行する回路シミュレーション方法が開示されている。この回路シミュレーション方法では、レイアウトパターン及び配置に対応したばらつきを、パラメータを含む数式に置き換え、その数式に含まれるパラメータを各素子に対応した素子パラメータ群として記憶する。そして、素子パラメータ群中のパラメータをばらつかせてシミュレーションを行う。

しかし、数式に含まれるパラメータを各素子に対応した素子パラメータ群とするため、実際のばらつきに完全に対応させることはできない。
この発明の目的は、トランジスタ特性の解析精度を向上させて、シミュレーションにより、システマティックなばらつきによるトランジスタ特性の変動を正確に把握可能とする物理パラメータ分布を生成するレイアウト解析方法及びレイアウト解析装置を提供することにある。

上記目的は、レイアウトにおける素子の位置に依存した物理パラメータのばらつき分布をテーブル化して保持手段に保持し、解析手段により、設計されたレイアウトパターンに基づき前記半導体集積回路に対する前記素子の位置を解析して、前記素子の位置に対応するテーブルを前記保持手段から選択し、選択されたテーブルに基づいて物理パラメータ分布を生成し、生成された物理パラメータ分布に基づいて前記半導体集積回路の特性を解析する半導体集積回路のレイアウト解析方法により達成される。

また、上記目的は、レイアウトにおける素子の位置とアセンブリストレスに依存した物理パラメータのばらつき分布をテーブル化して保持手段に保持し、解析手段により、設計されたレイアウトパターンに基づき前記半導体集積回路に対する前記素子の位置を解析して、前記素子の位置に対応するテーブルを前記保持手段から選択し、選択されたテーブルに基づいて物理パラメータ分布を生成し、生成された物理パラメータ分布に基づいて前記半導体集積回路の特性を解析する半導体集積回路のレイアウト解析方法により達成される。

また、上記目的は、レイアウトにおける素子の位置とプロセスストレスに依存した物理パラメータのばらつき分布をテーブル化して保持手段に保持し、解析手段により、設計されたレイアウトパターンに基づき前記半導体集積回路に対する前記素子の位置を解析して、前記素子の位置に対応するテーブルを前記保持手段から選択し、選択されたテーブルに基づいて物理パラメータ分布を生成し、生成された物理パラメータ分布に基づいて前記半導体集積回路の特性を解析する半導体集積回路のレイアウト解析方法により達成される。

また、上記目的は、レイアウトにおける素子の位置に依存した物理パラメータのばらつき分布をテーブル化して保持する保持手段と、設計されたレイアウトパターンに基づき半導体集積回路に対する前記素子の位置を解析して、前記素子の位置に対応するテーブルを前記保持手段から選択し、選択されたテーブルに基づいて物理パラメータ分布を生成し、生成された物理パラメータ分布に基づいて前記半導体集積回路の特性を解析する解析装置とを備えた半導体集積回路のレイアウト解析装置により達成される。

また、上記目的は、レイアウトにおける素子の位置とアセンブリストレスに依存した物理パラメータのばらつき分布をテーブル化して保持する保持手段と、設計されたレイアウトパターンに基づき半導体集積回路に対する前記素子の位置を解析して、前記素子の位置に対応するテーブルを前記保持手段から選択し、選択されたテーブルに基づいて物理パラメータ分布を生成し、生成された物理パラメータ分布に基づいて前記半導体集積回路の特性を解析する解析装置とを備えた半導体集積回路のレイアウト解析装置により達成される。

また、上記目的は、レイアウトにおける素子の位置とプロセスストレスに依存した物理パラメータのばらつき分布をテーブル化して保持する保持手段と、設計されたレイアウトパターンに基づき半導体集積回路に対する前記素子の位置を解析して、前記素子の位置に対応するテーブルを前記保持手段から選択し、選択されたテーブルに基づいて物理パラメータ分布を生成し、生成された物理パラメータ分布に基づいて前記半導体集積回路の特性を解析する解析装置とを備えた半導体集積回路のレイアウト解析装置により達成される。

本発明によれば、トランジスタ特性の解析精度を向上させて、シミュレーションにより、システマティックなばらつきによるトランジスタ特性の変動を正確に把握可能とする物理パラメータ分布を生成するレイアウト解析方法及びレイアウト解析装置を提供することができる。

以下、この発明を具体化した一実施の形態を図面に従って説明する。図１は、レイアウト解析装置を示す。ライブラリ１１には、あらかじめ生成されたレイアウトパターンデータが格納され、チップあるいはブロック毎にレイアウトされたセルあるいはマクロのレイアウトパターンが格納されている。

ライブラリ１２には、多種類のプロセス感度パラメータが格納され、ライブラリ１３には多種類のアセンブリストレス感度パラメータが格納されている。
ライブラリ１２に格納されるプロセス感度パラメータは、例えばトランジスタのパターン形状、パターンの疎密、チップ上におけるパターンの位置等のレイアウトに依存したシステマティックな要因により、遅延時間、ノイズ特性、洩れ電流、消費電力等のトランジスタ特性を変動させる各種パラメータの分布をテーブル化したものである。

そのパラメータは、トランジスタについては、ゲート長、ゲート幅、ゲート酸化膜圧、しきい値、拡散抵抗、ワイヤ抵抗等である。また、配線に関しては、配線厚、配線幅、層間膜圧、誘電率、抵抗等である。

ライブラリ１３に格納されるアセンブリストレス感度パラメータは、アセンブリ工程で発生するストレスに依存したシステマティックな要因により、遅延時間、ノイズ特性、洩れ電流、消費電力等のトランジスタ特性を変動させる各種パラメータの分布をテーブル化したものである。

図２は、ライブラリ１２に格納されるテーブルの一例を示し、ゲート配線の疎密すなわちゲート配線の間隔に依存したゲート長のばらつきのテーブルを示す。同図に示すように、複数の露光条件において、ゲート配線の間隔に依存したゲート長のばらつきが実験により測定され、その測定値がそれぞれテーブルとしてライブラリ１２に格納されている。

他の種々のテーブルについても、同様に実験により測定され、その測定値がテーブルとしてライブラリ１２あるいはライブラリ１３に格納されている。
解析装置１４はＣＡＤ装置で構成され、ライブラリ１１に格納されているレイアウトパターンを解析する。そして、パターン上の各物理素子、例えばトランジスタに対し、ライブラリ１２，１３から該当する感度パラメータのテーブルを選択し、そのテーブルに基づいてレイアウトに依存した物理パラメータ分布あるいはアセンブリストレスに依存した物理パラメータ分布を生成して、ライブラリ１５に格納する。

図３は、ライブラリ１１に格納されているレイアウトパターンの一例を示し、チップ上に多数のトランジスタがレイアウトされている。このレイアウトパターンに基づいてレイアウトに依存したゲート配線の物理パラメータ分布を得ようとするとき、解析装置１４はレイアウトパターンを解析し、例えばゲート配線Ｇ１〜Ｇ４のパターン形状、ゲート配線の疎密、位置等を解析する。

そして、各ゲート配線Ｇ１〜Ｇ４のパターン形状、ゲート配線の疎密、位置(領域)等に該当する感度パラメータのテーブルをライブラリ１２から選択する。
図４（ａ）〜（ｄ）は、ゲート配線Ｇ１〜Ｇ４に該当するテーブルを示す。すなわち、ゲート配線Ｇ１に対応するテーブルとしてtable１が選択され、ゲート配線Ｇ２に対応するテーブルとしてtable２が選択され、ゲート配線Ｇ３に対応するテーブルとしてtable３が選択され、ゲート配線Ｇ４に対応するテーブルとしてtable４が選択される。

そして、各table１〜table４に格納されているばらつき分布モデルが、レイアウトに依存した物理パラメータ分布としてライブラリ１５に格納される。ライブラリ１５に格納された物理パラメータ分布は、タイミング特性（遅延時間）の統計的解析、消費電力特性の統計的解析、リーク特性の統計的解析、ノイズ特性の統計的解析等に使用される。

図３及び図４は、トランジスタの物理パラメータ分布について示したが、配線パターンの配線抵抗あるいは配線容量についても、同様にして物理パラメータ分布が生成されてライブラリ１５に格納される。

この場合には、ライブラリ１２に格納されるテーブルとして、配線パターンの形状、疎密、位置等に依存した配線厚、配線幅、層間膜厚、誘電率、抵抗及びコンタクト抵抗のばらつき情報をあらかじめ格納する。

解析装置１４では、ライブラリ１１に格納されているレイアウトパターンデータを解析し、配線の１セグメント毎のパターン形状、疎密、位置等を抽出する。そして、その抽出結果に該当するテーブルをライブラリ１２から選択し、そのテーブルから配線抵抗及び配線容量についてのばらつき分布を得る。

次いで、複数セグメントの配線抵抗、配線容量のばらつき分布を合成して、１ネット毎の配線抵抗、配線容量のばらつき分布、すなわち物理パラメータ分布を生成し、ライブラリ１５に格納する。

図５は、パッケージ内に実装されるチップにアセンブリストレスが作用する場合を示す。チップ１６の周囲に形成されたパッド１７とリードフレーム１８とをボンディングワイヤ１９で接続する場合、パッド１７部分に対しボンディング時の応力が作用し、チップ１６の領域ａ１で物理形状が変化する。また、ボンディングワイヤ１９の張力による応力が作用し、チップ１６の領域ａ２で物理形状が変化する。

ボンディングワイヤ１９の張力による応力は、パッケージ側のリードフレームの形状により異なる。そして、矢印Ａ，Ｂ方向の応力によりチップ１６の形状が変化し、これにともなって、チップ１６内のトランジスタのゲート幅、ゲート長等の物理形状が変化して、トランジスタ特性が変動する。

図６は、実装基板へＩＣパッケージを実装する場合に、チップ端部に熱ストレスによる応力が発生し、その応力によりトランジスタ特性にシステマティックなばらつきが発生する場合を示す。すなわち、パッケージ２０を実装基板２１に半田付けする場合に、熱ストレスによりパッケージ２０内のチップ２２に応力が作用する。この応力Ｆは、図７に示すように、チップ２２の四隅部に作用し、角部に近づくにつれて大きくなる。すると、チップ２２の四隅の変形により、該当する位置でトランジスタのゲート幅、ゲート長等の物理形状が変化し、トランジスタ特性が変動する。

このようなPKG形状、実装基板、実装条件等により発生する応力の影響でチップ形状が変化する場合のテーブルを生成する場合には、図８に示すように、チップ２２を多数の単位エリア２４に分割し、各単位エリア２４毎に実装時の応力Ｆによる物理形状変動分布をモデル化し、テーブルとしてライブラリ１３に格納する。

すなわち、ゲート長、ゲート幅、ゲート酸化膜厚等の物理パラメータについて、パッケージ種類、チップサイズに依存した応力による各物理パラメータの変動分布を単位エリア２４毎にモデル化してテーブルとし、ライブラリ１３に格納する。

そして、解析装置１４では、レイアウトパターンを解析し、該当する単位エリア２４内に配置されるセルあるいはマクロ内のトランジスタに対応するテーブルをライブラリ１３から選択して、物理パラメータ分布としてライブラリ１５に格納する。

図９は、トランジスタ形成領域と、その周辺の絶縁体との間の熱膨張率の差によりトランジスタ特性がシステマティックに変動する場合を示す。
ＮチャネルＭＯＳトランジスタ形成領域２５とＰチャネルＭＯＳトランジスタ形成領域２６とを絶縁するために、両トランジスタ形成領域２５，２６間にＳＴＩ（Shallow Trench Isolation）２７が形成されている。

すると、ＳＴＩ２７を構成する絶縁体とトランジスタ形成領域との熱膨張率の差により、トランジスタ形成領域に矢印Ｃ方向の応力によるひずみが生じ、パターンの形状、疎密、位置等に依存してトランジスタ特性が変動する。（プロセステクノロジによって材料や製造条件は異なり、それによって応力の発生源とその方向等は異なる。）
そこで、プロセステクノロジ、パターンの形状、疎密、位置等に依存した特性変動の要因となる物理パラメータ分布をテーブル化してライブラリ１２に格納する。

そして、解析装置１４では、レイアウトパターンを解析し、該当するばらつき分布モデルをライブラリ１２から選択して、物理パラメータ分布としてライブラリ１５に格納する。

上記のようなレイアウト解析方法では、次に示す作用効果を得ることができる。
（１）レイアウトに依存した物理パラメータのばらつきを、ばらつき分布モデルとしてあらかじめテーブル化し、レイアウトパターンの解析により、該当するばらつき分布モデルを選択して、特性解析用の物理パラメータ分布を生成することができる。従って、レイアウトに依存した現実的な特性解析を行うことができるとともに、その物理パラメータ分布を使用して半導体集積回路を設計することにより、マージンを縮小した設計が可能となり、半導体集積回路の低消費電力化を図ることができる。
（２）レイアウトとアセンブリストレスに依存した物理パラメータのばらつきに対しても、特性解析用の物理パラメータ分布を生成することができる。
（３）レイアウトとプロセスストレスに依存した物理パラメータのばらつきに対しても、特性解析用の物理パラメータ分布を生成することができる。

上記実施の形態は、以下の態様で実施してもよい。
・レイアウトと、アセンブリストレス及びプロセスストレスに依存した物理パラメータのばらつき分布をテーブル化してもよい。

レイアウト解析装置を示すブロック図である。 テーブルの一例を示す説明図である。 チップ上のレイアウトを示す模式図である。 （ａ）〜（ｄ）はテーブルとして格納されたばらつき分布モデルを示す説明図である。 アセンブリストレスの発生を示すチップの正面図である。 アセンブリストレスの発生を示すパッケージの断面図である。 アセンブリストレスによる応力を示すチップの正面図である。 アセンブリストレスによる物理パラメータ分布の解析方法を示す説明図である。 プロセスストレスによる応力の発生を示す断面図である。 チップ上のレイアウトを示す模式図である。

符号の説明

１１，１２，１３ ライブラリ
１５ 物理パラメータ分布（ライブラリ）
１４ 解析装置

Claims (8)

1. コンピュータが実行する半導体集積回路のレイアウト解析方法であって、
   前記コンピュータは、
   レイアウトにおける素子の位置に依存した物理パラメータのばらつき分布をテーブル化して保持手段に保持し、
   解析手段により、設計されたレイアウトパターンに基づき前記半導体集積回路に対する前記素子の位置を解析して、前記素子の位置に対応するテーブルを前記保持手段から選択し、選択されたテーブルに基づいて物理パラメータ分布を生成し、生成された物理パラメータ分布に基づいて前記半導体集積回路の特性を解析する
   ことを特徴とする半導体集積回路のレイアウト解析方法。
2. コンピュータが実行する半導体集積回路のレイアウト解析方法であって、
   前記コンピュータは、
   レイアウトにおける素子の位置とアセンブリストレスに依存した物理パラメータのばらつき分布をテーブル化して保持手段に保持し、
   解析手段により、設計されたレイアウトパターンに基づき前記半導体集積回路に対する前記素子の位置を解析して、前記素子の位置に対応するテーブルを前記保持手段から選択し、選択されたテーブルに基づいて物理パラメータ分布を生成し、生成された物理パラメータ分布に基づいて前記半導体集積回路の特性を解析する
   ことを特徴とする半導体集積回路のレイアウト解析方法。
3. コンピュータが実行する半導体集積回路のレイアウト解析方法であって、
   前記コンピュータは、
   レイアウトにおける素子の位置とプロセスストレスに依存した物理パラメータのばらつき分布をテーブル化して保持手段に保持し、
   解析手段により、設計されたレイアウトパターンに基づき前記半導体集積回路に対する前記素子の位置を解析して、前記素子の位置に対応するテーブルを前記保持手段から選択し、選択されたテーブルに基づいて物理パラメータ分布を生成し、生成された物理パラメータ分布に基づいて前記半導体集積回路の特性を解析する
   ことを特徴とする半導体集積回路のレイアウト解析方法。
4. レイアウトパターンの形状、疎密、位置により、物理パラメータの変動要因となるプロセスの感度パラメータを、レイアウトパターンの形状、疎密、位置に依存した物理パラメータのばらつき分布としてテーブル化して前記保持手段によって保持することを特徴とする請求項１記載の半導体集積回路のレイアウト解析方法。
5. レイアウトとアセンブリストレスに依存した物理パラメータのばらつき分布を、チップの単位エリア毎にテーブル化して前記保持手段によって保持することを特徴とする請求項２または４記載の半導体集積回路のレイアウト解析方法。
6. レイアウトにおける素子の位置に依存した物理パラメータのばらつき分布をテーブル化して保持する保持手段と、
   設計されたレイアウトパターンに基づき半導体集積回路に対する前記素子の位置を解析して、前記素子の位置に対応するテーブルを前記保持手段から選択し、選択されたテーブルに基づいて物理パラメータ分布を生成し、生成された物理パラメータ分布に基づいて前記半導体集積回路の特性を解析する解析装置と
   を備えたことを特徴とする半導体集積回路のレイアウト解析装置。
7. レイアウトにおける素子の位置とアセンブリストレスに依存した物理パラメータのばらつき分布をテーブル化して保持する保持手段と、
   設計されたレイアウトパターンに基づき半導体集積回路に対する前記素子の位置を解析して、前記素子の位置に対応するテーブルを前記保持手段から選択し、選択されたテーブルに基づいて物理パラメータ分布を生成し、生成された物理パラメータ分布に基づいて前記半導体集積回路の特性を解析する解析装置と
   を備えたことを特徴とする半導体集積回路のレイアウト解析装置。
8. レイアウトにおける素子の位置とプロセスストレスに依存した物理パラメータのばらつき分布をテーブル化して保持する保持手段と、
   設計されたレイアウトパターンに基づき半導体集積回路に対する前記素子の位置を解析して、前記素子の位置に対応するテーブルを前記保持手段から選択し、選択されたテーブルに基づいて物理パラメータ分布を生成し、生成された物理パラメータ分布に基づいて前記半導体集積回路の特性を解析する解析装置と
   を備えたことを特徴とする半導体集積回路のレイアウト解析装置。

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