JP3064932B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JP3064932B2
JP3064932B2 JP8341390A JP34139096A JP3064932B2 JP 3064932 B2 JP3064932 B2 JP 3064932B2 JP 8341390 A JP8341390 A JP 8341390A JP 34139096 A JP34139096 A JP 34139096A JP 3064932 B2 JP3064932 B2 JP 3064932B2
Authority
JP
Japan
Prior art keywords
chip
semiconductor integrated
integrated circuit
circuit device
resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP8341390A
Other languages
English (en)
Other versions
JPH10189875A (ja
Inventor
滋 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP8341390A priority Critical patent/JP3064932B2/ja
Priority to US08/993,558 priority patent/US5994758A/en
Publication of JPH10189875A publication Critical patent/JPH10189875A/ja
Application granted granted Critical
Publication of JP3064932B2 publication Critical patent/JP3064932B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/647Resistive arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0802Resistors only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置、特に機能回路と抵抗素子との配置を最適化した半導
体集積回路装置に関する。
【0002】
【従来の技術】現在、半導体集積回路装置においては、
シリコンチップをリードフレーム上にマウントし、樹脂
で封入するタイプのパッケージング構造のものが広く一
般に用いられている。このような方法では、シリコンチ
ップとリードフレーム,マウント材,封入樹脂との間の
熱膨張率の違いから、シリコンチップに応力が加わる。
特に、樹脂封入後には、樹脂の熱収縮のためにチップの
外側から内側に向かって数10から数100MPaの比
較的大きな圧縮応力が生じる。
【0003】図2は、チップにかかる応力と、チップの
中心部からの距離との相関を表すグラフである。このグ
ラフによれば、圧縮応力は、チップにかかる全応力の大
部分を占めており、チップの中心部で最も大きく、周辺
部に行くに従って減少する。その変化の度合いは、チッ
プの中心部では緩やかで、チップの周辺部ほど急激にな
る。
【0004】一方、せん断応力は、チップの周辺部で大
きくなっている。このせん断応力の増加分は、チップ周
辺での圧縮応力の減少分を相殺する。その結果、全応力
の変化の度合いは、チップ中心から約1/3の領域で最
も緩やかであり、次いでチップの周辺から約1/3の領
域で緩やかとなる。そして、チップの中心部から周辺部
に至る残り1/3の遷移領域で最も激しくなる。
【0005】なお、このチップ内部にかかる応力は、チ
ップの大きさ,リードフレームの材質やアイランド面
積,封入樹脂の厚さや面積によっても大きく異なる。
【0006】ところで、シリコン基板は、外部から応力
が加わると、原子間の平均結合距離の変化が、エネルギ
ーバンド構造に影響を及ぼし、一般に電気の伝導度が増
加することが知られている。そのため、シリコン基板内
に不純物を導入して形成する拡散抵抗は、外部の応力に
よって抵抗値が変化(一般には低下)する。これをピエ
ゾ抵抗効果と呼んでいる。
【0007】従って、樹脂封止型のパッケージを使用す
る場合には、パッケージの組立前と組立後とでは、ピエ
ゾ抵抗効果によって抵抗値に変化を生じることとなる。
具体的には、0〜10%程度の抵抗値の低下が生じ、特
に強い応力のかかる部分ほど抵抗値の変化は顕著とな
る。
【0008】図3は、従来の半導体集積回路装置のチッ
プ内における抵抗素子の配置を示した1例である。図3
に示されるように一部の抵抗アレイ12,12は、チッ
プ11の周辺部に沿って配置されており、残りの抵抗ア
レイ13,13は、チップ11の中心部から周辺部にか
けて横断するように配置されている。従って、抵抗アレ
イ13には、抵抗アレイ12よりも平均的に高い応力が
加わり、抵抗値の低下が顕著となる。また、同じ抵抗ア
レイ13内においても、チップの中心部と周辺部とで
は、抵抗値の低下の度合いが異なってくる。
【0009】アナログ回路装置、例えばコンパレータ等
に組み込まれる抵抗素子は、特に高精度な抵抗値が要求
されるため、このようなピエゾ抵抗効果による影響を低
減するため従来よりいくつかの方法が検討されてきた。
【0010】その一例として、特開昭57−31167
号公報に記載されたものがある。本例では、複数の抵抗
素子を、その長さ方向の中心位置を一致させ、しかも平
行に配置することで、抵抗素子間の抵抗値のばらつき
を、低減することを目的としている。
【0011】また、他の例としては、特開昭63−06
7765号公報(特願昭61−213143号)に記載
されたものがある。本例においては、抵抗素子をチップ
の中心部に配置することにより、抵抗値の変動は大きく
なるが、同一チップ内の抵抗素子間のばらつきは、低減
している。
【0012】
【発明が解決しようとする課題】アナログ系のICな
ど、高精度の抵抗素子を必要とする半導体集積回路で
は、抵抗の製造ばらつきを考慮した設計が大変困難なた
め、従来より設計にかかる工数が莫大で、しかもしばし
ば設計の不具合が原因で特性不良を起こしていた。これ
らの問題を低減するためには、抵抗の精度を最低でも±
10%以内、望ましくは±5%以内に押さえ込む必要が
あった。
【0013】このような高精度の抵抗を造り込む方法と
しては、従来より薄膜抵抗があった。しかしながら、抵
抗を形成するための特別な装置および工程を必要とする
ことから、一般には普及していない。
【0014】一方、半導体基板内に不純物を導入して形
成される拡散抵抗は、その製造の容易さから広く一般に
普及している。高精度の抵抗も、拡散抵抗で形成するの
が普通であるが、その精度は現状では拡散工程終了後で
±5%以内に押さえ込むのが限界である。
【0015】したがって、上記のように最終的な抵抗の
精度を、±5%以内に押さえ込もうとすれば、パッケー
ジ組立工程における抵抗値の変動を極力少なくする必要
があった。
【0016】上述した特開昭57−31167号公報に
記載の例では、複数の抵抗素子を、その長さ方向の中心
位置を一致させ、しかも平行に配置することにより、隣
接する抵抗素子間の抵抗値のばらつきは低減している。
しかし、抵抗の変動の小さいチップの周辺部から、変動
の大きいチップの中心部にわたって抵抗を配置するた
め、同一チップ内では、抵抗値のばらつきが大きくなっ
てしまうという問題があった。
【0017】また、特開昭63−213143号公報に
記載の例では、図2のグラフに見られるように、チップ
の中心からの距離の変化に対する応力の変化の少ないチ
ップの中心部に抵抗を配置することにより、同一チップ
内での抵抗値のばらつきは低減できるが、組立前後の抵
抗値の変動は大きくなるという問題があった。
【0018】組立工程前後の抵抗値の変動は、パッケー
ジの種類によって異なるため、設計の段階で、この変動
分を正確に見積もることは大変困難である。加えてゲー
トアレイのようなICは、複数の異なるチップサイズの
品種でラインナップを揃えるのが普通であるため、その
チップサイズの差による抵抗値変動の差も無視できな
い。以上から、同一チップ内の抵抗間のばらつきを低減
するよりも、組立工程前後の変動値を最小化すること
が、更に重要となっている。
【0019】本発明の目的は、パッケージ組立工程前後
における拡散抵抗の抵抗値の変動を最小化し、しかも同
一チップ内の抵抗値のばらつきも押さえた半導体集積回
路装置を提供することにある。
【0020】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る半導体集積回路装置は、次の通りであ
る。
【0021】本発明に係る半導体集積回路装置は、機能
回路と、抵抗素子群とをチップ本体に有する半導体集積
回路装置であって、機能回路は、チップ本体の中央部位
に機能回路の部品を集積して設置したものであり、抵抗
素子群は、機能回路に接続される抵抗であって、機能回
路領域の外周側に集積して設置されたものであり、前記
抵抗素子群は、アレイ状に配列したものであることを特
徴とする半導体集積回路装置である。
【0022】また本発明に係る半導体集積回路装置は、
前記抵抗素子群は、チップ本体の外縁から同じ距離だけ
内側の領域に設置してアレイ状に配列したものであるこ
とを特徴とする。
【0023】または、前記抵抗素子群は、チップ本体の
外縁より中心に向かって1/3内の領域に設置したもの
であることを特徴とする。
【0024】または、前記抵抗素子群は、千鳥状に配置
してアレイ状に配列したものであることを特徴とする。
【0025】または、アレイ状に配列した前記抵抗素子
群は、同一の形状及び大きさとして、等間隔に配置した
ものであることを特徴とする。
【0026】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
【0027】(実施形態1)図1(a)は、本発明の実
施形態1に係る半導体集積回路装置を示す構成図であ
る。
【0028】図において本発明に係る半導体集積回路装
置は、機能回路3と抵抗素子2とをチップ本体1に有す
るものである。
【0029】機能回路3は、チップ本体1の中央部位に
機能回路の部品を集積して設置されている。
【0030】一方、抵抗素子2は、機能回路3に接続さ
れる抵抗であって、機能回路領域の外周側に集積されて
いる。また抵抗素子2は、チップ本体1の外縁1aより
内側に後退させ機能回路3側に近付けて設置されてい
る。また抵抗素子2は、アレイ状に配列されており、ア
レイ状に配列した抵抗素子2は、同一の形状及び大きさ
として、等間隔に配置されている。
【0031】次に本発明の実施形態1に係る半導体集積
回路装置の具体例について説明する。
【0032】図1において、機能回路3は、チップ本体
1の中央部位に集積して設置されており、機能回路3に
接続される高精度を必要とする抵抗素子2は、機能回路
3の外周側のチップ本体1に配置されている。また、抵
抗素子2は、チップ本体1の外縁1aより距離aだけ内
側に後退した領域にアレイ状に形成され、チップ本体1
の外縁1aより中心に向かって、1/3以内の領域で、
かつ機能回路3の領域より外側に規制して設置されてい
る。
【0033】実施形態1によれば、抵抗素子2は、チッ
プ本体1内で最もピエゾ抵抗効果の影響が小さいチップ
の周辺部に形成されるため、組立工程前後の抵抗値の変
動を最小にできる。
【0034】また、各抵抗素子2について、チップ本体
1の外縁1aからの距離を等しくすることにより、抵抗
素子2,2間の抵抗値のばらつきを低減している。更
に、抵抗素子2を配置する領域を、チップ本体1の中心
部からの距離に対する抵抗値の変動の小さいチップの端
から1/3の領域に限ることで、チップ内抵抗値のばら
つきを更に低減している。
【0035】図1(b)は、抵抗素子の配置例であり、
各抵抗素子2は、同一形状,大きさで,等間隔(図中
1,m)に並んでいる。
【0036】一般に拡散抵抗は、フォトレジストをマス
クに、不純物イオンをシリコン基板に注入して形成され
る。このときのフォトレジストのパターンは、レジスト
の表面張力によって歪むのが通常で、抵抗の形状が異な
ると、この歪み方も異なってくる。従って、抵抗の形状
を等しくすることで、歪みの程度も等しくし、抵抗素子
間の抵抗値のばらつきを低減することができる。また、
フォトレジストの歪みは、隣接する抵抗間の距離によっ
ても異なってくる。一般に抵抗間の距離を近付けると、
その間のフォトレジストのパターンは細くなる(抵抗自
体は太くなる)傾向がある。従って、抵抗を密に並べる
と、抵抗値は低下する傾向にある。つまり、この抵抗間
の距離を等しくすることで、抵抗値のばらつきを低減す
ることが可能となる。
【0037】(実施形態2)図4は、本発明の実施形態
2を示す平面図である。図4に示す実施形態2では、抵
抗素子4,5を千鳥状に配置してアレイ状に配列したも
のであり、具体的には、抵抗素子4をチップ本体1の外
縁1aから距離sの位置に設け、抵抗素子5をチップ本
体1の外縁1aから距離tの位置に設けることにより、
千鳥状に配置している。
【0038】図4に示す実施形態2によれば、抵抗素子
4と5とを千鳥状に配列して生じた空の領域を利用して
バイポーラトランジスタその他の素子を形成することが
可能であるという利点がある。
【0039】
【発明の効果】以上説明したように本発明によれば、高
精度を必要とする抵抗のアレイを、最小の応力が加わる
領域に配置することにより、組立工程前後の抵抗値の変
動を最小化することができる。
【0040】また、各抵抗素子は、同一の形状,大きさ
とし、これらを等間隔で並べることにより、抵抗素子間
のばらつきも低減することができる。
【図面の簡単な説明】
【図1】本発明の実施形態1を示す平面図である。
【図2】チップ残留応力の解析例のグラフである.
【図3】従来の技術を示す平面図である.
【図4】本発明の実施形態2を示す平面図である.
【符号の説明】
1 チップ本体 2,4,5 抵抗素子 3 機能回路

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 機能回路と、抵抗素子群とをチップ本体
    に有する半導体集積回路装置であって、 機能回路は、チップ本体の中央部位に機能回路の部品を
    集積して設置したものであり、 抵抗素子群は、機能回路に接続される抵抗であって、機
    能回路領域の外周側に集積して設置されたものであり、 前記抵抗素子群は、アレイ状に配列したものであること
    を特徴とする半導体集積回路装置。
  2. 【請求項2】 前記抵抗素子群は、チップ本体の外縁か
    ら同じ距離だけ内側の領域に設置してアレイ状に配列し
    たものであることを特徴とする請求項1に記載の半導体
    集積回路装置。
  3. 【請求項3】 前記抵抗素子群は、チップ本体の外縁よ
    り中心に向かって1/3内の領域に設置したものである
    ことを特徴とする請求項1または請求項2のいずれか一
    項に記載の半導体集積回路装置。
  4. 【請求項4】 前記抵抗素子群は、千鳥状に配置してア
    レイ状に配列したものであることを特徴とする請求項1
    または請求項2のいずれか一項に記載の半導体集積回路
    装置。
  5. 【請求項5】 アレイ状に配列した前記抵抗素子群は、
    同一の形状及び大きさとして、等間隔に配置したもので
    あることを特徴とする讃求項1または請求項2または請
    求項4のいずれか一項に記載の半導体集積回路装置。
JP8341390A 1996-12-20 1996-12-20 半導体集積回路装置 Expired - Fee Related JP3064932B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP8341390A JP3064932B2 (ja) 1996-12-20 1996-12-20 半導体集積回路装置
US08/993,558 US5994758A (en) 1996-12-20 1997-12-18 Semiconductor integrated circuit device having resistance element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8341390A JP3064932B2 (ja) 1996-12-20 1996-12-20 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPH10189875A JPH10189875A (ja) 1998-07-21
JP3064932B2 true JP3064932B2 (ja) 2000-07-12

Family

ID=18345699

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8341390A Expired - Fee Related JP3064932B2 (ja) 1996-12-20 1996-12-20 半導体集積回路装置

Country Status (2)

Country Link
US (1) US5994758A (ja)
JP (1) JP3064932B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4765168B2 (ja) * 2001-01-16 2011-09-07 富士電機株式会社 基準電圧半導体装置
JP4343892B2 (ja) 2005-11-08 2009-10-14 富士通マイクロエレクトロニクス株式会社 半導体集積回路のレイアウト解析方法及びレイアウト解析装置
JP2008300420A (ja) * 2007-05-29 2008-12-11 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
WO2012073307A1 (ja) 2010-11-29 2012-06-07 ルネサスエレクトロニクス株式会社 半導体装置
JP2012195454A (ja) 2011-03-16 2012-10-11 Ricoh Co Ltd 半導体装置
JP6014357B2 (ja) * 2012-04-26 2016-10-25 ルネサスエレクトロニクス株式会社 半導体装置
CN103745974A (zh) * 2014-01-29 2014-04-23 上海华力微电子有限公司 环形电阻结构
JP5992006B2 (ja) * 2014-03-17 2016-09-14 ルネサスエレクトロニクス株式会社 半導体装置
JP2016021586A (ja) * 2015-09-07 2016-02-04 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5688350A (en) * 1979-12-19 1981-07-17 Toshiba Corp Semiconductor device
JPS5710946A (en) * 1980-06-25 1982-01-20 Nec Corp Integrated circuit
JPS5731167A (en) * 1980-07-31 1982-02-19 Fujitsu Ltd Arrangement of resistor element
JPS6367765A (ja) * 1986-09-09 1988-03-26 Nec Corp 集積回路装置

Also Published As

Publication number Publication date
JPH10189875A (ja) 1998-07-21
US5994758A (en) 1999-11-30

Similar Documents

Publication Publication Date Title
JP3064932B2 (ja) 半導体集積回路装置
US4625227A (en) Resin molded type semiconductor device having a conductor film
US5371411A (en) Resin molded type semiconductor device having a conductor film
US5150194A (en) Anti-bow zip lead frame design
KR20080091188A (ko) 반도체용 접지 차폐
US5761957A (en) Semiconductor pressure sensor that suppresses non-linear temperature characteristics
WO2000047969A1 (en) Semiconductor pressure sensor
EP0427179B1 (en) A semiconductor pressure sensor
US4883773A (en) Method of producing magnetosensitive semiconductor devices
CA1314410C (en) Wiring structure of semiconductor pressure sensor
US5804883A (en) Bonding pad in semiconductor device
DE102020110473B4 (de) Integration von spannungsentkopplung und partikelfilter auf einem einzelnen wafer oder in kombination mit einem waferlevel-gehäuse
GB2065971A (en) Matched circuit elements for integrated circuits
DE102019201880B4 (de) Halbleiter-Drucksensor
EP0441554A1 (en) Integrated circuit chip with hall effect element
CA1059646A (en) Methods of manufacturing infrared detector elements
JPH0697368A (ja) 半導体装置
JPH03229470A (ja) 半導体圧力センサ
JPH05102364A (ja) 電子部品用リードフレームの製造方法
JPS6396938A (ja) 半導体装置の製造方法
EP3095757A1 (en) Chip having structures thereon
JP2531360B2 (ja) 半導体装置の製造方法
JPH06196609A (ja) リードフレームおよびそれを用いた半導体装置
JPH0131303B2 (ja)
EP0801313A2 (en) Integrated magnetic sensor and method for manufacturing the same

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19991109

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20000411

LAPS Cancellation because of no payment of annual fees