JPH10189875A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 アナログ系のＩＣ等の高精度の抵抗を必要と
する半導体集積回路装置において、組立工程前後での抵
抗値の変動およびばらつきを低減する。 【解決手段】 高精度を必要とする抵抗素子２を、チッ
プ本体１の外縁１ａから中心部に向かって１／３までの
領域に配置する。また、各抵抗素子２は、同一の形状，
大きさとし、これらを等間隔で並べる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置、特に機能回路と抵抗素子との配置を最適化した半導
体集積回路装置に関する。

【０００２】

【従来の技術】現在、半導体集積回路装置においては、
シリコンチップをリードフレーム上にマウントし、樹脂
で封入するタイプのパッケージング構造のものが広く一
般に用いられている。このような方法では、シリコンチ
ップとリードフレーム，マウント材，封入樹脂との間の
熱膨張率の違いから、シリコンチップに応力が加わる。
特に、樹脂封入後には、樹脂の熱収縮のためにチップの
外側から内側に向かって数１０から数１００ＭＰａの比
較的大きな圧縮応力が生じる。

【０００３】図２は、チップにかかる応力と、チップの
中心部からの距離との相関を表すグラフである。このグ
ラフによれば、圧縮応力は、チップにかかる全応力の大
部分を占めており、チップの中心部で最も大きく、周辺
部に行くに従って減少する。その変化の度合いは、チッ
プの中心部では緩やかで、チップの周辺部ほど急激にな
る。

【０００４】一方、せん断応力は、チップの周辺部で大
きくなっている。このせん断応力の増加分は、チップ周
辺での圧縮応力の減少分を相殺する。その結果、全応力
の変化の度合いは、チップ中心から約１／３の領域で最
も緩やかであり、次いでチップの周辺から約１／３の領
域で緩やかとなる。そして、チップの中心部から周辺部
に至る残り１／３の遷移領域で最も激しくなる。

【０００５】なお、このチップ内部にかかる応力は、チ
ップの大きさ，リードフレームの材質やアイランド面
積，封入樹脂の厚さや面積によっても大きく異なる。

【０００６】ところで、シリコン基板は、外部から応力
が加わると、原子間の平均結合距離の変化が、エネルギ
ーバンド構造に影響を及ぼし、一般に電気の伝導度が増
加することが知られている。そのため、シリコン基板内
に不純物を導入して形成する拡散抵抗は、外部の応力に
よって抵抗値が変化（一般には低下）する。これをピエ
ゾ抵抗効果と呼んでいる。

【０００７】従って、樹脂封止型のパッケージを使用す
る場合には、パッケージの組立前と組立後とでは、ピエ
ゾ抵抗効果によって抵抗値に変化を生じることとなる。
具体的には、０〜１０％程度の抵抗値の低下が生じ、特
に強い応力のかかる部分ほど抵抗値の変化は顕著とな
る。

【０００８】図３は、従来の半導体集積回路装置のチッ
プ内における抵抗素子の配置を示した１例である。図３
に示されるように一部の抵抗アレイ１２，１２は、チッ
プ１１の周辺部に沿って配置されており、残りの抵抗ア
レイ１３，１３は、チップ１１の中心部から周辺部にか
けて横断するように配置されている。従って、抵抗アレ
イ１３には、抵抗アレイ１２よりも平均的に高い応力が
加わり、抵抗値の低下が顕著となる。また、同じ抵抗ア
レイ１３内においても、チップの中心部と周辺部とで
は、抵抗値の低下の度合いが異なってくる。

【０００９】アナログ回路装置、例えばコンパレータ等
に組み込まれる抵抗素子は、特に高精度な抵抗値が要求
されるため、このようなピエゾ抵抗効果による影響を低
減するため従来よりいくつかの方法が検討されてきた。

【００１０】その一例として、特開昭５７−３１１６７
号公報に記載されたものがある。本例では、複数の抵抗
素子を、その長さ方向の中心位置を一致させ、しかも平
行に配置することで、抵抗素子間の抵抗値のばらつき
を、低減することを目的としている。

【００１１】また、他の例としては、特開昭６１−２１
３１４３号公報に記載されたものがある。本例において
は、抵抗素子をチップの中心部に配置することにより、
抵抗値の変動は大きくなるが、同一チップ内の抵抗素子
間のばらつきは、低減している。

【００１２】

【発明が解決しようとする課題】アナログ系のＩＣな
ど、高精度の抵抗素子を必要とする半導体集積回路で
は、抵抗の製造ばらつきを考慮した設計が大変困難なた
め、従来より設計にかかる工数が莫大で、しかもしばし
ば設計の不具合が原因で特性不良を起こしていた。これ
らの問題を低減するためには、抵抗の精度を最低でも±
１０％以内、望ましくは±５％以内に押さえ込む必要が
あった。

【００１３】このような高精度の抵抗を造り込む方法と
しては、従来より薄膜抵抗があった。しかしながら、抵
抗を形成するための特別な装置および工程を必要とする
ことから、一般には普及していない。

【００１４】一方、半導体基板内に不純物を導入して形
成される拡散抵抗は、その製造の容易さから広く一般に
普及している。高精度の抵抗も、拡散抵抗で形成するの
が普通であるが、その精度は現状では拡散工程終了後で
±５％以内に押さえ込むのが限界である。

【００１５】したがって、上記のように最終的な抵抗の
精度を、±５％以内に押さえ込もうとすれば、パッケー
ジ組立工程における抵抗値の変動を極力少なくする必要
があった。

【００１６】上述した特開昭５７−３１１６７号公報に
記載の例では、複数の抵抗素子を、その長さ方向の中心
位置を一致させ、しかも平行に配置することにより、隣
接する抵抗素子間の抵抗値のばらつきは低減している。
しかし、抵抗の変動の小さいチップの周辺部から、変動
の大きいチップの中心部にわたって抵抗を配置するた
め、同一チップ内では、抵抗値のばらつきが大きくなっ
てしまうという問題があった。

【００１７】また、特開昭６１−２１３１４３号公報に
記載の例では、図２のグラフに見られるように、チップ
の中心からの距離の変化に対する応力の変化の少ないチ
ップの中心部に抵抗を配置することにより、同一チップ
内での抵抗値のばらつきは低減できるが、組立前後の抵
抗値の変動は大きくなるという問題があった。

【００１８】組立工程前後の抵抗値の変動は、パッケー
ジの種類によって異なるため、設計の段階で、この変動
分を正確に見積もることは大変困難である。加えてゲー
トアレイのようなＩＣは、複数の異なるチップサイズの
品種でラインナップを揃えるのが普通であるため、その
チップサイズの差による抵抗値変動の差も無視できな
い。以上から、同一チップ内の抵抗間のばらつきを低減
するよりも、組立工程前後の変動値を最小化すること
が、更に重要となっている。

【００１９】本発明の目的は、パッケージ組立工程前後
における拡散抵抗の抵抗値の変動を最小化し、しかも同
一チップ内の抵抗値のばらつきも押さえた半導体集積回
路装置を提供することにある。

【００２０】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体集積回路装置は、機能回路と、
抵抗素子とをチップ本体に有する半導体集積回路装置で
あって、機能回路は、チップ本体の中央部位に機能回路
の部品を集積して設置したものであり、抵抗素子は、機
能回路に接続される抵抗であって、機能回路領域の外周
側に集積して設置されたものである。

【００２１】また前記抵抗素子は、チップ本体の外縁よ
り内側に後退させ前記機能回路側に近付けて設置したも
のである。

【００２２】また前記抵抗素子は、アレイ状に配列した
ものである。

【００２３】また前記抵抗素子は、同一軌跡上に配置し
てアレイ状に配列したものである。

【００２４】また前記抵抗素子は、千鳥状に配置してア
レイ状に配列したものである。

【００２５】またアレイ状に配列した前記抵抗素子は、
同一の形状及び大きさとして、等間隔に配置したもので
ある。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。

【００２７】（実施形態１）図１（ａ）は、本発明の実
施形態１に係る半導体集積回路装置を示す構成図であ
る。

【００２８】図において本発明に係る半導体集積回路装
置は、機能回路３と抵抗素子２とをチップ本体１に有す
るものである。

【００２９】機能回路３は、チップ本体１の中央部位に
機能回路の部品を集積して設置されている。

【００３０】一方、抵抗素子２は、機能回路３に接続さ
れる抵抗であって、機能回路領域の外周側に集積されて
いる。また抵抗素子２は、チップ本体１の外縁１ａより
内側に後退させ機能回路３側に近付けて設置されてい
る。また抵抗素子２は、アレイ状に配列されており、ア
レイ状に配列した抵抗素子２は、同一の形状及び大きさ
として、等間隔に配置されている。

【００３１】次に本発明の実施形態１に係る半導体集積
回路装置の具体例について説明する。

【００３２】図１において、機能回路３は、チップ本体
１の中央部位に集積して設置されており、機能回路３に
接続される高精度を必要とする抵抗素子２は、機能回路
３の外周側のチップ本体１に配置されている。また、抵
抗素子２は、チップ本体１の外縁１ａより距離ａだけ内
側に後退した領域にアレイ状に形成され、チップ本体１
の外縁１ａより中心に向かって、１／３以内の領域で、
かつ機能回路３の領域より外側に規制して設置されてい
る。

【００３３】実施形態１によれば、抵抗素子２は、チッ
プ本体１内で最もピエゾ抵抗効果の影響が小さいチップ
の周辺部に形成されるため、組立工程前後の抵抗値の変
動を最小にできる。

【００３４】また、各抵抗素子２について、チップ本体
１の外縁１ａからの距離を等しくすることにより、抵抗
素子２，２間の抵抗値のばらつきを低減している。更
に、抵抗素子２を配置する領域を、チップ本体１の中心
部からの距離に対する抵抗値の変動の小さいチップの端
から１／３の領域に限ることで、チップ内抵抗値のばら
つきを更に低減している。

【００３５】図１（ｂ）は、抵抗素子の配置例であり、
各抵抗素子２は、同一形状，大きさで，等間隔（図中
１，ｍ）に並んでいる。

【００３６】一般に拡散抵抗は、フォトレジストをマス
クに、不純物イオンをシリコン基板に注入して形成され
る。このときのフォトレジストのパターンは、レジスト
の表面張力によって歪むのが通常で、抵抗の形状が異な
ると、この歪み方も異なってくる。従って、抵抗の形状
を等しくすることで、歪みの程度も等しくし、抵抗素子
間の抵抗値のばらつきを低減することができる。また、
フォトレジストの歪みは、隣接する抵抗間の距離によっ
ても異なってくる。一般に抵抗間の距離を近付けると、
その間のフォトレジストのパターンは細くなる（抵抗自
体は太くなる）傾向がある。従って、抵抗を密に並べる
と、抵抗値は低下する傾向にある。つまり、この抵抗間
の距離を等しくすることで、抵抗値のばらつきを低減す
ることが可能となる。

【００３７】（実施形態２）本発明の実施形態２を示す
平面図である。実施形態２では、抵抗素子５，６を千鳥
状に配置してアレイ状に配列したものであり、具体的に
は、抵抗素子５をチップ本体１の外縁１ａから距離ｓの
位置に設け、抵抗素子６をチップ本体１の外縁１ａから
距離ｔの位置に設けることにより、千鳥状に配置してい
る。

【００３８】実施形態２によれば、抵抗素子５と６とを
千鳥状に配列して生じた空の領域を利用してバイポーラ
トランジスタその他の素子を形成することが可能である
という利点がある。

【００３９】

【発明の効果】以上説明したように本発明によれば、高
精度を必要とする抵抗のアレイを、最小の応力が加わる
領域に配置することにより、組立工程前後の抵抗値の変
動を最小化することができる。

【００４０】また、各抵抗素子は、同一の形状，大きさ
とし、これらを等間隔で並べることにより、抵抗素子間
のばらつきも低減することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１を示す平面図である。

【図２】チップ残留応力の解析例のグラフである。

【図３】従来の技術を示す平面図である。

【図４】本発明の実施形態２を示す平面図である。

【符号の説明】

１ チップ本体 ２，５，６ 抵抗素子 ３ 機能回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 機能回路と、抵抗素子とをチップ本体に
   有する半導体集積回路装置であって、 機能回路は、チップ本体の中央部位に機能回路の部品を
   集積して設置したものであり、 抵抗素子は、機能回路に接続される抵抗であって、機能
   回路領域の外周側に集積して設置されたものであること
   を特徴とする半導体集積回路装置。
2. 【請求項２】 前記抵抗素子は、チップ本体の外縁より
   内側に後退させ前記機能回路側に近付けて設置したもの
   であることを特徴とする請求項１に記載の半導体集積回
   路装置。
3. 【請求項３】 前記抵抗素子は、アレイ状に配列したも
   のであることを特徴とする請求項１又は２に記載の半導
   体集積回路装置。
4. 【請求項４】 前記抵抗素子は、同一軌跡上に配置して
   アレイ状に配列したものであることを特徴とする請求項
   ３に記載の半導体集積回路装置。
5. 【請求項５】 前記抵抗素子は、千鳥状に配置してアレ
   イ状に配列したものであることを特徴とする請求項３に
   記載の半導体集積回路装置。
6. 【請求項６】 アレイ状に配列した前記抵抗素子は、同
   一の形状及び大きさとして、等間隔に配置したものであ
   ることを特徴とする請求項１，２，３，４又は５に記載
   の半導体集積回路装置。