JP3225448B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3225448B2 JP3225448B2 JP14474793A JP14474793A JP3225448B2 JP 3225448 B2 JP3225448 B2 JP 3225448B2 JP 14474793 A JP14474793 A JP 14474793A JP 14474793 A JP14474793 A JP 14474793A JP 3225448 B2 JP3225448 B2 JP 3225448B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特に高集積半導体装置のパッケージング工
程において装置内部に発生する応力に起因して半導体装
置内のＭＯＳトランジスタの特性変動が発生しないよう
な装置構造の半導体装置及びその製造方法に関する。
方法に係り、特に高集積半導体装置のパッケージング工
程において装置内部に発生する応力に起因して半導体装
置内のＭＯＳトランジスタの特性変動が発生しないよう
な装置構造の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳ（Ｍetal-Ｏxide-Ｓemicon
ductor）トランジスタは、図７に示したように、シリコ
ン基板１上に形成した薄いゲート絶縁膜２及びその上に
形成したゲート電極３からなり、ゲート電極３に加える
電圧によってソース７、ドレイン６間を流れる電流を制
御している。一般にこのようなトランジスタはシリコン
単結晶の（１００）結晶面上に形成され、ゲート電極下
を流れる電流方向すなわちチャネル方向（ソースからド
レインに向かう方向）は、〈１１０〉結晶軸と平行方向
に形成されていた。
ductor）トランジスタは、図７に示したように、シリコ
ン基板１上に形成した薄いゲート絶縁膜２及びその上に
形成したゲート電極３からなり、ゲート電極３に加える
電圧によってソース７、ドレイン６間を流れる電流を制
御している。一般にこのようなトランジスタはシリコン
単結晶の（１００）結晶面上に形成され、ゲート電極下
を流れる電流方向すなわちチャネル方向（ソースからド
レインに向かう方向）は、〈１１０〉結晶軸と平行方向
に形成されていた。
【０００３】近年、半導体装置の高集積化が促進されて
いるが、微細加工技術の開発速度が集積化の速度に及ば
ないため、半導体装置の大形化も結果的に進んでいる。
例えばダイナミックＲＡＭ（Ｒandom Ａccess Ｍemor
y）装置においては、２５６ｋビットのメモリ容量を持
った装置の面積が約３０ｍｍ2であったのに対して、１
６倍のメモリ容量を持つ４Ｍビット製品の面積は、約９
０ｍｍ2と約３倍にも大きくなっている。半導体装置に
おいてはコスト削減を目的にパッケージには樹脂封止型
のパッケージが使用されていることが多い。樹脂封止型
の半導体装置においては、封止用樹脂と半導体装置すな
わちシリコンの線膨張係数が約一桁異なる（樹脂の方が
大きい）ため、一般に樹脂封止工程後には半導体装置に
は１００ＭＰａを超える圧縮応力が発生することが多
い。この応力発生によってＭＯＳトランジスタの電気特
性が変化してしまうことが濱田らの研究（Ａ Ｎew Ａsp
ect Ｏn Ｍechanical Ｓtress Ｅffects in Ｓcaled Ｍ
ＯＳ Ｄevices,1990 Ｓymposium on ＶＬＳＩ Ｔechnol
ogy,pp.113-114.）によって明らかになっている。今
後、半導体装置（素子）の集積化が促進されるほど装置
（素子）の大形化は避けられない傾向にあり、樹脂封止
に伴って発生する応力も増加し、特性変動量がさらに大
きくなるとともに、装置内部に発生する応力分布に応じ
てトランジスタ特性の変動量が場所によっても異なって
しまうという問題が生じる可能性がある。
いるが、微細加工技術の開発速度が集積化の速度に及ば
ないため、半導体装置の大形化も結果的に進んでいる。
例えばダイナミックＲＡＭ（Ｒandom Ａccess Ｍemor
y）装置においては、２５６ｋビットのメモリ容量を持
った装置の面積が約３０ｍｍ2であったのに対して、１
６倍のメモリ容量を持つ４Ｍビット製品の面積は、約９
０ｍｍ2と約３倍にも大きくなっている。半導体装置に
おいてはコスト削減を目的にパッケージには樹脂封止型
のパッケージが使用されていることが多い。樹脂封止型
の半導体装置においては、封止用樹脂と半導体装置すな
わちシリコンの線膨張係数が約一桁異なる（樹脂の方が
大きい）ため、一般に樹脂封止工程後には半導体装置に
は１００ＭＰａを超える圧縮応力が発生することが多
い。この応力発生によってＭＯＳトランジスタの電気特
性が変化してしまうことが濱田らの研究（Ａ Ｎew Ａsp
ect Ｏn Ｍechanical Ｓtress Ｅffects in Ｓcaled Ｍ
ＯＳ Ｄevices,1990 Ｓymposium on ＶＬＳＩ Ｔechnol
ogy,pp.113-114.）によって明らかになっている。今
後、半導体装置（素子）の集積化が促進されるほど装置
（素子）の大形化は避けられない傾向にあり、樹脂封止
に伴って発生する応力も増加し、特性変動量がさらに大
きくなるとともに、装置内部に発生する応力分布に応じ
てトランジスタ特性の変動量が場所によっても異なって
しまうという問題が生じる可能性がある。
【０００４】
【発明が解決しようとする課題】半導体装置内部でトラ
ンジスタの特性が変化してしまうと、例えば電圧増幅率
が低下して昇圧回路が動作しなくなる、信号伝達に誤り
が発生するなどの問題が発生する。装置全体のトランジ
スタ特性が一様に変動する場合には特性変動を補償、あ
るいは変動を考慮して設計を行うことによって変動制御
が可能であるが、装置内部に応力分布が発生し、装置内
部の場所によって特性変動が異なってしまう場合には特
性変動補償は非常に困難になる。
ンジスタの特性が変化してしまうと、例えば電圧増幅率
が低下して昇圧回路が動作しなくなる、信号伝達に誤り
が発生するなどの問題が発生する。装置全体のトランジ
スタ特性が一様に変動する場合には特性変動を補償、あ
るいは変動を考慮して設計を行うことによって変動制御
が可能であるが、装置内部に応力分布が発生し、装置内
部の場所によって特性変動が異なってしまう場合には特
性変動補償は非常に困難になる。
【０００５】そこで、本発明では、樹脂封止工程に代表
されるパッケージング工程後にパッケージングに伴い半
導体装置内部に応力分布が発生しても、半導体装置内部
のＭＯＳ型トランジスタの特性変動を極力小さく抑える
ＭＯＳトランジスタ構造を有する半導体装置及びその製
造方法を提供することを目的とする。
されるパッケージング工程後にパッケージングに伴い半
導体装置内部に応力分布が発生しても、半導体装置内部
のＭＯＳ型トランジスタの特性変動を極力小さく抑える
ＭＯＳトランジスタ構造を有する半導体装置及びその製
造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ＭＯＳトランジスタ構造においてゲート
電極下を流れる電流のチャネル方向、すなわち電流がソ
ースからドレインに向かって流れる方向が、シリコン基
板の〈１００〉結晶軸と平行方向となるような構造とし
たものである。
成するために、ＭＯＳトランジスタ構造においてゲート
電極下を流れる電流のチャネル方向、すなわち電流がソ
ースからドレインに向かって流れる方向が、シリコン基
板の〈１００〉結晶軸と平行方向となるような構造とし
たものである。
【０００７】
【０００８】すなわち、上記目的は以下の手段により達
成される。（１）周囲の四辺が〈１１０〉結晶軸と平行
であり、シリコンの（１００）結晶面内に形成された金
属あるいはシリコンあるいはシリサイド合金あるいはこ
れらの積層構造をゲート電極とし、ゲート酸化膜及びシ
リコン基板からなるＭＯＳ（Ｍetal-Ｏxide-Ｓemicondu
ctor）トランジスタを有する半導体装置において、前記
ＭＯＳトランジスタの少なくとも１個以上の電流が流れ
るチャネル方向となるソース電極からドレイン電極に向
かう方向が、前記シリコン基板の〈１００〉結晶軸方向
と平行に形成されていることを特徴とする半導体装置。
成される。（１）周囲の四辺が〈１１０〉結晶軸と平行
であり、シリコンの（１００）結晶面内に形成された金
属あるいはシリコンあるいはシリサイド合金あるいはこ
れらの積層構造をゲート電極とし、ゲート酸化膜及びシ
リコン基板からなるＭＯＳ（Ｍetal-Ｏxide-Ｓemicondu
ctor）トランジスタを有する半導体装置において、前記
ＭＯＳトランジスタの少なくとも１個以上の電流が流れ
るチャネル方向となるソース電極からドレイン電極に向
かう方向が、前記シリコン基板の〈１００〉結晶軸方向
と平行に形成されていることを特徴とする半導体装置。
【０００９】
【００１０】
【００１１】また、周囲の四辺が〈１１０〉結晶軸と平
行であり、シリコンの（１００）結晶面内に形成された
金属あるいはシリコンあるいはシリサイド合金あるいは
これらの積層構造をゲート電極とし、ゲート酸化膜及び
シリコン基板からなるＭＯＳ（Ｍetal-Ｏxide-Ｓemicon
ductor）トランジスタを有する半導体装置において、前
記ＭＯＳトランジスタの少なくとも１個以上の電流の流
れるチャネル方向となるソース電極からドレイン電極に
向かう方向が、前記シリコン基板の〈１００〉結晶軸方
向と平行に、かつ前記ゲート電極が〈１１０〉結晶軸と
平行に形成されていることを特徴とする半導体装置。
行であり、シリコンの（１００）結晶面内に形成された
金属あるいはシリコンあるいはシリサイド合金あるいは
これらの積層構造をゲート電極とし、ゲート酸化膜及び
シリコン基板からなるＭＯＳ（Ｍetal-Ｏxide-Ｓemicon
ductor）トランジスタを有する半導体装置において、前
記ＭＯＳトランジスタの少なくとも１個以上の電流の流
れるチャネル方向となるソース電極からドレイン電極に
向かう方向が、前記シリコン基板の〈１００〉結晶軸方
向と平行に、かつ前記ゲート電極が〈１１０〉結晶軸と
平行に形成されていることを特徴とする半導体装置。
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】また、周囲の四辺が〈１１０〉結晶軸と平
行であり、シリコンの（１００）結晶面内に形成された
金属あるいはシリコンあるいはシリサイド合金あるいは
これらの積層構造をゲート電極とし、ゲート酸化膜及び
シリコン基板からなるＭＯＳ（Ｍetal-Ｏxide-Ｓemicon
ductor）トランジスタを有する半導体装置の製造方法に
おいて、前記ＭＯＳトランジスタの少なくとも１個以上
の電流が流れるチャネル方向となるソース電極からドレ
イン電極に向かう方向を、前記シリコン基板の〈１０
０〉結晶軸方向と平行に形成することを特徴とする半導
体装置の製造方法。
行であり、シリコンの（１００）結晶面内に形成された
金属あるいはシリコンあるいはシリサイド合金あるいは
これらの積層構造をゲート電極とし、ゲート酸化膜及び
シリコン基板からなるＭＯＳ（Ｍetal-Ｏxide-Ｓemicon
ductor）トランジスタを有する半導体装置の製造方法に
おいて、前記ＭＯＳトランジスタの少なくとも１個以上
の電流が流れるチャネル方向となるソース電極からドレ
イン電極に向かう方向を、前記シリコン基板の〈１０
０〉結晶軸方向と平行に形成することを特徴とする半導
体装置の製造方法。
【００１７】
【００１８】
【００１９】また、周囲の四辺が〈１１０〉結晶軸と平
行であり、シリコンの（１００）結晶面内に形成された
金属あるいはシリコンあるいはシリサイド合金あるいは
これらの積層構造をゲート電極とし、ゲート酸化膜及び
シリコン基板からなるＭＯＳ（Ｍetal-Ｏxide-Ｓemicon
ductor）トランジスタを有する半導体装置の製造方法に
おいて、前記ＭＯＳトランジスタの少なくとも１個以上
の電流の流れるチャネル方向となるソース電極からドレ
イン電極に向かう方向を、前記シリコン基板の〈１０
０〉結晶軸方向と平行に、かつ前記ゲート電極を〈１１
０〉結晶軸と平行に形成することを特徴とする半導体装
置の製造方法。
行であり、シリコンの（１００）結晶面内に形成された
金属あるいはシリコンあるいはシリサイド合金あるいは
これらの積層構造をゲート電極とし、ゲート酸化膜及び
シリコン基板からなるＭＯＳ（Ｍetal-Ｏxide-Ｓemicon
ductor）トランジスタを有する半導体装置の製造方法に
おいて、前記ＭＯＳトランジスタの少なくとも１個以上
の電流の流れるチャネル方向となるソース電極からドレ
イン電極に向かう方向を、前記シリコン基板の〈１０
０〉結晶軸方向と平行に、かつ前記ゲート電極を〈１１
０〉結晶軸と平行に形成することを特徴とする半導体装
置の製造方法。
【００２０】
【００２１】
【００２２】
【００２３】
【作用】ＭＯＳトランジスタにおいて最も重要な電気特
性のひとつであるコンダクタンスＧｍが、トランジスタ
外部から加えられた圧縮応力でどのように変動してまう
か測定した例を図８、図９に示す。図８はＰ型ＭＯＳト
ランジスタにおけるＧｍの変動率を加えた応力に対して
示したものである。図中の記号で、σ／／〈１１０〉あ
るいはσ⊥〈１１０〉は、従来通り（図７）ＭＯＳトラ
ンジスタのチャネル方向を〈１１０〉結晶軸と平行と
し、応力をチャネルと平行方向あるいは垂直方向に加え
た場合の測定結果を示し、σ／／ｏｒ⊥〈１００〉は、
本発明のチャネル方向を〈１００〉結晶軸と平行に形成
したトランジスタにおいて、応力をチャネルと平行ある
いは垂直に加えた場合の測定結果を示したものである。
性のひとつであるコンダクタンスＧｍが、トランジスタ
外部から加えられた圧縮応力でどのように変動してまう
か測定した例を図８、図９に示す。図８はＰ型ＭＯＳト
ランジスタにおけるＧｍの変動率を加えた応力に対して
示したものである。図中の記号で、σ／／〈１１０〉あ
るいはσ⊥〈１１０〉は、従来通り（図７）ＭＯＳトラ
ンジスタのチャネル方向を〈１１０〉結晶軸と平行と
し、応力をチャネルと平行方向あるいは垂直方向に加え
た場合の測定結果を示し、σ／／ｏｒ⊥〈１００〉は、
本発明のチャネル方向を〈１００〉結晶軸と平行に形成
したトランジスタにおいて、応力をチャネルと平行ある
いは垂直に加えた場合の測定結果を示したものである。
【００２４】図に示したように従来のチャネル方向を
〈１１０〉方向と平行に形成したトランジスタにおいて
は、印加応力の大きさ及び方向によってＧｍの値が変動
してしまうことがわかる。変動率は従来の樹脂封止型半
導体装置においても容易に発生する５０ＭＰａ応力値で
約５％にも達している。使用するパッケージの構造ある
いは樹脂によって発生応力は２００ＭＰａを超える場合
もあり、そのような場合には変動率は数１０％にも達成
する可能性がある。
〈１１０〉方向と平行に形成したトランジスタにおいて
は、印加応力の大きさ及び方向によってＧｍの値が変動
してしまうことがわかる。変動率は従来の樹脂封止型半
導体装置においても容易に発生する５０ＭＰａ応力値で
約５％にも達している。使用するパッケージの構造ある
いは樹脂によって発生応力は２００ＭＰａを超える場合
もあり、そのような場合には変動率は数１０％にも達成
する可能性がある。
【００２５】一方、チャネル方向を〈１００〉方向と平
行に形成したトランジスタにおいては、応力の印加方向
によらずＧｍの変動率は１％以下と非常に小さくなって
いることがわかる。したがって、ｐ型ＭＯＳトランジス
タにおいてはチャネル方向を〈１１０〉結晶軸方向から
〈１００〉結晶軸方向に変更することで、外部から応力
が作用しても特性変動を非常に小さくおさえることが可
能となる。半導体装置内部に応力分布が形成されても、
各ＭＯＳトランジスタの特性変動に場所による依存性も
ほとんど発生しないことになる。
行に形成したトランジスタにおいては、応力の印加方向
によらずＧｍの変動率は１％以下と非常に小さくなって
いることがわかる。したがって、ｐ型ＭＯＳトランジス
タにおいてはチャネル方向を〈１１０〉結晶軸方向から
〈１００〉結晶軸方向に変更することで、外部から応力
が作用しても特性変動を非常に小さくおさえることが可
能となる。半導体装置内部に応力分布が形成されても、
各ＭＯＳトランジスタの特性変動に場所による依存性も
ほとんど発生しないことになる。
【００２６】同様の測定をｎ型ＭＯＳトランジスタに対
して行った結果を図９に示す。図中の記号で、σ／／
〈１１０〉あるいはσ⊥〈１１０〉は、従来通り（図
７）ＭＯＳトランジスタのチャネル方向を〈１１０〉結
晶軸と平行とし、応力をチャネルと平行方向あるいは垂
直方向に加えた場合の測定結果を示し、σ／／ｏｒ⊥
〈１００〉は、本発明のチャネル方向を〈１００〉結晶
軸と平行に形成したトランジスタにおいて、応力をチャ
ネルと平行あるいは垂直に加えた場合の測定結果を示し
たものである。図に示したように従来のチャネル方向を
〈１１０〉方向と平行に形成したトランジスタにおいて
は、応力の作用方向によらずＧｍの値は圧縮応力が増加
するほど減少していくことがわかる。変動率は、１００
ＭＰａの応力印加時で２％程度である。変動率の絶対値
は図８に示したｐ型ＭＯＳトランジスタと比較すると相
対的には小さいものの必ずしも無視できる値ではない。
して行った結果を図９に示す。図中の記号で、σ／／
〈１１０〉あるいはσ⊥〈１１０〉は、従来通り（図
７）ＭＯＳトランジスタのチャネル方向を〈１１０〉結
晶軸と平行とし、応力をチャネルと平行方向あるいは垂
直方向に加えた場合の測定結果を示し、σ／／ｏｒ⊥
〈１００〉は、本発明のチャネル方向を〈１００〉結晶
軸と平行に形成したトランジスタにおいて、応力をチャ
ネルと平行あるいは垂直に加えた場合の測定結果を示し
たものである。図に示したように従来のチャネル方向を
〈１１０〉方向と平行に形成したトランジスタにおいて
は、応力の作用方向によらずＧｍの値は圧縮応力が増加
するほど減少していくことがわかる。変動率は、１００
ＭＰａの応力印加時で２％程度である。変動率の絶対値
は図８に示したｐ型ＭＯＳトランジスタと比較すると相
対的には小さいものの必ずしも無視できる値ではない。
【００２７】一方、本発明のチャネル方向を〈１００〉
結晶軸と平行にしたトランジスタにおいてはやはり応力
の印加方向によらずＧｍの特性変動率は１％以下となっ
ており、応力発生に伴う特性変動率が小さくなっている
ことがわかる。したがって、ｎ型ＭＯＳトランジスタに
おいてもチャネル方向を〈１１０〉結晶軸方向から〈１
００〉結晶軸方向に変更することで、外部から応力が作
用しても特性変動を非常に小さくおさえることが可能と
なる。半導体装置内部に応力分布が形成されても、各Ｍ
ＯＳトランジスタの特性変動に場所による依存性もほと
んど発生しないことになる。
結晶軸と平行にしたトランジスタにおいてはやはり応力
の印加方向によらずＧｍの特性変動率は１％以下となっ
ており、応力発生に伴う特性変動率が小さくなっている
ことがわかる。したがって、ｎ型ＭＯＳトランジスタに
おいてもチャネル方向を〈１１０〉結晶軸方向から〈１
００〉結晶軸方向に変更することで、外部から応力が作
用しても特性変動を非常に小さくおさえることが可能と
なる。半導体装置内部に応力分布が形成されても、各Ｍ
ＯＳトランジスタの特性変動に場所による依存性もほと
んど発生しないことになる。
【００２８】以上の測定結果から、ＭＯＳトランジスタ
においては、チャネル方向を〈１１０〉結晶軸方向から
〈１００〉結晶軸方向に変更することで、外部から応力
が作用しても特性変動を非常に小さくおさえることが可
能となり、半導体装置内部に応力分布が形成されても、
各ＭＯＳトランジスタの特性変動に場所による依存性も
ほとんど発生しないという効果がある。
においては、チャネル方向を〈１１０〉結晶軸方向から
〈１００〉結晶軸方向に変更することで、外部から応力
が作用しても特性変動を非常に小さくおさえることが可
能となり、半導体装置内部に応力分布が形成されても、
各ＭＯＳトランジスタの特性変動に場所による依存性も
ほとんど発生しないという効果がある。
【００２９】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１、図２は本発明の第１実施例を説明するもの
である。図１は本発明の一実施例であるＭＯＳトランジ
スタの断面構造を示したもので、図２は該トランジスタ
の平面構造を示したものである。本実施例では、ＭＯＳ
トランジスタは、（１００）結晶面を有するシリコン基
板１上に、絶縁膜４で覆われたゲート電極３、ゲート酸
化膜２、及び絶縁膜４及び５の間に形成されたソース電
極７、ドレイン電極６などから形成され、ゲート電極３
下のシリコン基板１表面近傍を流れる電流方向、すなわ
ちソース電極７からドレイン電極６へ向かう方向が、シ
リコン基板１の〈１００〉結晶軸と平行方向に形成され
ている。
する。図１、図２は本発明の第１実施例を説明するもの
である。図１は本発明の一実施例であるＭＯＳトランジ
スタの断面構造を示したもので、図２は該トランジスタ
の平面構造を示したものである。本実施例では、ＭＯＳ
トランジスタは、（１００）結晶面を有するシリコン基
板１上に、絶縁膜４で覆われたゲート電極３、ゲート酸
化膜２、及び絶縁膜４及び５の間に形成されたソース電
極７、ドレイン電極６などから形成され、ゲート電極３
下のシリコン基板１表面近傍を流れる電流方向、すなわ
ちソース電極７からドレイン電極６へ向かう方向が、シ
リコン基板１の〈１００〉結晶軸と平行方向に形成され
ている。
【００３０】図２はシリコン基板の（１００）結晶面上
のゲート電極３及びソース電極７、ドレイン電極６の配
置例を示したものである。図１は図２のＡ−Ａ′線に沿
った断面構造を示したものである。本実施例ではゲート
電極３、ソース電極７あるいはドレイン電極６及びソー
ス、ドレインを形成する拡散層領域８の各辺は、シリコ
ン基板の〈１１０〉結晶軸方向と平行に形成されている
が、電流が流れる対向したソース電極７からドレイン電
極６に向かう方向は、シリコン基板の〈１００〉結晶軸
方向と平行（Ａ−Ａ′方向、すなわちゲート電極３の側
辺と４５度の角度を為す方向）となるように形成されて
いる。
のゲート電極３及びソース電極７、ドレイン電極６の配
置例を示したものである。図１は図２のＡ−Ａ′線に沿
った断面構造を示したものである。本実施例ではゲート
電極３、ソース電極７あるいはドレイン電極６及びソー
ス、ドレインを形成する拡散層領域８の各辺は、シリコ
ン基板の〈１１０〉結晶軸方向と平行に形成されている
が、電流が流れる対向したソース電極７からドレイン電
極６に向かう方向は、シリコン基板の〈１００〉結晶軸
方向と平行（Ａ−Ａ′方向、すなわちゲート電極３の側
辺と４５度の角度を為す方向）となるように形成されて
いる。
【００３１】なお、本実施例ではソース電極７とドレイ
ン電極６の四辺がシリコン基板の〈１１０〉結晶軸と平
行に形成されているが、各辺の少なくても一部は、〈１
００〉結晶軸と平行に形成しても構わない。また、本実
施例においてはソース電極７あるいはドレイン電極６が
拡散層形成領域８上に形成されているが、該電極の一部
は拡散層形成領域からはみ出しても構わないし、必ずし
も該電極の側辺の一部と拡散層形成領域の側辺の一部が
一致する必要はない。さらに、拡散層形成領域８内すべ
てにソースあるいはドレインを形成する不純物が導入さ
れる必要もなく、該領域の必要な部分一部のみに不純物
を導入してももちろん構わない。本実施例においては、
ＭＯＳトランジスタのチャネル方向をシリコン基板の
〈１００〉結晶軸と平行に形成することができるので、
外部からの応力発生に伴うトランジスタのコンダクタン
スＧｍの変動を非常に小さく（例えば１％以下）抑える
ことが可能となる。
ン電極６の四辺がシリコン基板の〈１１０〉結晶軸と平
行に形成されているが、各辺の少なくても一部は、〈１
００〉結晶軸と平行に形成しても構わない。また、本実
施例においてはソース電極７あるいはドレイン電極６が
拡散層形成領域８上に形成されているが、該電極の一部
は拡散層形成領域からはみ出しても構わないし、必ずし
も該電極の側辺の一部と拡散層形成領域の側辺の一部が
一致する必要はない。さらに、拡散層形成領域８内すべ
てにソースあるいはドレインを形成する不純物が導入さ
れる必要もなく、該領域の必要な部分一部のみに不純物
を導入してももちろん構わない。本実施例においては、
ＭＯＳトランジスタのチャネル方向をシリコン基板の
〈１００〉結晶軸と平行に形成することができるので、
外部からの応力発生に伴うトランジスタのコンダクタン
スＧｍの変動を非常に小さく（例えば１％以下）抑える
ことが可能となる。
【００３２】次に本発明の第２の実施例を図１、図３を
使用して説明する。図３は本発明の一実施例であるＭＯ
Ｓトランジスタの平面構造を示したものである。図１は
図３のＢ−Ｂ′線に沿ったＭＯＳトランジスタ断面構造
を示している。図３に示したように本実施例において
は、ゲート電極３はシリコン基板の〈１１０〉結晶軸方
向と平行に形成され、ＭＯＳトランジスタのソースある
いはドレインを形成する拡散層は〈１００〉結晶軸と平
行方向に形成されている。ソース電極７とドレイン電極
６はＭＯＳトランジスタのソースあるいはドレインが形
成される拡散層形成領域８上に形成される。
使用して説明する。図３は本発明の一実施例であるＭＯ
Ｓトランジスタの平面構造を示したものである。図１は
図３のＢ−Ｂ′線に沿ったＭＯＳトランジスタ断面構造
を示している。図３に示したように本実施例において
は、ゲート電極３はシリコン基板の〈１１０〉結晶軸方
向と平行に形成され、ＭＯＳトランジスタのソースある
いはドレインを形成する拡散層は〈１００〉結晶軸と平
行方向に形成されている。ソース電極７とドレイン電極
６はＭＯＳトランジスタのソースあるいはドレインが形
成される拡散層形成領域８上に形成される。
【００３３】本実施例でも、ＭＯＳトランジスタは、
（１００）結晶面を有するシリコン基板１上に、絶縁膜
４で覆われたゲート電極３、ゲート酸化膜２及び絶縁膜
４及び５の間に形成されたソース電極７、ドレイン電極
６などから形成され、ゲート電極３下のシリコン基板１
表面近傍を流れる電流方向、すなわちソース電極７から
ドレイン電極６へ向かう方向が、シリコン基板１の〈１
００〉結晶軸と平行方向に形成されている。
（１００）結晶面を有するシリコン基板１上に、絶縁膜
４で覆われたゲート電極３、ゲート酸化膜２及び絶縁膜
４及び５の間に形成されたソース電極７、ドレイン電極
６などから形成され、ゲート電極３下のシリコン基板１
表面近傍を流れる電流方向、すなわちソース電極７から
ドレイン電極６へ向かう方向が、シリコン基板１の〈１
００〉結晶軸と平行方向に形成されている。
【００３４】本実施例においてはソース電極７あるいは
ドレイン電極６が拡散層形成領域８上に形成されている
が、該電極の一部は拡散層形成領域からはみ出しても構
わないし、必ずしも該電極の側辺の一部と拡散層形成領
域の側辺の一部が一致する必要はない。さらに、拡散層
形成領域８内すべてにソースあるいはドレインを形成す
る不純物が導入される必要もなく該領域の必要な部分一
部のみに不純物を導入してももちろん構わない。本実施
例においては、ＭＯＳトランジスタのチャネル方向をシ
リコン基板の〈１００〉結晶軸と平行に形成することが
できるので、外部から応力発生に伴うトランジスタのコ
ンダクタンスＧｍの変動を非常に小さく（例えば１％以
下）抑えることが可能となる。
ドレイン電極６が拡散層形成領域８上に形成されている
が、該電極の一部は拡散層形成領域からはみ出しても構
わないし、必ずしも該電極の側辺の一部と拡散層形成領
域の側辺の一部が一致する必要はない。さらに、拡散層
形成領域８内すべてにソースあるいはドレインを形成す
る不純物が導入される必要もなく該領域の必要な部分一
部のみに不純物を導入してももちろん構わない。本実施
例においては、ＭＯＳトランジスタのチャネル方向をシ
リコン基板の〈１００〉結晶軸と平行に形成することが
できるので、外部から応力発生に伴うトランジスタのコ
ンダクタンスＧｍの変動を非常に小さく（例えば１％以
下）抑えることが可能となる。
【００３５】次に本発明の第３の実施例を図１、図４を
使用して説明する。図４は本発明の一実施例であるＭＯ
Ｓトランジスタの平面構造を示したものである。図１は
図４のＣ−Ｃ′線に沿ったＭＯＳトランジスタ断面構造
である。図４に示したように本実施例においては、ゲー
ト電極３はシリコン基板の〈１００〉結晶軸方向と平行
に形成され、ＭＯＳトランジスタのソースあるいはドレ
インを形成する拡散層も〈１００〉結晶軸と平行方向に
形成されている。ソース電極７とドレイン電極６はＭＯ
Ｓトランジスタのソースあるいはドレインが形成される
拡散層形成領域８上に形成される。本実施例でも第１及
び第２の実施例と同様に、ゲート電極３下のシリコン基
板１表面近傍を流れる電流方向すなわちソース電極７か
らドレイン電極６へ向かう方向がシリコン基板１の〈１
００〉結晶軸と平行方向に形成され、外部からの応力発
生に伴うトランジスタのコンダクタンスＧｍの変動を非
常に小さく（例えば１％以下）抑えることが可能となる
など、上記実施例と同様の作用効果を有している。
使用して説明する。図４は本発明の一実施例であるＭＯ
Ｓトランジスタの平面構造を示したものである。図１は
図４のＣ−Ｃ′線に沿ったＭＯＳトランジスタ断面構造
である。図４に示したように本実施例においては、ゲー
ト電極３はシリコン基板の〈１００〉結晶軸方向と平行
に形成され、ＭＯＳトランジスタのソースあるいはドレ
インを形成する拡散層も〈１００〉結晶軸と平行方向に
形成されている。ソース電極７とドレイン電極６はＭＯ
Ｓトランジスタのソースあるいはドレインが形成される
拡散層形成領域８上に形成される。本実施例でも第１及
び第２の実施例と同様に、ゲート電極３下のシリコン基
板１表面近傍を流れる電流方向すなわちソース電極７か
らドレイン電極６へ向かう方向がシリコン基板１の〈１
００〉結晶軸と平行方向に形成され、外部からの応力発
生に伴うトランジスタのコンダクタンスＧｍの変動を非
常に小さく（例えば１％以下）抑えることが可能となる
など、上記実施例と同様の作用効果を有している。
【００３６】次に本発明の第４の実施例を図５、図６を
使用して説明する。図５は本発明の一実施例であるＭＯ
Ｓトランジスタの断面構造を示したもので、図６は該ト
ランジスタの平面構造を示したものである。本実施例で
は、ＭＯＳトランジスタは、（１１０）の結晶面を有す
るシリコン基板１上に、絶縁膜４で覆われたゲート電極
３、ゲート酸化膜２及び絶縁膜４及び５の間に形成され
たソース電極７、ドレイン電極６などから形成され、ゲ
ート電極３下のシリコン基板１表面近傍を流れる電流方
向、すなわちソース電極７からドレイン電極６へ向かう
方向が、シリコン基板１の〈１００〉結晶軸と平行方向
に形成されている。
使用して説明する。図５は本発明の一実施例であるＭＯ
Ｓトランジスタの断面構造を示したもので、図６は該ト
ランジスタの平面構造を示したものである。本実施例で
は、ＭＯＳトランジスタは、（１１０）の結晶面を有す
るシリコン基板１上に、絶縁膜４で覆われたゲート電極
３、ゲート酸化膜２及び絶縁膜４及び５の間に形成され
たソース電極７、ドレイン電極６などから形成され、ゲ
ート電極３下のシリコン基板１表面近傍を流れる電流方
向、すなわちソース電極７からドレイン電極６へ向かう
方向が、シリコン基板１の〈１００〉結晶軸と平行方向
に形成されている。
【００３７】図６に示したように本実施例においては、
ゲート電極３はシリコン基板の〈１００〉結晶軸方向と
平行に形成され、ＭＯＳトランジスタのソースあるいは
ドレインを形成する拡散層も〈１００〉結晶軸と平行方
向に形成されている。ソース電極７とドレイン電極６は
ＭＯＳトランジスタのソースあるいはドレインが形成さ
れる拡散層形成領域８上に形成される。図５は図６のＤ
−Ｄ′線に沿ったＭＯＳトランジスタ断面構造である。
ゲート電極３はシリコン基板の〈１００〉結晶軸方向と
平行に形成され、ＭＯＳトランジスタのソースあるいは
ドレインを形成する拡散層も〈１００〉結晶軸と平行方
向に形成されている。ソース電極７とドレイン電極６は
ＭＯＳトランジスタのソースあるいはドレインが形成さ
れる拡散層形成領域８上に形成される。図５は図６のＤ
−Ｄ′線に沿ったＭＯＳトランジスタ断面構造である。
【００３８】本実施例においても、上記した実施例と同
様に、ソース電極７あるいはドレイン電極６が拡散層形
成領域８上に形成されているが、該電極の一部は拡散層
形成領域からはみ出しても構わないし、必ずしも該電極
の側辺の一部と拡散層形成領域の側辺の一部が一致する
必要はない。さらに、拡散層形成領域８内すべてにソー
スあるいはドレインを形成する不純物が導入される必要
もなく該領域の必要な部分一部のみに不純物を導入して
ももちろん構わない。本実施例においては、ＭＯＳトラ
ンジスタのチャネル方向をシリコン基板の〈１００〉結
晶軸と平行に形成することができるので、外部からの応
力発生に伴うトランジスタのコンダクタンスＧｍの変動
を非常に小さく（例えば１％以下）抑えることが可能と
なる。
様に、ソース電極７あるいはドレイン電極６が拡散層形
成領域８上に形成されているが、該電極の一部は拡散層
形成領域からはみ出しても構わないし、必ずしも該電極
の側辺の一部と拡散層形成領域の側辺の一部が一致する
必要はない。さらに、拡散層形成領域８内すべてにソー
スあるいはドレインを形成する不純物が導入される必要
もなく該領域の必要な部分一部のみに不純物を導入して
ももちろん構わない。本実施例においては、ＭＯＳトラ
ンジスタのチャネル方向をシリコン基板の〈１００〉結
晶軸と平行に形成することができるので、外部からの応
力発生に伴うトランジスタのコンダクタンスＧｍの変動
を非常に小さく（例えば１％以下）抑えることが可能と
なる。
【００３９】
【発明の効果】本発明によれば、ＭＯＳトランジスタを
有する半導体装置において、樹脂封止工程に代表される
装置のパッケージング工程で発生する応力に起因して生
じるＭＯＳトランジスタのコンダクタンスＧｍの変動
を、該トランジスタが形成される半導体装置の場所によ
らず非常に小さく（例えば１％以下）抑えることができ
るという効果がある。
有する半導体装置において、樹脂封止工程に代表される
装置のパッケージング工程で発生する応力に起因して生
じるＭＯＳトランジスタのコンダクタンスＧｍの変動
を、該トランジスタが形成される半導体装置の場所によ
らず非常に小さく（例えば１％以下）抑えることができ
るという効果がある。
【図１】本発明の第１、第２、及び第３実施例のＭＯＳ
トランジスタ断面構造図。
トランジスタ断面構造図。
【図２】本発明の第１実施例のＭＯＳトランジスタ平面
構成図。
構成図。
【図３】本発明の第２実施例のＭＯＳトランジスタ平面
構成図。
構成図。
【図４】本発明の第３実施例のＭＯＳトランジスタ平面
構成図。
構成図。
【図５】本発明の第４実施例のＭＯＳトランジスタ断面
構造図。
構造図。
【図６】本発明の第４実施例のＭＯＳトランジスタ平面
構成図。
構成図。
【図７】従来のＭＯＳトランジスタ断面構造図。
【図８】応力起因のＰＭＯＳトランジスタの特性変動測
定例を示す図。
定例を示す図。
【図９】応力起因のＮＭＯＳトランジスタの特性変動測
定例を示す図。
定例を示す図。
１ 半導体基板 ２ ゲート酸化（絶縁）膜 ３ ゲート電極 ４ 絶縁膜 ５ 層間絶縁膜 ６ ドレイン電極（配線） ７ ソース電極（配線） ８ 拡散層形成領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (4)
- 【請求項１】 周囲の四辺が〈１１０〉結晶軸と平行で
あり、シリコンの（１００）結晶面内に形成された金属
あるいはシリコンあるいはシリサイド合金あるいはこれ
らの積層構造をゲート電極とし、ゲート酸化膜及びシリ
コン基板からなるＭＯＳ（Ｍetal-Ｏxide-Ｓemiconduct
or）トランジスタを有する半導体装置において、前記Ｍ
ＯＳトランジスタの少なくとも１個以上の電流が流れる
チャネル方向となるソース電極からドレイン電極に向か
う方向が、前記シリコン基板の〈１００〉結晶軸方向と
平行に形成されていることを特徴とする半導体装置。 - 【請求項２】 周囲の四辺が〈１１０〉結晶軸と平行で
あり、シリコンの（１００）結晶面内に形成された金属
あるいはシリコンあるいはシリサイド合金あるいはこれ
らの積層構造をゲート電極とし、ゲート酸化膜及びシリ
コン基板からなるＭＯＳ（Ｍetal-Ｏxide-Ｓemiconduct
or）トランジスタを有する半導体装置において、前記Ｍ
ＯＳトランジスタの少なくとも１個以上の電流の流れる
チャネル方向となるソース電極からドレイン電極に向か
う方向が、前記シリコン基板の〈１００〉結晶軸方向と
平行に、かつ前記ゲート電極が〈１１０〉結晶軸と平行
に形成されていることを特徴とする半導体装置。 - 【請求項３】 周囲の四辺が〈１１０〉結晶軸と平行で
あり、シリコンの（１００）結晶面内に形成された金属
あるいはシリコンあるいはシリサイド合金あるいはこれ
らの積層構造をゲート電極とし、ゲート酸化膜及びシリ
コン基板からなるＭＯＳ（Ｍetal-Ｏxide-Ｓemiconduct
or）トランジスタを有する半導体装置の製造方法におい
て、前記ＭＯＳトランジスタの少なくとも１個以上の電
流が流れるチャネル方向となるソース電極からドレイン
電極に向かう方向を、前記シリコン基板の〈１００〉結
晶軸方向と平行に形成することを特徴とする半導体装置
の製造方法。 - 【請求項４】 周囲の四辺が〈１１０〉結晶軸と平行で
あり、シリコンの（１００）結晶面内に形成された金属
あるいはシリコンあるいはシリサイド合金あるいはこれ
らの積層構造をゲート電極とし、ゲート酸化膜及びシリ
コン基板からなるＭＯＳ（Ｍetal-Ｏxide-Ｓemiconduct
or）トランジスタを有する半導体装置の製造方法におい
て、前記ＭＯＳトランジスタの少なくとも１個以上の電
流の流れるチャネル方向となるソース電極からドレイン
電極に向かう方向を、前記シリコン基板の〈１００〉結
晶軸方向と平行に、かつ前記ゲート電極を〈１１０〉結
晶軸と平行に形成することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14474793A JP3225448B2 (ja) | 1993-06-16 | 1993-06-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14474793A JP3225448B2 (ja) | 1993-06-16 | 1993-06-16 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130994A JPH07130994A (ja) | 1995-05-19 |
| JP3225448B2 true JP3225448B2 (ja) | 2001-11-05 |
Family
ID=15369433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14474793A Expired - Fee Related JP3225448B2 (ja) | 1993-06-16 | 1993-06-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3225448B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013055238A (ja) * | 2011-09-05 | 2013-03-21 | Seiko Instruments Inc | 半導体装置 |
-
1993
- 1993-06-16 JP JP14474793A patent/JP3225448B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07130994A (ja) | 1995-05-19 |
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