JPH04357865A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04357865A JPH04357865A JP3132530A JP13253091A JPH04357865A JP H04357865 A JPH04357865 A JP H04357865A JP 3132530 A JP3132530 A JP 3132530A JP 13253091 A JP13253091 A JP 13253091A JP H04357865 A JPH04357865 A JP H04357865A
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- type polysilicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＤＲＡＭあるいはＤＲＡ
Ｍを含む半導体装置に関する。近年，ＤＲＡＭの高集積
化，高密度化に伴い，記憶保持の安定化のために，特に
セル部のトランジスタのリークを減少させる必要性が高
まっている。
Ｍを含む半導体装置に関する。近年，ＤＲＡＭの高集積
化，高密度化に伴い，記憶保持の安定化のために，特に
セル部のトランジスタのリークを減少させる必要性が高
まっている。
【０００２】本発明はこの必要性に対応した半導体装置
として利用できる。
として利用できる。
【０００３】
【従来の技術】ＤＲＡＭは１個のＭＯＳ ＦＥＴ と１
個のキャパシタにより１メモリセルが構成されるが，
ＦＥＴ のゲート電極（ワード線）はｎ型ポリシリコン
膜，あるいは金属シリサイドとｎ型ポリシリコン膜の多
層膜（ポリサイド膜）が用いられていた。
個のキャパシタにより１メモリセルが構成されるが，
ＦＥＴ のゲート電極（ワード線）はｎ型ポリシリコン
膜，あるいは金属シリサイドとｎ型ポリシリコン膜の多
層膜（ポリサイド膜）が用いられていた。
【０００４】この理由は，ゲートのｎ型シリコン（Ｓｉ
）はｎチャネルＦＥＴ のチャネル領域であるｐ型Ｓｉ
に対し仕事関数が約１Ｖ 程度低く， 従ってＦＥＴ
のしきい値電圧Ｖｔｈを容易に低く設定できるためであ
る。
）はｎチャネルＦＥＴ のチャネル領域であるｐ型Ｓｉ
に対し仕事関数が約１Ｖ 程度低く， 従ってＦＥＴ
のしきい値電圧Ｖｔｈを容易に低く設定できるためであ
る。
【０００５】ちなみに， ｎ型チャネルＦＥＴ のしき
い値電圧Ｖｔｈは次式で表される。 Ｖｔｈ＝（φＭ −φＳ ）＋２φＢ ＋［２
εＳ ｑＮＡ （２φＢ ＋ＶＢＳ ）］１／２／ＣＯ
Ｘ
・・・（１） ここで，
φＭ はゲート電極の仕事関数，φＳ はチャネル領域
のフェルミポテンシャル，φＢ は基板のフェルミポテ
ンシャル，εＳ はＳｉの誘電率， ｑは電荷素量，Ｎ
Ａ はチャネル領域のアクセプタ濃度，ＶＢＳは基板バ
イアス電圧，ＣＯＸはゲート酸化膜の単位面積当たりの
静電容量である。
い値電圧Ｖｔｈは次式で表される。 Ｖｔｈ＝（φＭ −φＳ ）＋２φＢ ＋［２
εＳ ｑＮＡ （２φＢ ＋ＶＢＳ ）］１／２／ＣＯ
Ｘ
・・・（１） ここで，
φＭ はゲート電極の仕事関数，φＳ はチャネル領域
のフェルミポテンシャル，φＢ は基板のフェルミポテ
ンシャル，εＳ はＳｉの誘電率， ｑは電荷素量，Ｎ
Ａ はチャネル領域のアクセプタ濃度，ＶＢＳは基板バ
イアス電圧，ＣＯＸはゲート酸化膜の単位面積当たりの
静電容量である。
【０００６】ＦＥＴ のしきい値電圧Ｖｔｈを低く設定
できるということは，限られた論理振幅，例えば５Ｖ
の範囲でＦＥＴ を駆動する電圧ＶＧ −Ｖｔｈ（ここ
で，ＶＧ はゲート電圧である）を大きくとれるという
ことになり，素子動作の高速化に寄与することになる。
できるということは，限られた論理振幅，例えば５Ｖ
の範囲でＦＥＴ を駆動する電圧ＶＧ −Ｖｔｈ（ここ
で，ＶＧ はゲート電圧である）を大きくとれるという
ことになり，素子動作の高速化に寄与することになる。
【０００７】しかし，しきい値電圧は低ければ低いほど
良いというものではなく，しきい値電圧以下のゲート電
圧でも次式で示されるドレイン電流ＩＤ が流れている
。 ＩＤ ∝ ｅｘｐ（ｑ／ｋＴ）×〔（ＣＯＸ／（Ｃ
ＯＸ＋ＣＤ ） 〕・・・（２） ここで，ｋはポルツ
マン定数，Ｔは絶対温度，ＣＤ は空乏層容量である。
良いというものではなく，しきい値電圧以下のゲート電
圧でも次式で示されるドレイン電流ＩＤ が流れている
。 ＩＤ ∝ ｅｘｐ（ｑ／ｋＴ）×〔（ＣＯＸ／（Ｃ
ＯＸ＋ＣＤ ） 〕・・・（２） ここで，ｋはポルツ
マン定数，Ｔは絶対温度，ＣＤ は空乏層容量である。
【０００８】このしきい値電圧以下に対するドレイン電
流ＩＤ において，特に， ゲート電圧ＶＧ ＝０Ｖ
におけるドレイン電流ＩＤ はサブスレッショルドリー
ク電流と呼ばれる。
流ＩＤ において，特に， ゲート電圧ＶＧ ＝０Ｖ
におけるドレイン電流ＩＤ はサブスレッショルドリー
ク電流と呼ばれる。
【０００９】特に， ＤＲＡＭにおいてサブスレッショ
ルドリーク電流が存在すると， キャパシタの電荷を保
持できなくなり，致命的な欠陥となる。このサブスレッ
ショルドリーク電流を減少させるためには， しきい値
電圧を高く設定するか，あるいはサブスレッショルドリ
ーク電流のゲート電圧に対する立ち上がりを急峻にさせ
るしかない。
ルドリーク電流が存在すると， キャパシタの電荷を保
持できなくなり，致命的な欠陥となる。このサブスレッ
ショルドリーク電流を減少させるためには， しきい値
電圧を高く設定するか，あるいはサブスレッショルドリ
ーク電流のゲート電圧に対する立ち上がりを急峻にさせ
るしかない。
【００１０】このうち後者は，（２） 式から分かるよ
うに動作温度を変えない限り，ＦＥＴ の構造や不純物
濃度をいかに変えても越えられない限度がある。すなわ
ち，ドレイン電流ＩＤ を１桁増加させる（１０倍にす
る） のに必要なゲート電圧の増加分（サブスレッショ
ルドスイングあるいはテーリング計数と呼ばれる）は（
ｌｎ １０ ）×ｋＴ／ｑ＝約６０ ｍＶ を下回る
ことはできない。
うに動作温度を変えない限り，ＦＥＴ の構造や不純物
濃度をいかに変えても越えられない限度がある。すなわ
ち，ドレイン電流ＩＤ を１桁増加させる（１０倍にす
る） のに必要なゲート電圧の増加分（サブスレッショ
ルドスイングあるいはテーリング計数と呼ばれる）は（
ｌｎ １０ ）×ｋＴ／ｑ＝約６０ ｍＶ を下回る
ことはできない。
【００１１】つまり，いま仮にドレイン電流のオン／オ
フ比が約１０桁欲しいとすると， 基板濃度をいかに低
濃度， またはゲート酸化膜厚をいかに薄くしようが，
しきい値電圧は約０．６ Ｖ より低くすることが出
来ないということである。
フ比が約１０桁欲しいとすると， 基板濃度をいかに低
濃度， またはゲート酸化膜厚をいかに薄くしようが，
しきい値電圧は約０．６ Ｖ より低くすることが出
来ないということである。
【００１２】近年， 半導体装置の微細化に伴い， ホ
ットキャリア効果等素子内部の高電界化の悪影響が生じ
ているため，電源電圧を５Ｖ 以下で使用するようにな
り，将来，チャネル長が ０．１〜０．２ μｍになれ
ば，電源電圧は２Ｖ 前後になると予想されている。
ットキャリア効果等素子内部の高電界化の悪影響が生じ
ているため，電源電圧を５Ｖ 以下で使用するようにな
り，将来，チャネル長が ０．１〜０．２ μｍになれ
ば，電源電圧は２Ｖ 前後になると予想されている。
【００１３】このとき，低電圧で素子を高速に動作させ
るため，できうることならばしきい値電圧も電源電圧と
ともに低下させたいところであるが， 上記サブスレッ
ショルドリーク電流のために， 特にＤＲＡＭにおいて
はある程度高いしきい値電圧に保っておく必要がある。
るため，できうることならばしきい値電圧も電源電圧と
ともに低下させたいところであるが， 上記サブスレッ
ショルドリーク電流のために， 特にＤＲＡＭにおいて
はある程度高いしきい値電圧に保っておく必要がある。
【００１４】
【発明が解決しようとする課題】前記のようにＤＲＡＭ
セルのＦＥＴ のしきい値電圧はある程度高く保ってお
く必要があるものの，同じ基板内に形成されている制御
回路あるいは論理回路は一般にＤＲＡＭセルほど厳しい
サブスレッショルドリーク電流抑制が要求されるわけで
はない。
セルのＦＥＴ のしきい値電圧はある程度高く保ってお
く必要があるものの，同じ基板内に形成されている制御
回路あるいは論理回路は一般にＤＲＡＭセルほど厳しい
サブスレッショルドリーク電流抑制が要求されるわけで
はない。
【００１５】リーク電流増加による多少の消費電力増大
を犠牲にしてでも， 高速性が要求される場合が多く，
このことは低電圧動作になると顕著になる。これを避
けるために， セルのしきい値電圧のみを高く設定し，
制御回路あるいは論理回路のしきい値電圧を低く設定す
ることが考えられる。
を犠牲にしてでも， 高速性が要求される場合が多く，
このことは低電圧動作になると顕著になる。これを避
けるために， セルのしきい値電圧のみを高く設定し，
制御回路あるいは論理回路のしきい値電圧を低く設定す
ることが考えられる。
【００１６】このような手段として， イオン注入によ
りチャネル領域の不純物濃度をセル部のみ高くすること
が一般的に行われている。この場合， チャネル領域の
不純物濃度増加により空乏層容量を増加させることにな
り，サブスレッショルドリーク電流のゲート電圧に対す
る傾きが小さくなり（サブスレッショルドスイングが大
きくなり），従って，この方法はサブスレッショルドリ
ーク電流の抑制に効果的でない。
りチャネル領域の不純物濃度をセル部のみ高くすること
が一般的に行われている。この場合， チャネル領域の
不純物濃度増加により空乏層容量を増加させることにな
り，サブスレッショルドリーク電流のゲート電圧に対す
る傾きが小さくなり（サブスレッショルドスイングが大
きくなり），従って，この方法はサブスレッショルドリ
ーク電流の抑制に効果的でない。
【００１７】本発明はＤＲＡＭセルとその制御回路（あ
るいは論理回路）とが同一基板内に形成されている半導
体装置において，ＤＲＡＭセルのＦＥＴ のしきい値電
圧のみを高く設定できる構造を提供し，制御回路の高速
性を保ちながら， ＤＲＡＭセルのＦＥＴ のサブスレ
ッショルドリーク電流を抑制することを目的とする。
るいは論理回路）とが同一基板内に形成されている半導
体装置において，ＤＲＡＭセルのＦＥＴ のしきい値電
圧のみを高く設定できる構造を提供し，制御回路の高速
性を保ちながら， ＤＲＡＭセルのＦＥＴ のサブスレ
ッショルドリーク電流を抑制することを目的とする。
【００１８】
【課題を解決するための手段】上記課題の解決は，半導
体基板上に， 絶縁ゲート型電界効果トランジスタ（Ｉ
Ｇ ＦＥＴ）とキャパシタとで構成されるメモリセルと
，ＩＧ ＦＥＴで構成される該メモリセルの制御回路と
を有し， 該メモリセルのＦＥＴ のゲート電極材料の
仕事関数が， ｎチャネルＦＥＴ の場合はチャネル領
域の仕事関数より高く， ｐチャネルＦＥＴの場合はチ
ャネル領域の仕事関数より低く選ばれている半導体装置
により達成される。
体基板上に， 絶縁ゲート型電界効果トランジスタ（Ｉ
Ｇ ＦＥＴ）とキャパシタとで構成されるメモリセルと
，ＩＧ ＦＥＴで構成される該メモリセルの制御回路と
を有し， 該メモリセルのＦＥＴ のゲート電極材料の
仕事関数が， ｎチャネルＦＥＴ の場合はチャネル領
域の仕事関数より高く， ｐチャネルＦＥＴの場合はチ
ャネル領域の仕事関数より低く選ばれている半導体装置
により達成される。
【００１９】
【作用】本発明は， ＤＲＡＭセルのｎチャネルＦＥＴ
のゲート電極材料の仕事関数がチャネル領域より高く
， あるいはｐチャネルＦＥＴ のゲート電極材料の仕
事関数がチャネル領域より低く選んだゲート電極材料を
用いるため，セル部のみしきい値電圧を高くできるよう
にしたものである。
のゲート電極材料の仕事関数がチャネル領域より高く
， あるいはｐチャネルＦＥＴ のゲート電極材料の仕
事関数がチャネル領域より低く選んだゲート電極材料を
用いるため，セル部のみしきい値電圧を高くできるよう
にしたものである。
【００２０】従って，本発明ではセル部のサブスレッシ
ョルドリーク電流を増大させることなく，制御回路ある
いは論理回路部はしきい値電圧が低く設定されているた
め半導体装置の電源電圧を下げても動作速度が低下する
ことはない。
ョルドリーク電流を増大させることなく，制御回路ある
いは論理回路部はしきい値電圧が低く設定されているた
め半導体装置の電源電圧を下げても動作速度が低下する
ことはない。
【００２１】図２は本発明の原理説明図である。図はｎ
チャネルＦＥＴ のゲート電圧ＶＧ に対するドレイン
電流ＩＤ の立ち上がり特性を示す。
チャネルＦＥＴ のゲート電圧ＶＧ に対するドレイン
電流ＩＤ の立ち上がり特性を示す。
【００２２】図で■は従来例であって，ｎ型ポリシリコ
ンをゲート電極に用い， チャネル領域の不純物濃度お
よびゲート酸化膜厚を調整してしきい値電圧を０．２
Ｖ 前後に設定した場合である。
ンをゲート電極に用い， チャネル領域の不純物濃度お
よびゲート酸化膜厚を調整してしきい値電圧を０．２
Ｖ 前後に設定した場合である。
【００２３】■も従来例であって，やはりｎ型ポリシリ
コンをゲート電極に用い， しきい値電圧を０．６ Ｖ
前後に設定した場合である。■は本発明による例であ
って， ｎ型ポリシリコンより仕事関数の高いｐ型ポリ
シリコンをゲート電極に用い， ■と同じチャネル領域
の不純物濃度およびゲート酸化膜厚を有する場合で，し
きい値電圧を０．９ Ｖ 前後に設定され， 且つドレ
イン電流のゲート電圧に対する立ち上がりも急峻で，
サブスレッショルドリーク電流は０である。
コンをゲート電極に用い， しきい値電圧を０．６ Ｖ
前後に設定した場合である。■は本発明による例であ
って， ｎ型ポリシリコンより仕事関数の高いｐ型ポリ
シリコンをゲート電極に用い， ■と同じチャネル領域
の不純物濃度およびゲート酸化膜厚を有する場合で，し
きい値電圧を０．９ Ｖ 前後に設定され， 且つドレ
イン電流のゲート電圧に対する立ち上がりも急峻で，
サブスレッショルドリーク電流は０である。
【００２４】
【実施例】図１は本発明の一実施例を説明する断面図で
ある。図の左半分は制御回路部，右半分はメモリセル部
である。
ある。図の左半分は制御回路部，右半分はメモリセル部
である。
【００２５】図において，１はｐ型シリコン（ｐ−Ｓｉ
）基板，１Ｗはｎ型ウエル， １Ｎは ｎ＋ 型ソース
ドレイン領域， １Ｐは ｐ＋ 型ソースドレイン領域
， ２はゲート酸化膜，３Ｎは ｎ＋ 型ポリシリコン
ゲート電極， ３Ｐは ｐ＋ 型ポリシリコンゲート電
極， ４は ｎ＋ 型ポリシリコン膜からなるキャパシ
タの蓄積電極，５はキャパシタの誘電体膜，６はｎ＋
型ポリシリコン膜からなるキャパシタの対向電極，７は
層間絶縁膜，８はアルミニウム（Ａｌ）等からなる配線
である。
）基板，１Ｗはｎ型ウエル， １Ｎは ｎ＋ 型ソース
ドレイン領域， １Ｐは ｐ＋ 型ソースドレイン領域
， ２はゲート酸化膜，３Ｎは ｎ＋ 型ポリシリコン
ゲート電極， ３Ｐは ｐ＋ 型ポリシリコンゲート電
極， ４は ｎ＋ 型ポリシリコン膜からなるキャパシ
タの蓄積電極，５はキャパシタの誘電体膜，６はｎ＋
型ポリシリコン膜からなるキャパシタの対向電極，７は
層間絶縁膜，８はアルミニウム（Ａｌ）等からなる配線
である。
【００２６】メモリセル部のＦＥＴ はｎチャネルで，
そのゲート３Ｐは ｐ＋ 型ポリシリコン， または
ｐ＋ 型ポリシリコンとその上にタングステンシリサ
イド（ＷＳｉ） の二層膜（タングステンポリサイド）
を用いている。
そのゲート３Ｐは ｐ＋ 型ポリシリコン， または
ｐ＋ 型ポリシリコンとその上にタングステンシリサ
イド（ＷＳｉ） の二層膜（タングステンポリサイド）
を用いている。
【００２７】従来の ｎ＋ 型ポリシリコンを用いたタ
ングステンポリサイドより仕事関数が約１Ｖ 高く，
従ってキャパシタに電荷保持時（ゲート電圧ＶＧ ＝０
）において，サブスレッショルドリーク電流が十分低く
抑えられている。
ングステンポリサイドより仕事関数が約１Ｖ 高く，
従ってキャパシタに電荷保持時（ゲート電圧ＶＧ ＝０
）において，サブスレッショルドリーク電流が十分低く
抑えられている。
【００２８】一方，制御回路部のＦＥＴ は通常の ｎ
＋ 型ポリシリコン， または ｎ＋ 型ポリシリコン
を用いたタングステンポリサイドである。以上の実施例
では，ポリシリコンの導電型の違いによる仕事関数の差
を利用したが，この他に，高融点金属または高融点金属
化合物の仕事関数の適当なものを選んでもよい。例えば
チタンナイトライド（ＴｉＮ） は仕事関数が４．７
ｅＶ程度であり， ｎ＋ 型ポリシリコンの仕事関数４
．４ ｅＶ程度に比して高いので同様の効果が得られる
。
＋ 型ポリシリコン， または ｎ＋ 型ポリシリコン
を用いたタングステンポリサイドである。以上の実施例
では，ポリシリコンの導電型の違いによる仕事関数の差
を利用したが，この他に，高融点金属または高融点金属
化合物の仕事関数の適当なものを選んでもよい。例えば
チタンナイトライド（ＴｉＮ） は仕事関数が４．７
ｅＶ程度であり， ｎ＋ 型ポリシリコンの仕事関数４
．４ ｅＶ程度に比して高いので同様の効果が得られる
。
【００２９】
【発明の効果】ＤＲＡＭセルとその制御回路（あるいは
論理回路）とが同一基板内に形成されている半導体装置
において，ＤＲＡＭセルのＦＥＴ のしきい値電圧のみ
を高く設定できる構造が得られた。
論理回路）とが同一基板内に形成されている半導体装置
において，ＤＲＡＭセルのＦＥＴ のしきい値電圧のみ
を高く設定できる構造が得られた。
【００３０】この結果，低電圧動作で制御回路の高速性
を保ちながら， ＤＲＡＭセルのＦＥＴ のサブスレッ
ショルドリーク電流を抑制することができた。
を保ちながら， ＤＲＡＭセルのＦＥＴ のサブスレッ
ショルドリーク電流を抑制することができた。
【図１】 本発明の一実施例を説明する断面図である
。
。
【図２】 本発明の原理説明図
【符号の説明】
１ 半導体基板で ｐ−Ｓｉ 基板
１Ｗ ｎ型ウエル
１Ｎ ｎ＋ 型ソースドレイン領域１Ｐ ｐ＋
型ソースドレイン領域２ ゲート酸化膜 ３Ｎ ｎ＋ 型ポリシリコンゲート電極３Ｐ
ｐ＋ 型ポリシリコンゲート電極４ ｎ＋ 型ポリ
シリコン膜からなるキャパシタの蓄積電極 ５ キャパシタの誘電体膜 ６ ｎ＋ 型ポリシリコン膜からなるキャパシタの
対向電極 ７ 層間絶縁膜 ８ Ａｌ等からなる配線
型ソースドレイン領域２ ゲート酸化膜 ３Ｎ ｎ＋ 型ポリシリコンゲート電極３Ｐ
ｐ＋ 型ポリシリコンゲート電極４ ｎ＋ 型ポリ
シリコン膜からなるキャパシタの蓄積電極 ５ キャパシタの誘電体膜 ６ ｎ＋ 型ポリシリコン膜からなるキャパシタの
対向電極 ７ 層間絶縁膜 ８ Ａｌ等からなる配線
Claims (1)
- 【請求項１】 半導体基板上に， 絶縁ゲート型電界
効果トランジスタ（ＩＧ ＦＥＴ）とキャパシタとで構
成されるメモリセルと，ＩＧ ＦＥＴで構成される該メ
モリセルの制御回路とを有し，該メモリセルのＦＥＴ
のゲート電極材料の仕事関数が， ｎチャネルＦＥＴ
の場合はチャネル領域の仕事関数より高く， ｐチャネ
ルＦＥＴ の場合はチャネル領域の仕事関数より低く選
ばれていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132530A JPH04357865A (ja) | 1991-06-04 | 1991-06-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132530A JPH04357865A (ja) | 1991-06-04 | 1991-06-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04357865A true JPH04357865A (ja) | 1992-12-10 |
Family
ID=15083440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3132530A Pending JPH04357865A (ja) | 1991-06-04 | 1991-06-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04357865A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2009534821A (ja) * | 2006-04-21 | 2009-09-24 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 動的メモリ・セル構造体 |
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1991
- 1991-06-04 JP JP3132530A patent/JPH04357865A/ja active Pending
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