JPS62219966A - 半導体装置 - Google Patents
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- JPS62219966A JPS62219966A JP61064406A JP6440686A JPS62219966A JP S62219966 A JPS62219966 A JP S62219966A JP 61064406 A JP61064406 A JP 61064406A JP 6440686 A JP6440686 A JP 6440686A JP S62219966 A JPS62219966 A JP S62219966A
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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-
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
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- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
- H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(発明の目的)
(産業上の利用分野)
本発明は半導体装置、特にMO8構造を右する半導体装
置に関する。
置に関する。
(従来の技術) 。
近年、MOSトランジスタの需要は高まる一方であり、
高集積化を図るために益々微細化構造が要求されている
=□ 第・3図および第4図に従来の一般的なMOSトランジ
ス・りの構成を示す。半導体基体1上のフイ−ルド酸化
膜2に囲まれた素子形成領域には、半導体基体1とは逆
導電型のソース領域3およびドレイン領II!!4が設
けられ、更にこの上に絶縁層5を介してゲート電極6が
形成されている。第3図に示す構造のもの(以下通常構
造と呼ぶ)では、ヂせネルは)J体層1の表層に形成さ
れ、第4図に示す構造のものく以下埋込構造と呼ぶ)で
は、基体層1上に更に逆導電型のチャネルW!J7が形
成される。
高集積化を図るために益々微細化構造が要求されている
=□ 第・3図および第4図に従来の一般的なMOSトランジ
ス・りの構成を示す。半導体基体1上のフイ−ルド酸化
膜2に囲まれた素子形成領域には、半導体基体1とは逆
導電型のソース領域3およびドレイン領II!!4が設
けられ、更にこの上に絶縁層5を介してゲート電極6が
形成されている。第3図に示す構造のもの(以下通常構
造と呼ぶ)では、ヂせネルは)J体層1の表層に形成さ
れ、第4図に示す構造のものく以下埋込構造と呼ぶ)で
は、基体層1上に更に逆導電型のチャネルW!J7が形
成される。
MOS l−ランジスタのゲート電極材料として従来一
般に用いられてぎた材料は、主としてポリシリコンであ
る。このポリシリコンの低抵抗化と仕事関数の安定化を
図るため、通常燐またはほう素が高濃度拡散され、N+
ポリシリコンまたはP+ポリシリコンとして用いられて
いる。
般に用いられてぎた材料は、主としてポリシリコンであ
る。このポリシリコンの低抵抗化と仕事関数の安定化を
図るため、通常燐またはほう素が高濃度拡散され、N+
ポリシリコンまたはP+ポリシリコンとして用いられて
いる。
また、ゲート電極材料としてタングステン、モリブデン
等の高融点金属またはこれらの硅化物を用いる技術も知
られている。
等の高融点金属またはこれらの硅化物を用いる技術も知
られている。
(発明が解決しようとする問題点)
まずゲート電極としてN+ポリシリコンを用いたMOS
トランジスタの問題点を述べる。これらのMOSトラン
ジスタではしきい値電圧を、Nチャネ、ルのものでは0
.8V、Pチャネルのものでは−0,8V程度とする必
要があるため、前名では通常構造、後者では埋込構造が
採られている。
トランジスタの問題点を述べる。これらのMOSトラン
ジスタではしきい値電圧を、Nチャネ、ルのものでは0
.8V、Pチャネルのものでは−0,8V程度とする必
要があるため、前名では通常構造、後者では埋込構造が
採られている。
ところがNチャネルのトランジスタでは、微細化を行う
とチャネルにかかる電界が増加し、キャリアが基体表層
を流れるようになり、移動度が低下するという問題が生
じ、素子の高速化、駆A1能力の向上という点において
大きな欠点となる。また、基体表層におけるホットキャ
リアの発生する割合も高くなり、これが絶縁膜中にトラ
ップされて素子の特性を変化させる原因となり、素子の
信頼性の低下という問題も生じる。一方、Pチャネルの
トランジスタでは、埋込構造であるため、上述のような
諸問題は緩和されるが、微細化を行うとチャネル環が短
くなるため、しぎい値が低下してしまうという問題が生
じる。
とチャネルにかかる電界が増加し、キャリアが基体表層
を流れるようになり、移動度が低下するという問題が生
じ、素子の高速化、駆A1能力の向上という点において
大きな欠点となる。また、基体表層におけるホットキャ
リアの発生する割合も高くなり、これが絶縁膜中にトラ
ップされて素子の特性を変化させる原因となり、素子の
信頼性の低下という問題も生じる。一方、Pチャネルの
トランジスタでは、埋込構造であるため、上述のような
諸問題は緩和されるが、微細化を行うとチャネル環が短
くなるため、しぎい値が低下してしまうという問題が生
じる。
次にゲート電極としてP+ポリシリコンを用いたMOS
トランジスタの問題点を述べる。P+ポリシリコンをゲ
ート電極とした場合は、しきい値電圧を所定値に設R1
するために、Nチャネルのトランジスタでは埋込構造が
、Py−ヤネルのトランジスタでは通常構造が採られて
いる。従って微細化を図った場合、前者では短チヤネル
効果による弊害が、また後者では移動度の低下、信頼性
の低下という弊害が生じることになる。
トランジスタの問題点を述べる。P+ポリシリコンをゲ
ート電極とした場合は、しきい値電圧を所定値に設R1
するために、Nチャネルのトランジスタでは埋込構造が
、Py−ヤネルのトランジスタでは通常構造が採られて
いる。従って微細化を図った場合、前者では短チヤネル
効果による弊害が、また後者では移動度の低下、信頼性
の低下という弊害が生じることになる。
また、ゲート電極としてタングステン、モリブデン等の
高融点金属、またはこれらの硅化物を用いたMOSトラ
ンジスタは、電流駆動能力を向上するために基体層の不
純物濃度を低下させる方向で開発が進められており、こ
のためNチャネルのトランジスタもPチャネルのトラン
ジスタも、ともに通常構造を採らざるを得ず、ポリシリ
コンをゲート電極に用いた通常構造のMOSトランジス
タに比べれば移動度は改善されるものの、微細化にとも
なって、やはり移動度の低下、電流駆動能力の低下、信
頼性の低下という問題を含んでいた。
高融点金属、またはこれらの硅化物を用いたMOSトラ
ンジスタは、電流駆動能力を向上するために基体層の不
純物濃度を低下させる方向で開発が進められており、こ
のためNチャネルのトランジスタもPチャネルのトラン
ジスタも、ともに通常構造を採らざるを得ず、ポリシリ
コンをゲート電極に用いた通常構造のMOSトランジス
タに比べれば移動度は改善されるものの、微細化にとも
なって、やはり移動度の低下、電流駆動能力の低下、信
頼性の低下という問題を含んでいた。
そこで本発明は、微細化を行っても移動度を低下させず
に素子の高速性、電流駆動能力を確保し、信頼性を維持
し、しかも短チヤネル効果によってしきい値が低下する
のを抑制しつるMOSトランジスタからなる半導体装置
を提供することを目的とする。
に素子の高速性、電流駆動能力を確保し、信頼性を維持
し、しかも短チヤネル効果によってしきい値が低下する
のを抑制しつるMOSトランジスタからなる半導体装置
を提供することを目的とする。
(発明の構成)
(問題点を解決するための手段)
本発明は半導体装置において、第1導電型の半導体基体
層と、この基体層上に形成された第2導電型のソース領
域およびドレイン領域と、このソース領域およびドレイ
ン領域間に配された第1導電型のチャネル層と、このチ
ャネル層上に絶縁層を介して設けられ、基体層を構成す
る半導体の伝導帯と荷電子帯との間にフェルミレベルが
位置するような材料からなるゲート電極と、を設け、微
細化を行っても、移動度、素子の高速性a3よび信頼性
を維持し、しか−も短チヤネル効果を抑制したものであ
る。
層と、この基体層上に形成された第2導電型のソース領
域およびドレイン領域と、このソース領域およびドレイ
ン領域間に配された第1導電型のチャネル層と、このチ
ャネル層上に絶縁層を介して設けられ、基体層を構成す
る半導体の伝導帯と荷電子帯との間にフェルミレベルが
位置するような材料からなるゲート電極と、を設け、微
細化を行っても、移動度、素子の高速性a3よび信頼性
を維持し、しか−も短チヤネル効果を抑制したものであ
る。
(作 用)
第2図は、従来のMOSトランジスタの分類図である。
ここで横軸は基体層の不純物濃度、縦軸はゲート′I/
i極材料の仕事関数、即ちフェルミレベルの値を示す。
i極材料の仕事関数、即ちフェルミレベルの値を示す。
この図で分類Aの属性を有するものが、従来のN+ポリ
シリコンゲート電極を有するMOSトランジスタで、前
述のようにNチャネルのものは通常構造、Pチャネルの
ものは埋込構造となる。また、分類Bの属性を有するも
のが、従来のP+ポリシリコンゲート電極を有するMO
Sトランジスタで、前述のようにNチ1?ネルのものは
埋込構造、Pチャネルのものは通常構造となる。分類C
の属性を有するものは、従来のタングステン、モリブデ
ン等の高融点金属、またはこれらの硅化物といったフェ
ルミレベルがN+ポリシリコンとP ポリシリコンとの
中間に位置する材料をグーl−電極として用いたMOS
トランジスタで、電流駆動能力を向上させるために、基
体層不純物濃度をできるだけ低くする方向で従来開発が
行われており、このためNチャネル、Pチャネルともに
通常構造を有することは前述のとおりである。
シリコンゲート電極を有するMOSトランジスタで、前
述のようにNチャネルのものは通常構造、Pチャネルの
ものは埋込構造となる。また、分類Bの属性を有するも
のが、従来のP+ポリシリコンゲート電極を有するMO
Sトランジスタで、前述のようにNチ1?ネルのものは
埋込構造、Pチャネルのものは通常構造となる。分類C
の属性を有するものは、従来のタングステン、モリブデ
ン等の高融点金属、またはこれらの硅化物といったフェ
ルミレベルがN+ポリシリコンとP ポリシリコンとの
中間に位置する材料をグーl−電極として用いたMOS
トランジスタで、電流駆動能力を向上させるために、基
体層不純物濃度をできるだけ低くする方向で従来開発が
行われており、このためNチャネル、Pチャネルともに
通常構造を有することは前述のとおりである。
本願発明は、従来利用価値がないと一般に思われていた
分類りの属性を有するものが、前述の諸問題を解決する
ためにきわめて有効であることを認識したことに基づく
ものである。即ち、従来の分類C&:属していたトラン
ジスタと同様のゲート電極を用いるが、逆に基体層不純
物濃度を高めたものが本発明に係る半導体装置である。
分類りの属性を有するものが、前述の諸問題を解決する
ためにきわめて有効であることを認識したことに基づく
ものである。即ち、従来の分類C&:属していたトラン
ジスタと同様のゲート電極を用いるが、逆に基体層不純
物濃度を高めたものが本発明に係る半導体装置である。
不純物濃度が高まるため、構造は埋込構造を採ることに
なる。従って通常構造のものに比べて、移動度が向上し
、信頼性も向上する。また、ゲート電極のフェルミレベ
ルがN ポリシリコンとP+どの中間レベルであるため
、チャネル層を浅くとることができ、短チヤネル効果も
抑制しうる。
なる。従って通常構造のものに比べて、移動度が向上し
、信頼性も向上する。また、ゲート電極のフェルミレベ
ルがN ポリシリコンとP+どの中間レベルであるため
、チャネル層を浅くとることができ、短チヤネル効果も
抑制しうる。
(実施例)
以下本発明を図示する実施例に基づいて説明する。第1
図は本発明の一実施例に係るMO8I−ランジスタの構
造図である。第4゛図に示す従来装置とほぼ同様の構造
を有するため、同一構成要素については同一符号を付し
説明を省略する。従来装置との相違はゲート電極8が、
タングステン、モリブデン等の高融点金属、またはこれ
らの硅化物といったフェルミレベルがN ポリシリコン
とP+ポリシリコンとの中間に位置する材料から成り、
しかも埋込構造を有する点である。このように埋込構造
を採ることにより、通常構造のものに比べて移動度が改
善される。しかもゲート電極のフェルミレベルが中間値
であるため、チャネル層7を比較的浅く形成しても所定
のしきい値を実現することができ、移動度を更に向上さ
せることができる。従って素子の高速性、電流駆動能力
の向上を図ることができる。また、チャネル117を浅
くとれるため、埋込構造を有するにもかかわらず、短チ
ヤネル効果を抑υ1させることができる。
図は本発明の一実施例に係るMO8I−ランジスタの構
造図である。第4゛図に示す従来装置とほぼ同様の構造
を有するため、同一構成要素については同一符号を付し
説明を省略する。従来装置との相違はゲート電極8が、
タングステン、モリブデン等の高融点金属、またはこれ
らの硅化物といったフェルミレベルがN ポリシリコン
とP+ポリシリコンとの中間に位置する材料から成り、
しかも埋込構造を有する点である。このように埋込構造
を採ることにより、通常構造のものに比べて移動度が改
善される。しかもゲート電極のフェルミレベルが中間値
であるため、チャネル層7を比較的浅く形成しても所定
のしきい値を実現することができ、移動度を更に向上さ
せることができる。従って素子の高速性、電流駆動能力
の向上を図ることができる。また、チャネル117を浅
くとれるため、埋込構造を有するにもかかわらず、短チ
ヤネル効果を抑υ1させることができる。
グーl−電極としてはM O、W 、 M o S i
2 。
2 。
WSi2等の他、不純物をドープしていないポリシリコ
ンを用いてもよいす本発明をM O,S f 2をゲー
ト電極とするCMOSトランジスタに適用する場合、し
きい値電圧を±0.8V&:設定するのであれば、基体
層のピーク不純物濃度を1×1017c■−3以上にす
ることにより、Nチャネルトランジスタ、Pチャネルト
ランジスタとも埋込構造とすることができる。埋込構造
のMOSトランジスタでは、しきい値のゲート絶QWA
W依存性は小さいため、ゲート絶縁膜厚についての制限
は特にない。
ンを用いてもよいす本発明をM O,S f 2をゲー
ト電極とするCMOSトランジスタに適用する場合、し
きい値電圧を±0.8V&:設定するのであれば、基体
層のピーク不純物濃度を1×1017c■−3以上にす
ることにより、Nチャネルトランジスタ、Pチャネルト
ランジスタとも埋込構造とすることができる。埋込構造
のMOSトランジスタでは、しきい値のゲート絶QWA
W依存性は小さいため、ゲート絶縁膜厚についての制限
は特にない。
第5図の実線は、従来のP ポリシリコンをゲート電極
として用いた装置、破線は本発明に係るM OS !
2をゲート電極として用いた装置の基体層の不純物濃度
分布を示すグラフである。このグラフのようにPN接合
点Qは、本発明に係る装置の方が浅くなっており、チャ
ネル117を浅くできることがわかる。以下の各測定デ
ータは、この装置について測定を行ったものである。
として用いた装置、破線は本発明に係るM OS !
2をゲート電極として用いた装置の基体層の不純物濃度
分布を示すグラフである。このグラフのようにPN接合
点Qは、本発明に係る装置の方が浅くなっており、チャ
ネル117を浅くできることがわかる。以下の各測定デ
ータは、この装置について測定を行ったものである。
第6図および第7図はそれぞれNチャネルおよびPチャ
ネルのMOSトランジスタについての実効チャネル長と
ドレイン電流との関係を示ずグラフである。ここでカー
ブMは本発明に係るMoSi2をゲートff電極とした
素子の特性、カーブPおよびNは従来のP+ポリシリコ
ンまたは。゛ N ポリシリコンをゲート電極とした素子の特性を示す
。第6図および第7図から明らかなように、本発明に係
る装置は電流駆動能力が大きく向上している。
ネルのMOSトランジスタについての実効チャネル長と
ドレイン電流との関係を示ずグラフである。ここでカー
ブMは本発明に係るMoSi2をゲートff電極とした
素子の特性、カーブPおよびNは従来のP+ポリシリコ
ンまたは。゛ N ポリシリコンをゲート電極とした素子の特性を示す
。第6図および第7図から明らかなように、本発明に係
る装置は電流駆動能力が大きく向上している。
第8図は基板電流に対するドレイン電流変動を示すグラ
フである。このグラフから本発明に係る装置は、従来の
P+ポリシリコンをゲート電極として用いる装置に比べ
れば変動分が多く信頼性は低いが、従来のN+ポリシリ
コンをゲート電極として用いる装置に比べれば信頼性が
高いといえる。
フである。このグラフから本発明に係る装置は、従来の
P+ポリシリコンをゲート電極として用いる装置に比べ
れば変動分が多く信頼性は低いが、従来のN+ポリシリ
コンをゲート電極として用いる装置に比べれば信頼性が
高いといえる。
第9図は実効チャネル長としきい値電圧との関係を示す
グラフである。本発明に係る装置は従来装置よりも実効
チャネル長がより短くても所定のしきい値電圧を確保で
き、短チヤネル効果を抑制しうることがわかる。
グラフである。本発明に係る装置は従来装置よりも実効
チャネル長がより短くても所定のしきい値電圧を確保で
き、短チヤネル効果を抑制しうることがわかる。
以上のとおり本発明よれば、MOSトランジスタから成
る半導体装置において、ゲート電極を高融点金属等のフ
ェルミレベルが中闇値を示す材料で構成し、かつ埋込構
造のチャネルとするようにしたため、微細化を行っても
移動度を低下させずに素子の高速性、電流駆動能力を確
保でき、しかも短チヤネル効果によってしきい値が低下
するのを抑制することができる。
る半導体装置において、ゲート電極を高融点金属等のフ
ェルミレベルが中闇値を示す材料で構成し、かつ埋込構
造のチャネルとするようにしたため、微細化を行っても
移動度を低下させずに素子の高速性、電流駆動能力を確
保でき、しかも短チヤネル効果によってしきい値が低下
するのを抑制することができる。
第1図は本発明に係るMOSトランジスタの一実施例の
構造図、第2図は本発明に係るMOSトランジスタの分
類を示す図、第3図は従来の通常構造のMOSトランジ
スタの構造図、第41は従来の埋込構造のMOSトラン
ジスタの構造図、第5図乃至第9図は本発明に係るMO
Sトランジスタと従来のMOSトランジスタとの特性を
比較するグラフである。 1・・・半導体基体、2・・・フィールド絶縁膜、3・
・・ソース領域、4・・・ドレイン領域、5・・・ゲー
ト絶縁膜、6・・・ゲート電極、7・・・チャネル層、
8・・・ゲート電極。 出願人代理人 佐 藤 −雄 U:!i百の′F+a 、#内容j:変更なし)第1図 第2図 深さく/JJ ) 第5図 第6図 第7図 蟇用(S/p、蛸 第8図 第9図 手続補正書団式) %式% 1、事件の表示 昭和61年特許願第 64406号 2、発明の名称 半導体装置 3、補正をする者 事件との関係 特許出願人 (307) 株式会社東芝 4、代 理 人 (郵便番号100) 昭和61年5717日 (発送日 昭和61イ15月27日) 6、補正の対象 図面の浄書(内容に変更なし) !、’ 5°L6
.5’ l−、”” ”。
構造図、第2図は本発明に係るMOSトランジスタの分
類を示す図、第3図は従来の通常構造のMOSトランジ
スタの構造図、第41は従来の埋込構造のMOSトラン
ジスタの構造図、第5図乃至第9図は本発明に係るMO
Sトランジスタと従来のMOSトランジスタとの特性を
比較するグラフである。 1・・・半導体基体、2・・・フィールド絶縁膜、3・
・・ソース領域、4・・・ドレイン領域、5・・・ゲー
ト絶縁膜、6・・・ゲート電極、7・・・チャネル層、
8・・・ゲート電極。 出願人代理人 佐 藤 −雄 U:!i百の′F+a 、#内容j:変更なし)第1図 第2図 深さく/JJ ) 第5図 第6図 第7図 蟇用(S/p、蛸 第8図 第9図 手続補正書団式) %式% 1、事件の表示 昭和61年特許願第 64406号 2、発明の名称 半導体装置 3、補正をする者 事件との関係 特許出願人 (307) 株式会社東芝 4、代 理 人 (郵便番号100) 昭和61年5717日 (発送日 昭和61イ15月27日) 6、補正の対象 図面の浄書(内容に変更なし) !、’ 5°L6
.5’ l−、”” ”。
Claims (1)
- 【特許請求の範囲】 1、第1導電型の半導体基体層と、前記基体層上に形成
された第2導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域間に配された前
記第1導電型のチャネル層と、前記チャネル層上に絶縁
層を介して設けられ、前記半導体の伝導帯と荷電子帯と
の間にフェルミレベルが位置するような材料からなるゲ
ート電極と、を備えることを特徴とする半導体装置。 2、半導体がシリコンであることを特徴とする特許請求
の範囲第1項記載の半導体装置。3、基体層の不純物濃
度が1×10^1^7cm^−^3以上であることを特
徴とする特許請求の範囲第1項または第2項記載の半導
体装置。 4、導電型の異なる一対の基体層、ソース領域、ドレイ
ン領域、チャネル層、およびゲート電極を有し、前記一
対のゲート電極は同じ材料から構成されることを特徴す
る特許請求の範囲第1項乃至第3項のいずれかに記載の
半導体装置。 5、ゲート電極がタングステン、モリブデン、またはこ
れらの硅化物であることを特徴とする特許請求の範囲第
1項乃至第4項のいずれかに記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61064406A JPS62219966A (ja) | 1986-03-22 | 1986-03-22 | 半導体装置 |
US07/028,627 US4841346A (en) | 1986-03-22 | 1987-03-20 | Field-effect transistor devices |
EP87104093A EP0239019B1 (en) | 1986-03-22 | 1987-03-20 | Field-effect transistor devices |
DE3788525T DE3788525T2 (de) | 1986-03-22 | 1987-03-20 | Feldeffekttransistoranordnungen. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61064406A JPS62219966A (ja) | 1986-03-22 | 1986-03-22 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62219966A true JPS62219966A (ja) | 1987-09-28 |
Family
ID=13257395
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61064406A Pending JPS62219966A (ja) | 1986-03-22 | 1986-03-22 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4841346A (ja) |
EP (1) | EP0239019B1 (ja) |
JP (1) | JPS62219966A (ja) |
DE (1) | DE3788525T2 (ja) |
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- 1987-03-20 DE DE3788525T patent/DE3788525T2/de not_active Expired - Fee Related
- 1987-03-20 US US07/028,627 patent/US4841346A/en not_active Expired - Lifetime
- 1987-03-20 EP EP87104093A patent/EP0239019B1/en not_active Expired - Lifetime
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