JPS62219966A - 半導体装置 - Google Patents
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
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- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の目的）
（産業上の利用分野）
本発明は半導体装置、特にＭＯ８構造を右する半導体装
置に関する。
置に関する。
（従来の技術） 。
近年、ＭＯＳトランジスタの需要は高まる一方であり、
高集積化を図るために益々微細化構造が要求されている
＝□ 第・３図および第４図に従来の一般的なＭＯＳトランジ
ス・りの構成を示す。半導体基体１上のフイ−ルド酸化
膜２に囲まれた素子形成領域には、半導体基体１とは逆
導電型のソース領域３およびドレイン領ＩＩ！！４が設
けられ、更にこの上に絶縁層５を介してゲート電極６が
形成されている。第３図に示す構造のもの（以下通常構
造と呼ぶ）では、ヂせネルは）Ｊ体層１の表層に形成さ
れ、第４図に示す構造のものく以下埋込構造と呼ぶ）で
は、基体層１上に更に逆導電型のチャネルＷ！Ｊ７が形
成される。
高集積化を図るために益々微細化構造が要求されている
＝□ 第・３図および第４図に従来の一般的なＭＯＳトランジ
ス・りの構成を示す。半導体基体１上のフイ−ルド酸化
膜２に囲まれた素子形成領域には、半導体基体１とは逆
導電型のソース領域３およびドレイン領ＩＩ！！４が設
けられ、更にこの上に絶縁層５を介してゲート電極６が
形成されている。第３図に示す構造のもの（以下通常構
造と呼ぶ）では、ヂせネルは）Ｊ体層１の表層に形成さ
れ、第４図に示す構造のものく以下埋込構造と呼ぶ）で
は、基体層１上に更に逆導電型のチャネルＷ！Ｊ７が形
成される。
ＭＯＳ ｌ−ランジスタのゲート電極材料として従来一
般に用いられてぎた材料は、主としてポリシリコンであ
る。このポリシリコンの低抵抗化と仕事関数の安定化を
図るため、通常燐またはほう素が高濃度拡散され、Ｎ＋
ポリシリコンまたはＰ＋ポリシリコンとして用いられて
いる。
般に用いられてぎた材料は、主としてポリシリコンであ
る。このポリシリコンの低抵抗化と仕事関数の安定化を
図るため、通常燐またはほう素が高濃度拡散され、Ｎ＋
ポリシリコンまたはＰ＋ポリシリコンとして用いられて
いる。
また、ゲート電極材料としてタングステン、モリブデン
等の高融点金属またはこれらの硅化物を用いる技術も知
られている。
等の高融点金属またはこれらの硅化物を用いる技術も知
られている。
（発明が解決しようとする問題点）
まずゲート電極としてＮ＋ポリシリコンを用いたＭＯＳ
トランジスタの問題点を述べる。これらのＭＯＳトラン
ジスタではしきい値電圧を、Ｎチャネ、ルのものでは０
．８Ｖ、Ｐチャネルのものでは−０，８Ｖ程度とする必
要があるため、前名では通常構造、後者では埋込構造が
採られている。
トランジスタの問題点を述べる。これらのＭＯＳトラン
ジスタではしきい値電圧を、Ｎチャネ、ルのものでは０
．８Ｖ、Ｐチャネルのものでは−０，８Ｖ程度とする必
要があるため、前名では通常構造、後者では埋込構造が
採られている。
ところがＮチャネルのトランジスタでは、微細化を行う
とチャネルにかかる電界が増加し、キャリアが基体表層
を流れるようになり、移動度が低下するという問題が生
じ、素子の高速化、駆Ａ１能力の向上という点において
大きな欠点となる。また、基体表層におけるホットキャ
リアの発生する割合も高くなり、これが絶縁膜中にトラ
ップされて素子の特性を変化させる原因となり、素子の
信頼性の低下という問題も生じる。一方、Ｐチャネルの
トランジスタでは、埋込構造であるため、上述のような
諸問題は緩和されるが、微細化を行うとチャネル環が短
くなるため、しぎい値が低下してしまうという問題が生
じる。
とチャネルにかかる電界が増加し、キャリアが基体表層
を流れるようになり、移動度が低下するという問題が生
じ、素子の高速化、駆Ａ１能力の向上という点において
大きな欠点となる。また、基体表層におけるホットキャ
リアの発生する割合も高くなり、これが絶縁膜中にトラ
ップされて素子の特性を変化させる原因となり、素子の
信頼性の低下という問題も生じる。一方、Ｐチャネルの
トランジスタでは、埋込構造であるため、上述のような
諸問題は緩和されるが、微細化を行うとチャネル環が短
くなるため、しぎい値が低下してしまうという問題が生
じる。
次にゲート電極としてＰ＋ポリシリコンを用いたＭＯＳ
トランジスタの問題点を述べる。Ｐ＋ポリシリコンをゲ
ート電極とした場合は、しきい値電圧を所定値に設Ｒ１
するために、Ｎチャネルのトランジスタでは埋込構造が
、Ｐｙ−ヤネルのトランジスタでは通常構造が採られて
いる。従って微細化を図った場合、前者では短チヤネル
効果による弊害が、また後者では移動度の低下、信頼性
の低下という弊害が生じることになる。
トランジスタの問題点を述べる。Ｐ＋ポリシリコンをゲ
ート電極とした場合は、しきい値電圧を所定値に設Ｒ１
するために、Ｎチャネルのトランジスタでは埋込構造が
、Ｐｙ−ヤネルのトランジスタでは通常構造が採られて
いる。従って微細化を図った場合、前者では短チヤネル
効果による弊害が、また後者では移動度の低下、信頼性
の低下という弊害が生じることになる。
また、ゲート電極としてタングステン、モリブデン等の
高融点金属、またはこれらの硅化物を用いたＭＯＳトラ
ンジスタは、電流駆動能力を向上するために基体層の不
純物濃度を低下させる方向で開発が進められており、こ
のためＮチャネルのトランジスタもＰチャネルのトラン
ジスタも、ともに通常構造を採らざるを得ず、ポリシリ
コンをゲート電極に用いた通常構造のＭＯＳトランジス
タに比べれば移動度は改善されるものの、微細化にとも
なって、やはり移動度の低下、電流駆動能力の低下、信
頼性の低下という問題を含んでいた。
高融点金属、またはこれらの硅化物を用いたＭＯＳトラ
ンジスタは、電流駆動能力を向上するために基体層の不
純物濃度を低下させる方向で開発が進められており、こ
のためＮチャネルのトランジスタもＰチャネルのトラン
ジスタも、ともに通常構造を採らざるを得ず、ポリシリ
コンをゲート電極に用いた通常構造のＭＯＳトランジス
タに比べれば移動度は改善されるものの、微細化にとも
なって、やはり移動度の低下、電流駆動能力の低下、信
頼性の低下という問題を含んでいた。
そこで本発明は、微細化を行っても移動度を低下させず
に素子の高速性、電流駆動能力を確保し、信頼性を維持
し、しかも短チヤネル効果によってしきい値が低下する
のを抑制しつるＭＯＳトランジスタからなる半導体装置
を提供することを目的とする。
に素子の高速性、電流駆動能力を確保し、信頼性を維持
し、しかも短チヤネル効果によってしきい値が低下する
のを抑制しつるＭＯＳトランジスタからなる半導体装置
を提供することを目的とする。
（発明の構成）
（問題点を解決するための手段）
本発明は半導体装置において、第１導電型の半導体基体
層と、この基体層上に形成された第２導電型のソース領
域およびドレイン領域と、このソース領域およびドレイ
ン領域間に配された第１導電型のチャネル層と、このチ
ャネル層上に絶縁層を介して設けられ、基体層を構成す
る半導体の伝導帯と荷電子帯との間にフェルミレベルが
位置するような材料からなるゲート電極と、を設け、微
細化を行っても、移動度、素子の高速性ａ３よび信頼性
を維持し、しか−も短チヤネル効果を抑制したものであ
る。
層と、この基体層上に形成された第２導電型のソース領
域およびドレイン領域と、このソース領域およびドレイ
ン領域間に配された第１導電型のチャネル層と、このチ
ャネル層上に絶縁層を介して設けられ、基体層を構成す
る半導体の伝導帯と荷電子帯との間にフェルミレベルが
位置するような材料からなるゲート電極と、を設け、微
細化を行っても、移動度、素子の高速性ａ３よび信頼性
を維持し、しか−も短チヤネル効果を抑制したものであ
る。
（作 用）
第２図は、従来のＭＯＳトランジスタの分類図である。
ここで横軸は基体層の不純物濃度、縦軸はゲート′Ｉ／
ｉ極材料の仕事関数、即ちフェルミレベルの値を示す。
ｉ極材料の仕事関数、即ちフェルミレベルの値を示す。
この図で分類Ａの属性を有するものが、従来のＮ＋ポリ
シリコンゲート電極を有するＭＯＳトランジスタで、前
述のようにＮチャネルのものは通常構造、Ｐチャネルの
ものは埋込構造となる。また、分類Ｂの属性を有するも
のが、従来のＰ＋ポリシリコンゲート電極を有するＭＯ
Ｓトランジスタで、前述のようにＮチ１？ネルのものは
埋込構造、Ｐチャネルのものは通常構造となる。分類Ｃ
の属性を有するものは、従来のタングステン、モリブデ
ン等の高融点金属、またはこれらの硅化物といったフェ
ルミレベルがＮ＋ポリシリコンとＰ ポリシリコンとの
中間に位置する材料をグーｌ−電極として用いたＭＯＳ
トランジスタで、電流駆動能力を向上させるために、基
体層不純物濃度をできるだけ低くする方向で従来開発が
行われており、このためＮチャネル、Ｐチャネルともに
通常構造を有することは前述のとおりである。
シリコンゲート電極を有するＭＯＳトランジスタで、前
述のようにＮチャネルのものは通常構造、Ｐチャネルの
ものは埋込構造となる。また、分類Ｂの属性を有するも
のが、従来のＰ＋ポリシリコンゲート電極を有するＭＯ
Ｓトランジスタで、前述のようにＮチ１？ネルのものは
埋込構造、Ｐチャネルのものは通常構造となる。分類Ｃ
の属性を有するものは、従来のタングステン、モリブデ
ン等の高融点金属、またはこれらの硅化物といったフェ
ルミレベルがＮ＋ポリシリコンとＰ ポリシリコンとの
中間に位置する材料をグーｌ−電極として用いたＭＯＳ
トランジスタで、電流駆動能力を向上させるために、基
体層不純物濃度をできるだけ低くする方向で従来開発が
行われており、このためＮチャネル、Ｐチャネルともに
通常構造を有することは前述のとおりである。
本願発明は、従来利用価値がないと一般に思われていた
分類りの属性を有するものが、前述の諸問題を解決する
ためにきわめて有効であることを認識したことに基づく
ものである。即ち、従来の分類Ｃ＆：属していたトラン
ジスタと同様のゲート電極を用いるが、逆に基体層不純
物濃度を高めたものが本発明に係る半導体装置である。
分類りの属性を有するものが、前述の諸問題を解決する
ためにきわめて有効であることを認識したことに基づく
ものである。即ち、従来の分類Ｃ＆：属していたトラン
ジスタと同様のゲート電極を用いるが、逆に基体層不純
物濃度を高めたものが本発明に係る半導体装置である。
不純物濃度が高まるため、構造は埋込構造を採ることに
なる。従って通常構造のものに比べて、移動度が向上し
、信頼性も向上する。また、ゲート電極のフェルミレベ
ルがＮ ポリシリコンとＰ＋どの中間レベルであるため
、チャネル層を浅くとることができ、短チヤネル効果も
抑制しうる。
なる。従って通常構造のものに比べて、移動度が向上し
、信頼性も向上する。また、ゲート電極のフェルミレベ
ルがＮ ポリシリコンとＰ＋どの中間レベルであるため
、チャネル層を浅くとることができ、短チヤネル効果も
抑制しうる。
（実施例）
以下本発明を図示する実施例に基づいて説明する。第１
図は本発明の一実施例に係るＭＯ８Ｉ−ランジスタの構
造図である。第４゛図に示す従来装置とほぼ同様の構造
を有するため、同一構成要素については同一符号を付し
説明を省略する。従来装置との相違はゲート電極８が、
タングステン、モリブデン等の高融点金属、またはこれ
らの硅化物といったフェルミレベルがＮ ポリシリコン
とＰ＋ポリシリコンとの中間に位置する材料から成り、
しかも埋込構造を有する点である。このように埋込構造
を採ることにより、通常構造のものに比べて移動度が改
善される。しかもゲート電極のフェルミレベルが中間値
であるため、チャネル層７を比較的浅く形成しても所定
のしきい値を実現することができ、移動度を更に向上さ
せることができる。従って素子の高速性、電流駆動能力
の向上を図ることができる。また、チャネル１１７を浅
くとれるため、埋込構造を有するにもかかわらず、短チ
ヤネル効果を抑υ１させることができる。
図は本発明の一実施例に係るＭＯ８Ｉ−ランジスタの構
造図である。第４゛図に示す従来装置とほぼ同様の構造
を有するため、同一構成要素については同一符号を付し
説明を省略する。従来装置との相違はゲート電極８が、
タングステン、モリブデン等の高融点金属、またはこれ
らの硅化物といったフェルミレベルがＮ ポリシリコン
とＰ＋ポリシリコンとの中間に位置する材料から成り、
しかも埋込構造を有する点である。このように埋込構造
を採ることにより、通常構造のものに比べて移動度が改
善される。しかもゲート電極のフェルミレベルが中間値
であるため、チャネル層７を比較的浅く形成しても所定
のしきい値を実現することができ、移動度を更に向上さ
せることができる。従って素子の高速性、電流駆動能力
の向上を図ることができる。また、チャネル１１７を浅
くとれるため、埋込構造を有するにもかかわらず、短チ
ヤネル効果を抑υ１させることができる。
グーｌ−電極としてはＭ Ｏ、Ｗ 、 Ｍ ｏ Ｓ ｉ
２ 。
２ 。
ＷＳｉ２等の他、不純物をドープしていないポリシリコ
ンを用いてもよいす本発明をＭ Ｏ，Ｓ ｆ ２をゲー
ト電極とするＣＭＯＳトランジスタに適用する場合、し
きい値電圧を±０．８Ｖ＆：設定するのであれば、基体
層のピーク不純物濃度を１×１０１７ｃ■−３以上にす
ることにより、Ｎチャネルトランジスタ、Ｐチャネルト
ランジスタとも埋込構造とすることができる。埋込構造
のＭＯＳトランジスタでは、しきい値のゲート絶ＱＷＡ
Ｗ依存性は小さいため、ゲート絶縁膜厚についての制限
は特にない。
ンを用いてもよいす本発明をＭ Ｏ，Ｓ ｆ ２をゲー
ト電極とするＣＭＯＳトランジスタに適用する場合、し
きい値電圧を±０．８Ｖ＆：設定するのであれば、基体
層のピーク不純物濃度を１×１０１７ｃ■−３以上にす
ることにより、Ｎチャネルトランジスタ、Ｐチャネルト
ランジスタとも埋込構造とすることができる。埋込構造
のＭＯＳトランジスタでは、しきい値のゲート絶ＱＷＡ
Ｗ依存性は小さいため、ゲート絶縁膜厚についての制限
は特にない。
第５図の実線は、従来のＰ ポリシリコンをゲート電極
として用いた装置、破線は本発明に係るＭ ＯＳ ！
２をゲート電極として用いた装置の基体層の不純物濃度
分布を示すグラフである。このグラフのようにＰＮ接合
点Ｑは、本発明に係る装置の方が浅くなっており、チャ
ネル１１７を浅くできることがわかる。以下の各測定デ
ータは、この装置について測定を行ったものである。
として用いた装置、破線は本発明に係るＭ ＯＳ ！
２をゲート電極として用いた装置の基体層の不純物濃度
分布を示すグラフである。このグラフのようにＰＮ接合
点Ｑは、本発明に係る装置の方が浅くなっており、チャ
ネル１１７を浅くできることがわかる。以下の各測定デ
ータは、この装置について測定を行ったものである。
第６図および第７図はそれぞれＮチャネルおよびＰチャ
ネルのＭＯＳトランジスタについての実効チャネル長と
ドレイン電流との関係を示ずグラフである。ここでカー
ブＭは本発明に係るＭｏＳｉ２をゲートｆｆ電極とした
素子の特性、カーブＰおよびＮは従来のＰ＋ポリシリコ
ンまたは。゛ Ｎ ポリシリコンをゲート電極とした素子の特性を示す
。第６図および第７図から明らかなように、本発明に係
る装置は電流駆動能力が大きく向上している。
ネルのＭＯＳトランジスタについての実効チャネル長と
ドレイン電流との関係を示ずグラフである。ここでカー
ブＭは本発明に係るＭｏＳｉ２をゲートｆｆ電極とした
素子の特性、カーブＰおよびＮは従来のＰ＋ポリシリコ
ンまたは。゛ Ｎ ポリシリコンをゲート電極とした素子の特性を示す
。第６図および第７図から明らかなように、本発明に係
る装置は電流駆動能力が大きく向上している。
第８図は基板電流に対するドレイン電流変動を示すグラ
フである。このグラフから本発明に係る装置は、従来の
Ｐ＋ポリシリコンをゲート電極として用いる装置に比べ
れば変動分が多く信頼性は低いが、従来のＮ＋ポリシリ
コンをゲート電極として用いる装置に比べれば信頼性が
高いといえる。
フである。このグラフから本発明に係る装置は、従来の
Ｐ＋ポリシリコンをゲート電極として用いる装置に比べ
れば変動分が多く信頼性は低いが、従来のＮ＋ポリシリ
コンをゲート電極として用いる装置に比べれば信頼性が
高いといえる。
第９図は実効チャネル長としきい値電圧との関係を示す
グラフである。本発明に係る装置は従来装置よりも実効
チャネル長がより短くても所定のしきい値電圧を確保で
き、短チヤネル効果を抑制しうることがわかる。
グラフである。本発明に係る装置は従来装置よりも実効
チャネル長がより短くても所定のしきい値電圧を確保で
き、短チヤネル効果を抑制しうることがわかる。
以上のとおり本発明よれば、ＭＯＳトランジスタから成
る半導体装置において、ゲート電極を高融点金属等のフ
ェルミレベルが中闇値を示す材料で構成し、かつ埋込構
造のチャネルとするようにしたため、微細化を行っても
移動度を低下させずに素子の高速性、電流駆動能力を確
保でき、しかも短チヤネル効果によってしきい値が低下
するのを抑制することができる。
る半導体装置において、ゲート電極を高融点金属等のフ
ェルミレベルが中闇値を示す材料で構成し、かつ埋込構
造のチャネルとするようにしたため、微細化を行っても
移動度を低下させずに素子の高速性、電流駆動能力を確
保でき、しかも短チヤネル効果によってしきい値が低下
するのを抑制することができる。
第１図は本発明に係るＭＯＳトランジスタの一実施例の
構造図、第２図は本発明に係るＭＯＳトランジスタの分
類を示す図、第３図は従来の通常構造のＭＯＳトランジ
スタの構造図、第４１は従来の埋込構造のＭＯＳトラン
ジスタの構造図、第５図乃至第９図は本発明に係るＭＯ
Ｓトランジスタと従来のＭＯＳトランジスタとの特性を
比較するグラフである。 １・・・半導体基体、２・・・フィールド絶縁膜、３・
・・ソース領域、４・・・ドレイン領域、５・・・ゲー
ト絶縁膜、６・・・ゲート電極、７・・・チャネル層、
８・・・ゲート電極。 出願人代理人 佐 藤 −雄 Ｕ：！ｉ百の′Ｆ＋ａ 、＃内容ｊ：変更なし）第１図 第２図 深さく／ＪＪ ） 第５図 第６図 第７図 蟇用（Ｓ／ｐ、蛸 第８図 第９図 手続補正書団式） ％式％ １、事件の表示 昭和６１年特許願第 ６４４０６号 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社東芝 ４、代 理 人 （郵便番号１００） 昭和６１年５７１７日 （発送日 昭和６１イ１５月２７日） ６、補正の対象 図面の浄書（内容に変更なし） ！、’ ５°Ｌ６
．５’ ｌ−、”” ”。
構造図、第２図は本発明に係るＭＯＳトランジスタの分
類を示す図、第３図は従来の通常構造のＭＯＳトランジ
スタの構造図、第４１は従来の埋込構造のＭＯＳトラン
ジスタの構造図、第５図乃至第９図は本発明に係るＭＯ
Ｓトランジスタと従来のＭＯＳトランジスタとの特性を
比較するグラフである。 １・・・半導体基体、２・・・フィールド絶縁膜、３・
・・ソース領域、４・・・ドレイン領域、５・・・ゲー
ト絶縁膜、６・・・ゲート電極、７・・・チャネル層、
８・・・ゲート電極。 出願人代理人 佐 藤 −雄 Ｕ：！ｉ百の′Ｆ＋ａ 、＃内容ｊ：変更なし）第１図 第２図 深さく／ＪＪ ） 第５図 第６図 第７図 蟇用（Ｓ／ｐ、蛸 第８図 第９図 手続補正書団式） ％式％ １、事件の表示 昭和６１年特許願第 ６４４０６号 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社東芝 ４、代 理 人 （郵便番号１００） 昭和６１年５７１７日 （発送日 昭和６１イ１５月２７日） ６、補正の対象 図面の浄書（内容に変更なし） ！、’ ５°Ｌ６
．５’ ｌ−、”” ”。
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基体層と、前記基体層上に形成
された第２導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域間に配された前
記第１導電型のチャネル層と、前記チャネル層上に絶縁
層を介して設けられ、前記半導体の伝導帯と荷電子帯と
の間にフェルミレベルが位置するような材料からなるゲ
ート電極と、を備えることを特徴とする半導体装置。 ２、半導体がシリコンであることを特徴とする特許請求
の範囲第１項記載の半導体装置。３、基体層の不純物濃
度が１×１０＾１＾７ｃｍ＾−＾３以上であることを特
徴とする特許請求の範囲第１項または第２項記載の半導
体装置。 ４、導電型の異なる一対の基体層、ソース領域、ドレイ
ン領域、チャネル層、およびゲート電極を有し、前記一
対のゲート電極は同じ材料から構成されることを特徴す
る特許請求の範囲第１項乃至第３項のいずれかに記載の
半導体装置。 ５、ゲート電極がタングステン、モリブデン、またはこ
れらの硅化物であることを特徴とする特許請求の範囲第
１項乃至第４項のいずれかに記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61064406A JPS62219966A (ja) | 1986-03-22 | 1986-03-22 | 半導体装置 |
| US07/028,627 US4841346A (en) | 1986-03-22 | 1987-03-20 | Field-effect transistor devices |
| EP87104093A EP0239019B1 (en) | 1986-03-22 | 1987-03-20 | Field-effect transistor devices |
| DE3788525T DE3788525T2 (de) | 1986-03-22 | 1987-03-20 | Feldeffekttransistoranordnungen. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61064406A JPS62219966A (ja) | 1986-03-22 | 1986-03-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62219966A true JPS62219966A (ja) | 1987-09-28 |
Family
ID=13257395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61064406A Pending JPS62219966A (ja) | 1986-03-22 | 1986-03-22 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4841346A (ja) |
| EP (1) | EP0239019B1 (ja) |
| JP (1) | JPS62219966A (ja) |
| DE (1) | DE3788525T2 (ja) |
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- 1987-03-20 DE DE3788525T patent/DE3788525T2/de not_active Expired - Fee Related
- 1987-03-20 US US07/028,627 patent/US4841346A/en not_active Expired - Lifetime
- 1987-03-20 EP EP87104093A patent/EP0239019B1/en not_active Expired - Lifetime
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| EP0239019A3 (en) | 1989-11-08 |
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