JPS61267358A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61267358A JPS61267358A JP60108118A JP10811885A JPS61267358A JP S61267358 A JPS61267358 A JP S61267358A JP 60108118 A JP60108118 A JP 60108118A JP 10811885 A JP10811885 A JP 10811885A JP S61267358 A JPS61267358 A JP S61267358A
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- junction
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は超微細な相補型半導体装置に係り、特に、従来
よりも高集積つ高信頼な相補型半導体装置に関する。
よりも高集積つ高信頼な相補型半導体装置に関する。
従来より多くの５ｉＬＳＩに使われているＭＩＳ型素子
は、年とともに急速な微細化を進めている。この微細化
に伴うゲート絶縁膜薄膜化が、絶縁膜破壊寿命の著しい
低下を引き起こしている。第３図は発明者らが測定した
ゲート酸化膜の破壊寿命の膜厚依存性を示している。寿
命は高電圧ストレスで得た寿命を用いて低電圧の寿命を
外挿予測して得たものであり、電源電圧５ｖでの値であ
る。図より明らかな様に、寿命は薄膜化とともに指数関
数的に低下している。寿命を維持しつつ薄膜化を進める
ことがいかに困難かがわかる。
は、年とともに急速な微細化を進めている。この微細化
に伴うゲート絶縁膜薄膜化が、絶縁膜破壊寿命の著しい
低下を引き起こしている。第３図は発明者らが測定した
ゲート酸化膜の破壊寿命の膜厚依存性を示している。寿
命は高電圧ストレスで得た寿命を用いて低電圧の寿命を
外挿予測して得たものであり、電源電圧５ｖでの値であ
る。図より明らかな様に、寿命は薄膜化とともに指数関
数的に低下している。寿命を維持しつつ薄膜化を進める
ことがいかに困難かがわかる。
これを解決するには、絶縁膜を使わない接合型電界効果
素子（例えば、Ｊ−ＦＥＴ、ＭＥＳ−ＦＥＴ）を使用す
る方法が考えられる（フイジツクスオブセミコンダクタ
ーデバイシーズエス・エム・シーズ第３１２頁〜第３６
１頁、 （Ｐｈｙｓｉｃｓｏｆ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ Ｄｅｖｉｃｅｓ、 Ｓ 、 Ｍ、 Ｓｚｅ Ｐ
Ｐ 。
素子（例えば、Ｊ−ＦＥＴ、ＭＥＳ−ＦＥＴ）を使用す
る方法が考えられる（フイジツクスオブセミコンダクタ
ーデバイシーズエス・エム・シーズ第３１２頁〜第３６
１頁、 （Ｐｈｙｓｉｃｓｏｆ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ Ｄｅｖｉｃｅｓ、 Ｓ 、 Ｍ、 Ｓｚｅ Ｐ
Ｐ 。
３１２〜３６１））。
本発明は、従来より低消費電力かつ高速な素子として使
われて来た相補型ＭＯ８素子（Ｃ−ＭＯＳ；第２図、特
昭開５８−５５０６１参照）を超微細化する上で問題と
なる上記絶縁膜寿命の低下を、上記接合型電界効果素子
の導入によって解消するものである。
われて来た相補型ＭＯ８素子（Ｃ−ＭＯＳ；第２図、特
昭開５８−５５０６１参照）を超微細化する上で問題と
なる上記絶縁膜寿命の低下を、上記接合型電界効果素子
の導入によって解消するものである。
本発明の目的は、超微細でかつ高信頼な相補型半導体装
置を提供することにある。
置を提供することにある。
本発明の他の目的は、従来の相補型ＭＯ８素子を超微細
化する上で問題となる絶縁膜寿命の低下を解消すること
にある。
化する上で問題となる絶縁膜寿命の低下を解消すること
にある。
ＭＯ８型素子の微細化で問題となっているゲート絶縁膜
の破壊寿命低下は、ゲート絶縁膜を使わない素子、すな
わち接合型電界効果素子導入で解決可能である。
の破壊寿命低下は、ゲート絶縁膜を使わない素子、すな
わち接合型電界効果素子導入で解決可能である。
本発明は、接合型電界効果素子を相補型半導体装置に導
入したものである。
入したものである。
以下、本発明の実施例を図を用いて説明する。
実施例１
第１の実施例を第１図に示す。図はｎ型Ｓｉ基板２１上
にｐ型ウェル２２を有し、同ウェル中にｎ型チャネル領
域２３．ソース・ドレーン高濃度ｎ型不純物領域２４．
ｐ型不純物で形成されたゲート２５等で構成された接合
型電界効果トランジスタ（以下ＪＦＥＴ）を有し、かつ
ｎ型Ｓｉ基板の他の表面部分に、Ｐ型チャネル領域２６
．ソース・ドレーン高濃度ｐ型不純物領域２７．ｎ型不
純物で形成されたゲート２８等で構成されたＪＦＥＴを
有する相補型のＪＦＥＴである。チャネル２３及び２６
の不純物濃度は１０１５〜１０１ｇ■−３．高濃度不純
物層２４及び２７の不純物濃度は１０１８ａｍ−”以上
である。
にｐ型ウェル２２を有し、同ウェル中にｎ型チャネル領
域２３．ソース・ドレーン高濃度ｎ型不純物領域２４．
ｐ型不純物で形成されたゲート２５等で構成された接合
型電界効果トランジスタ（以下ＪＦＥＴ）を有し、かつ
ｎ型Ｓｉ基板の他の表面部分に、Ｐ型チャネル領域２６
．ソース・ドレーン高濃度ｐ型不純物領域２７．ｎ型不
純物で形成されたゲート２８等で構成されたＪＦＥＴを
有する相補型のＪＦＥＴである。チャネル２３及び２６
の不純物濃度は１０１５〜１０１ｇ■−３．高濃度不純
物層２４及び２７の不純物濃度は１０１８ａｍ−”以上
である。
チャネルの厚さ２９は、ｐ型ウェル２２．ソース・ドレ
ーン２４．ゲート２５に同電位を印加したとき、チャネ
ル内に空乏層が広がり、ソース・ドレーン間にわずかな
電位差を生じさせても電流が流れないようにする必要が
ある（ノーマル・オフ）。
ーン２４．ゲート２５に同電位を印加したとき、チャネ
ル内に空乏層が広がり、ソース・ドレーン間にわずかな
電位差を生じさせても電流が流れないようにする必要が
ある（ノーマル・オフ）。
チャネルの厚さ３０も、ｎ型基板２１．ソース・ドレー
ン２７．ゲート２８に同電位を印加したとき、チャネル
内に空乏層が広がり、ソース・ドレーン間にわずかな電
位差を生じさせても電流が流れないようにする必要があ
る（ノーマル・オフ）。
ン２７．ゲート２８に同電位を印加したとき、チャネル
内に空乏層が広がり、ソース・ドレーン間にわずかな電
位差を生じさせても電流が流れないようにする必要があ
る（ノーマル・オフ）。
実施例２
第２図の実施例を第４図に示す。第４図はガラスや酸化
膜等の絶縁性基板３１の表面に半導体基体を設け、該基
体中にｎ型チャネル領域３２．ソース・ドレーン高濃度
ｎ型不純物領域３３．ｐ型不純物で形成されたゲート３
４等で構成されたＪＦＥＴを有し、他の基板表面にｐ型
チャネル領域３５、ソース・ドレーン高能度ｐ型不純物
領域３６及びｎ型不純物で形成されたゲート３７等で構
成されたＪＦＥＴを有する相補型のＪＦＥＴである。濃
度及びチャネル厚さ等は第３図の相補型ＪＦＥＴに準す
る。
膜等の絶縁性基板３１の表面に半導体基体を設け、該基
体中にｎ型チャネル領域３２．ソース・ドレーン高濃度
ｎ型不純物領域３３．ｐ型不純物で形成されたゲート３
４等で構成されたＪＦＥＴを有し、他の基板表面にｐ型
チャネル領域３５、ソース・ドレーン高能度ｐ型不純物
領域３６及びｎ型不純物で形成されたゲート３７等で構
成されたＪＦＥＴを有する相補型のＪＦＥＴである。濃
度及びチャネル厚さ等は第３図の相補型ＪＦＥＴに準す
る。
実施例３
第３の実施例を第５図に示す。図はｎ型半導体基板４１
の表面領域にｐ型ウェル４２を有し、同ウェルの表面に
ｎ型チャネル領域４３．ソースドレーン高濃度ｎ型不純
物領域４４及びゲート電極用金属４５で構成された金属
−半導体接合型電界効果トランジスタ（ＭＥＳＦＥＴ）
を有し、ウェルのないｎ型基板表面にｐ型チャネル領域
４６．ソース・ドレーン高濃度ｐ型不純物領域４７及び
ゲート電極用金属４８で構成されたＭＥＳＦＥＴを有す
る相補型ＭＥＳＦＥＴを示している。濃度及びチャネル
厚さ４９．５０等に関しては第３図の相補型ＪＦＥＴに
準する注意が必要である。
の表面領域にｐ型ウェル４２を有し、同ウェルの表面に
ｎ型チャネル領域４３．ソースドレーン高濃度ｎ型不純
物領域４４及びゲート電極用金属４５で構成された金属
−半導体接合型電界効果トランジスタ（ＭＥＳＦＥＴ）
を有し、ウェルのないｎ型基板表面にｐ型チャネル領域
４６．ソース・ドレーン高濃度ｐ型不純物領域４７及び
ゲート電極用金属４８で構成されたＭＥＳＦＥＴを有す
る相補型ＭＥＳＦＥＴを示している。濃度及びチャネル
厚さ４９．５０等に関しては第３図の相補型ＪＦＥＴに
準する注意が必要である。
実施例４
第４の実施例を第６図に示す。図は絶縁性基板５１の表
面領域に、ｎ型チャネル領域５２．ソース・ドレーン高
濃度ｎ型不純物領域５３及びタングステン等のグー１−
電極用金属５４で構成されたＭＥＳＦＥＴを有し、他の
表面領域に、ｐ型チャネル領域５５．ソースドレーン高
濃度ｐ型不純物領域５６及びゲート電極用金属５７で構
成されたＭＥＳＦＥＴを有する相補型ＭＥＳＦＥＴを示
している。濃度及びチャネル厚さに関しては第３図の相
補型ＪＦＥＴに準する注意が必要である。
面領域に、ｎ型チャネル領域５２．ソース・ドレーン高
濃度ｎ型不純物領域５３及びタングステン等のグー１−
電極用金属５４で構成されたＭＥＳＦＥＴを有し、他の
表面領域に、ｐ型チャネル領域５５．ソースドレーン高
濃度ｐ型不純物領域５６及びゲート電極用金属５７で構
成されたＭＥＳＦＥＴを有する相補型ＭＥＳＦＥＴを示
している。濃度及びチャネル厚さに関しては第３図の相
補型ＪＦＥＴに準する注意が必要である。
なお、第５図のゲート電極４５と４８は異なる仕事関数
の材料を使うことも可能である。具体的には、ＡＱ、Ｗ
、Ｐｔ、ＡｕやｔＷ Ｓ ｉ ２ 、 Ｔｉ５ｉ２の合
金でもよい。同様に第６図のゲート電極５４と５７も異
なる仕事関数の材料を使うことも可能である。
の材料を使うことも可能である。具体的には、ＡＱ、Ｗ
、Ｐｔ、ＡｕやｔＷ Ｓ ｉ ２ 、 Ｔｉ５ｉ２の合
金でもよい。同様に第６図のゲート電極５４と５７も異
なる仕事関数の材料を使うことも可能である。
実施例５
この他、第７図に示すような、ｐ型半導体基板６１にｎ
型ウェル６２を有し、ｐ型基板表面とｎ型ウェル表面に
、それぞれ、ｎ型チャネル６３を持つＪＦＥＴとｎ型チ
ャネル６６を持つＪＦＥＴを有する相補型ＪＦＥＴ 、
あるいは、第８図に示すような、ｐ型半導体基板７１に
ｎ型ウェル７２を有し、ｐ型基板表面とｎ型ウェル表面
のぞれぞれに、ｎ型チャネル７３を持つＭＥＳＦＥＴと
ｐ型チャネルを持っＭＥＳＦＥＴを有する相補型ＭＥＳ
ＦＥＴも考えられる。
型ウェル６２を有し、ｐ型基板表面とｎ型ウェル表面に
、それぞれ、ｎ型チャネル６３を持つＪＦＥＴとｎ型チ
ャネル６６を持つＪＦＥＴを有する相補型ＪＦＥＴ 、
あるいは、第８図に示すような、ｐ型半導体基板７１に
ｎ型ウェル７２を有し、ｐ型基板表面とｎ型ウェル表面
のぞれぞれに、ｎ型チャネル７３を持つＭＥＳＦＥＴと
ｐ型チャネルを持っＭＥＳＦＥＴを有する相補型ＭＥＳ
ＦＥＴも考えられる。
実施例６
上述のウェル領域は第９，１０図に示すようにＰｐｎ両
領域に対しても設けることができる。こうした場合、基
板２１．４１は、低濃度にでき、又、素子特性に応じて
ウェル２２，６２，４２゜７２の濃度、深さ等を容易に
変更できるという利点がある。もちろん、絶縁基板上に
設けた半導体中にｐｎ両ウェル領域を設けることも可能
である。
領域に対しても設けることができる。こうした場合、基
板２１．４１は、低濃度にでき、又、素子特性に応じて
ウェル２２，６２，４２゜７２の濃度、深さ等を容易に
変更できるという利点がある。もちろん、絶縁基板上に
設けた半導体中にｐｎ両ウェル領域を設けることも可能
である。
実施例７
第３図の相補型ＪＦＥＴを回路に応用した実施例を第１
１図に示す。図はノーマルオン型ｐ型ＪＦＥＴ８１とノ
ーマルオン型ｎ型ＪＦＩＥＴ８２を用いたインバータ回
路を示す。本回路においては、ＪＦＥＴ８１及び８２の
ゲートとソース又はドレーン間の順方向電圧以下の電圧
で動作することが必要である。
１図に示す。図はノーマルオン型ｐ型ＪＦＥＴ８１とノ
ーマルオン型ｎ型ＪＦＩＥＴ８２を用いたインバータ回
路を示す。本回路においては、ＪＦＥＴ８１及び８２の
ゲートとソース又はドレーン間の順方向電圧以下の電圧
で動作することが必要である。
すなわち、ＪＦＥＴ８１のゲートとソース又はドレーン
間の順方向電圧Ｖｂ、（１）とすると、ｖ、、（、ｔ）
＞ＶＱ○ （１）が必要である。さ
らに、ＪＦＥＴ８２のゲートとソース又はドレーン間の
順方向電圧をＶ。（２）とすると、 Ｖｂ、（２）＞Ｖｃ、、 （２
）が必要である。（１）式及び（２）式より次式が必要
である。
間の順方向電圧Ｖｂ、（１）とすると、ｖ、、（、ｔ）
＞ＶＱ○ （１）が必要である。さ
らに、ＪＦＥＴ８２のゲートとソース又はドレーン間の
順方向電圧をＶ。（２）とすると、 Ｖｂ、（２）＞Ｖｃ、、 （２
）が必要である。（１）式及び（２）式より次式が必要
である。
Ｖ、、（１）とＶｂｉ（２）の大きくない値＞Ｖｃａ
（３）以」二説明した実施例によれば、薄いゲー
ト酸化膜を使用していないことにより、ゲート酸化膜寿
命の低下を考える必要なく素子の微細化が可能となり、
かつ相補型ＪＦＥＴないし相補型ＭＩＥＳＦＥＴを適正
な電源電圧で動作させることにより、低消費電力かつ高
速の回路動作を実現させる効果がある。
（３）以」二説明した実施例によれば、薄いゲー
ト酸化膜を使用していないことにより、ゲート酸化膜寿
命の低下を考える必要なく素子の微細化が可能となり、
かつ相補型ＪＦＥＴないし相補型ＭＩＥＳＦＥＴを適正
な電源電圧で動作させることにより、低消費電力かつ高
速の回路動作を実現させる効果がある。
なお、第１１図のインバータ回路にはＪＦＥＴを用いた
が、代りにＭＥＳＦＥＴであってもインバータ回路動作
が可能であることはいうまでもなく、さらに（３）式の
条件が不可欠である。
が、代りにＭＥＳＦＥＴであってもインバータ回路動作
が可能であることはいうまでもなく、さらに（３）式の
条件が不可欠である。
本発明はＳｉ以外の半導体に対しても有効である。
本発明の構造と電圧条件を用いることにより、ゲート酸
化膜寿命の低下を考えることなく素子微細化が可能とな
り、さらに低消費電力かつ高速動作回路を実現する効果
がある。
化膜寿命の低下を考えることなく素子微細化が可能とな
り、さらに低消費電力かつ高速動作回路を実現する効果
がある。
第１図はＪＦＥＴの断面図、第２図は従来ＭＯ３Ｔｒの
断面図、第３図はゲート酸化膜厚と破壊寿命の関係を示
す図、第４．７．９図はＪＦＥＴの断面図、第５．６，
８．１０図はＭＥＳＦＥＴの断面図、第１１図はＪＦＥ
Ｔを用いたインバータ回路図である。
断面図、第３図はゲート酸化膜厚と破壊寿命の関係を示
す図、第４．７．９図はＪＦＥＴの断面図、第５．６，
８．１０図はＭＥＳＦＥＴの断面図、第１１図はＪＦＥ
Ｔを用いたインバータ回路図である。
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板の表面領域に第１導電型と
反対導電型の接合型ＦＥＴを有し、かつ半導体基板の表
面領域のうち該接合型ＦＥＴのない領域に第１導電型と
反対導電型の不純物領域をもち、該領域の表面領域に第
１導電型の接合ＦＥＴを有することを特徴とする相補型
接合型電界効果半導体装置。 ２、絶縁性基板上に接合型ＦＥＴ及びこれと反対導電型
の接合型ＦＥＴを有することを特徴とする特許請求の範
囲第１項記載の相補型接合型電効果半導体装置。 ３、上記接合型ＦＥＴは金属−半導体接合型ＦＥＴを用
いることを特徴とする特許請求の範囲第１項記載の相補
型接合型電界効果半導体装置。 ４、上記半導体基板は絶縁性基板でありかつ、上記接合
型ＦＥＴは金属−半導体接合型ＦＥＴを用いることを特
徴とする特許請求の範囲第１項記載の相補型接合型電界
効果半導体装置。 ５、上記接合型ＦＥＴのゲートとチャネル間のビルトイ
ンポテンシャル、Ｖ＿ｂ＿ｉ（１）の絶対値と、該ＦＥ
Ｔと反対導電型の接合型ＦＥＴのＶ＿ｂ＿ｉ（２）の絶
対値のうち、小さい値をＶ＿ｂ＿ｉとしたとき、基準電
圧に対してＶ＿ｂ＿ｉより小さいか等しい電圧又は−Ｖ
＿ｂ＿ｉより大きいか等しい電圧を動作電圧とすること
を特徴とする特許請求の範囲第１項記載の相補型接合型
電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108118A JPH0763050B2 (ja) | 1985-05-22 | 1985-05-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108118A JPH0763050B2 (ja) | 1985-05-22 | 1985-05-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61267358A true JPS61267358A (ja) | 1986-11-26 |
| JPH0763050B2 JPH0763050B2 (ja) | 1995-07-05 |
Family
ID=14476371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60108118A Expired - Lifetime JPH0763050B2 (ja) | 1985-05-22 | 1985-05-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763050B2 (ja) |
Cited By (6)
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| WO2002059972A1 (fr) * | 2001-01-23 | 2002-08-01 | Sony Corporation | Dispositif semi-conducteur et procédé de fabrication |
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| JPS6199379A (ja) * | 1984-10-19 | 1986-05-17 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型半導体装置 |
-
1985
- 1985-05-22 JP JP60108118A patent/JPH0763050B2/ja not_active Expired - Lifetime
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| US10879900B2 (en) | 2015-01-14 | 2020-12-29 | Hyperion Semiconductors Oy | Buried channel conductor insulator semiconductor field effect transistor |
| US11283450B2 (en) | 2015-01-14 | 2022-03-22 | Hyperion Semiconductors Oy | Semiconductor logic element and a logic circuitry |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0763050B2 (ja) | 1995-07-05 |
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