JPS6064475A - 電界効果半導体装置 - Google Patents
電界効果半導体装置Info
- Publication number
- JPS6064475A JPS6064475A JP58171172A JP17117283A JPS6064475A JP S6064475 A JPS6064475 A JP S6064475A JP 58171172 A JP58171172 A JP 58171172A JP 17117283 A JP17117283 A JP 17117283A JP S6064475 A JPS6064475 A JP S6064475A
- Authority
- JP
- Japan
- Prior art keywords
- region
- channel
- type
- field effect
- junction field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ｐチャネル型及びｎチャネル型の２種類の接
合形電界効果トランジスタ（ＪＦＥＴ）を組合わせて相
補（Ｃ： ｃｏｍｐ ｌｅｍｅｎｔａｒｙ）形とした電
界効果半導体装置に関する。
合形電界効果トランジスタ（ＪＦＥＴ）を組合わせて相
補（Ｃ： ｃｏｍｐ ｌｅｍｅｎｔａｒｙ）形とした電
界効果半導体装置に関する。
従来技術と問題点
従来、相補形電界効果半導体装置としては、０ＭＯ３（
ｃｏｍｐｌｅｒｎｅｎＬａｒｙ ｍｅｔａＩ ｏｘｉｄ
ｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が良く知られている
。そし′ζ、この０ＭＯ３に於いＣも商集積化する為の
多くの努力が払われ°ζいることは他の半導体装置の場
合と同様である。
ｃｏｍｐｌｅｒｎｅｎＬａｒｙ ｍｅｔａＩ ｏｘｉｄ
ｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が良く知られている
。そし′ζ、この０ＭＯ３に於いＣも商集積化する為の
多くの努力が払われ°ζいることは他の半導体装置の場
合と同様である。
ところで、０ＭＯ３の微細化を進めるには、例えばゲー
ト酸化膜を薄くすることが絶対的に必要となる。然し乍
ら、そのように薄いゲート酸化膜で安定なものを作成す
ることば甚だ困難である。
ト酸化膜を薄くすることが絶対的に必要となる。然し乍
ら、そのように薄いゲート酸化膜で安定なものを作成す
ることば甚だ困難である。
また、面積を縮小することになるから、本来の素子表面
を流れる電流に比較して素子の内側を流れる制御不能な
電流成分が増加し、装置自体が正常に機能しない虞が増
大する。
を流れる電流に比較して素子の内側を流れる制御不能な
電流成分が増加し、装置自体が正常に機能しない虞が増
大する。
発明の目的
本発明は、曲集積化がｉ＋Ｊ能であると共に１１Ｊ速１
１゛つ低消費電力であって、しかも、０ＭＯ３と同様の
機能を有する相補形接合形電界効果半導体装置（ＣＪＦ
ＥＴ）を得ようとするものである。
１゛つ低消費電力であって、しかも、０ＭＯ３と同様の
機能を有する相補形接合形電界効果半導体装置（ＣＪＦ
ＥＴ）を得ようとするものである。
発明の構成
本発明の電界効果半導体装置に於いては、ｐチャネル接
合型電界効果トランジスタとｎチャネル電界効果トラン
ジスタとを直列接続し、各々のトランジスタのゲートを
共通接続して構成され、且つ、各々のトランジスタが定
常時非導通に設定されてなることを特徴とし、具体構造
に於いては、半導体基板に形成された一導電型ウエル、
該ウェル内に形成されたチャネル領域形成用反対導電型
領域、該チャネル領域形成用反対導電型領域内に形成さ
れた一導電型ゲート領域及び反対導電型ソース領域及び
半導体導電型ドレイン領域、前記ウェルに近接して形成
され該ウェル内に形成された前記チャネル領域形成用反
対導電型領域と対をなすチャネル領域形成用−導電型領
域、該チャネル領域形成用領域型成用−導電形成さた反
対導電型ゲート領域及び−導電型ソース領域及び−導電
型ドレイン領域、前記−導電型ゲート領域と前記反ス・
ｊ導電型ゲート領域とを共通接続するゲート電極を備え
てなり、且つ、前記各チャネル領域は通常時に於いてビ
ルト・イン電圧に依る空乏層で略満たされる厚さに制御
されてなる構成を採っているので、ｐチャネル型及びｎ
チャネル型のＪＦＥＴは共にノーマリ・オフの状態にあ
り、従っ°ζ、共通ゲート電極に印加する信号電圧でエ
ンハンスメント動作するように設定することが可能であ
って、０ＭＯ３と同様な動作をさせることができる。
合型電界効果トランジスタとｎチャネル電界効果トラン
ジスタとを直列接続し、各々のトランジスタのゲートを
共通接続して構成され、且つ、各々のトランジスタが定
常時非導通に設定されてなることを特徴とし、具体構造
に於いては、半導体基板に形成された一導電型ウエル、
該ウェル内に形成されたチャネル領域形成用反対導電型
領域、該チャネル領域形成用反対導電型領域内に形成さ
れた一導電型ゲート領域及び反対導電型ソース領域及び
半導体導電型ドレイン領域、前記ウェルに近接して形成
され該ウェル内に形成された前記チャネル領域形成用反
対導電型領域と対をなすチャネル領域形成用−導電型領
域、該チャネル領域形成用領域型成用−導電形成さた反
対導電型ゲート領域及び−導電型ソース領域及び−導電
型ドレイン領域、前記−導電型ゲート領域と前記反ス・
ｊ導電型ゲート領域とを共通接続するゲート電極を備え
てなり、且つ、前記各チャネル領域は通常時に於いてビ
ルト・イン電圧に依る空乏層で略満たされる厚さに制御
されてなる構成を採っているので、ｐチャネル型及びｎ
チャネル型のＪＦＥＴは共にノーマリ・オフの状態にあ
り、従っ°ζ、共通ゲート電極に印加する信号電圧でエ
ンハンスメント動作するように設定することが可能であ
って、０ＭＯ３と同様な動作をさせることができる。
発明の実施例
第１図は本発明に依るＣＪＦＥＴのインバータ回路を表
わす回路図である。
わす回路図である。
し１に於いて、Ｑｌばｎチャネル型接合形電界効果トラ
ンジスタ、Ｑ２はｐチャネル型接合形電界効果トランジ
スタ、ＶＤＤば正側７１１源レヘル、ｖｓｓは接地側電
源レベル、Ｖｉｎは人力信号、Ｖｏｕｔは出力信号をそ
れぞれ示し−ζいる。
ンジスタ、Ｑ２はｐチャネル型接合形電界効果トランジ
スタ、ＶＤＤば正側７１１源レヘル、ｖｓｓは接地側電
源レベル、Ｖｉｎは人力信号、Ｖｏｕｔは出力信号をそ
れぞれ示し−ζいる。
第２図は第１図のインバータ回路を液体的な装置とした
場合の要部切断側面図である。
場合の要部切断側面図である。
図に於いて、■はｐ型シリコン半導体基板、２はｎ型ウ
ェル（−導電型ウェル）、３はチャネル領域形成相ｐ型
領域（チャネル領域形成用反対導電型領域）、４はチャ
ネル領域形成用ｎ型領域（チャネル領域形成用−導電型
領域）５は二酸化シリコン（ＳｉＯｚ）からなる絶縁膜
、６は燐珪酸ガラス（ＰＳＧ）からなる絶縁膜、７はｎ
＋＋ゲート領域（−導電型デー１−領域）、８はｐ＋＋
ソース領域（反対導電型ソース領域）、９はｐ＋型トド
レイン領域反対導電型ドレイン領域）、１０はｐ＋＋ゲ
ート領域（反対導電型ゲート領域）、■１はｎ１型ソー
ス領域（−導電型ソース領域）、１２はｎ＋＋ドレイン
領域（−導電型ドレイン領域）、１３は共通ゲート電極
、１４ば共通ソース・ドレイン電極、１５ばｐチャネル
型ＪＦＥＴのドレイン電極、１６はｎチャネル型ＪＦＥ
Ｔのソース電極、ｄｐはｐチャネル領域の厚さ、ｄｎは
ｎチャネル領域の厚さをそれぞれ示している。
ェル（−導電型ウェル）、３はチャネル領域形成相ｐ型
領域（チャネル領域形成用反対導電型領域）、４はチャ
ネル領域形成用ｎ型領域（チャネル領域形成用−導電型
領域）５は二酸化シリコン（ＳｉＯｚ）からなる絶縁膜
、６は燐珪酸ガラス（ＰＳＧ）からなる絶縁膜、７はｎ
＋＋ゲート領域（−導電型デー１−領域）、８はｐ＋＋
ソース領域（反対導電型ソース領域）、９はｐ＋型トド
レイン領域反対導電型ドレイン領域）、１０はｐ＋＋ゲ
ート領域（反対導電型ゲート領域）、■１はｎ１型ソー
ス領域（−導電型ソース領域）、１２はｎ＋＋ドレイン
領域（−導電型ドレイン領域）、１３は共通ゲート電極
、１４ば共通ソース・ドレイン電極、１５ばｐチャネル
型ＪＦＥＴのドレイン電極、１６はｎチャネル型ＪＦＥ
Ｔのソース電極、ｄｐはｐチャネル領域の厚さ、ｄｎは
ｎチャネル領域の厚さをそれぞれ示している。
ここで、ｎチャネル型ＪＦＥＴに於ける闇値電圧をＶｔ
ｄ−ｐチャネル型ＪＦＥＴに於ける閾値電圧をＶｔｌと
すると、 ＶＬｄχＶ。
ｄ−ｐチャネル型ＪＦＥＴに於ける閾値電圧をＶｔｌと
すると、 ＶＬｄχＶ。
Ｖロー−Ｖ。
Ｖｎｏ Ｖｓｓ＝Ｖ。
となるようにｎチャネル型ＪＦＥＴ及びｐチャネル型Ｊ
Ｉ” Ｌ： Ｔに於げるチャネル領域の厚さｄｎ及び
ｄｐを定める。
Ｉ” Ｌ： Ｔに於げるチャネル領域の厚さｄｎ及び
ｄｐを定める。
このようにすると、ｎチャネル型Ｊ Ｆ Ｅ ’ｌ”及
びｐチャネル型ＪＦＥＴの各チャネル領域は、スタティ
ックな状態ではビルト・イン電界に依る空乏層で満たさ
れるので、両Ｊ Ｆ Ｅ Ｔはノーマリ・オフとなり、
エンハンスメント動作をさせることができ、０ＭＯ３と
同様の低定雷電流回路として働（ものである。但し、Ｖ
Ｄはゲート拡散電位であり・ ｑ：電子電荷 εＳ ：半導体基板の誘電率 Ｎｄ：ｎチャネル領域のチャネル濃度 Ｎａ：ｐチャネル領域のチャネル濃度 で表わされる。
びｐチャネル型ＪＦＥＴの各チャネル領域は、スタティ
ックな状態ではビルト・イン電界に依る空乏層で満たさ
れるので、両Ｊ Ｆ Ｅ Ｔはノーマリ・オフとなり、
エンハンスメント動作をさせることができ、０ＭＯ３と
同様の低定雷電流回路として働（ものである。但し、Ｖ
Ｄはゲート拡散電位であり・ ｑ：電子電荷 εＳ ：半導体基板の誘電率 Ｎｄ：ｎチャネル領域のチャネル濃度 Ｎａ：ｐチャネル領域のチャネル濃度 で表わされる。
第２し１はシリコンを用いた装置を例＞＋＜シたもので
あるが、半導体基Ｊｌｙｉ １とし°Ｃは、ｐ型及びｒ
１型の両方の導電性めものを実現できるものであれ４Ｊ
どのようなものでも良いが、使用上から見ると、ｐチャ
ネル及びｎチャネルの導電率が略同じものの方が好まし
い。
あるが、半導体基Ｊｌｙｉ １とし°Ｃは、ｐ型及びｒ
１型の両方の導電性めものを実現できるものであれ４Ｊ
どのようなものでも良いが、使用上から見ると、ｐチャ
ネル及びｎチャネルの導電率が略同じものの方が好まし
い。
シリコン半導体基板を用いる場合、前記導電率の点では
好都合であり、半絶縁性基板は安定性の良いものが得ら
れ難いから、通常であれば、一般的なｐ型シリコン半導
体基板を用いることになろう。
好都合であり、半絶縁性基板は安定性の良いものが得ら
れ難いから、通常であれば、一般的なｐ型シリコン半導
体基板を用いることになろう。
その際、ｎチャネル型ＪＦＥＴのチャネル濃度Ｎｄと基
板濃度との濃度差が大きくない場合は、ピンチ・オフ特
性が悪くなり、基板リーク電流が無視できない状態にな
る。そのような場合は、ｎチャネル領域の底面にｐ＋型
領領域形成してチャネル・ストッパとして使用すれば良
い。
板濃度との濃度差が大きくない場合は、ピンチ・オフ特
性が悪くなり、基板リーク電流が無視できない状態にな
る。そのような場合は、ｎチャネル領域の底面にｐ＋型
領領域形成してチャネル・ストッパとして使用すれば良
い。
ところで、前記のように条件を設定して構成されたＣＪ
ＦＥＴはＣＭＯ３と全く同様にして使用−４−ることが
でき、例えば論理回路或いは記憶回路を構成することが
できる。
ＦＥＴはＣＭＯ３と全く同様にして使用−４−ることが
でき、例えば論理回路或いは記憶回路を構成することが
できる。
第３図は本発明のＣＪ Ｆ Ｅ Ｔを用いて２人力ＮＯ
ＲをＣＭＯ３と同じ構成法で実現した場合の回路図であ
り、第１図及び第２図に関して説明した部分と同部分は
同記号で指示しである。
ＲをＣＭＯ３と同じ構成法で実現した場合の回路図であ
り、第１図及び第２図に関して説明した部分と同部分は
同記号で指示しである。
図に於いて、Ｑｌｌはｎチャネル型接合型電界効果トラ
ンジスタ、Ｑｌ２はｎチャネル型接合型電界効果トラン
ジスタ、Ｑｌ３ばｎチャネル型接合型電界効果トランジ
スタ、Ｑｌ４はｎチャネル型接合型電界効果トランジス
タ、Ｖｉｎｌ及びＶｉｎ２は入力信号をそれぞれ示して
いる。
ンジスタ、Ｑｌ２はｎチャネル型接合型電界効果トラン
ジスタ、Ｑｌ３ばｎチャネル型接合型電界効果トランジ
スタ、Ｑｌ４はｎチャネル型接合型電界効果トランジス
タ、Ｖｉｎｌ及びＶｉｎ２は入力信号をそれぞれ示して
いる。
この回路では、トランジスタＱｌｌとＱｌ、２で一つの
ＣＪＦＥＴ、）ランジスタＱ１３とＱｌ４で一つのＣＪ
ＦＥＴをそれぞれ構成している。
ＣＪＦＥＴ、）ランジスタＱ１３とＱｌ４で一つのＣＪ
ＦＥＴをそれぞれ構成している。
この回路に於ける■。はＩ （Ｖ）前後の値であるから
、電源電圧を低くするごとができ、全体の消石：電力を
少なくすることが可能である。
、電源電圧を低くするごとができ、全体の消石：電力を
少なくすることが可能である。
発明の効果
本発明に依れば、ｐチャ、ネル型とｎチャネル型め接合
形電界効果トランジスタを組合わせ、ＣＭＯ８と同様な
機能を有し、且つ、同様な回路を構成することができる
相禎型接合形電界効果半専体装置を得ることができ、そ
の相補型接合形電界効果半導体装置は、ＣＭＯ３と異な
り、厚さを厳しく制御された薄い良好なゲート酸化膜は
必要とせず、また、ｐ＋＋ゲート領域及びｎ＋＋ゲート
領域はソース領域及びドレイン領域と同時に形成するこ
とができるから製造工程は単純化され、更にまた、ＣＭ
Ｏ３と比較して、素子内部の、しかも、表面反転層より
厚い領域を用いるので、単位面積当りの電流を大きく採
ることができ、その結果、微細化と高速化に極めて有利
である。
形電界効果トランジスタを組合わせ、ＣＭＯ８と同様な
機能を有し、且つ、同様な回路を構成することができる
相禎型接合形電界効果半専体装置を得ることができ、そ
の相補型接合形電界効果半導体装置は、ＣＭＯ３と異な
り、厚さを厳しく制御された薄い良好なゲート酸化膜は
必要とせず、また、ｐ＋＋ゲート領域及びｎ＋＋ゲート
領域はソース領域及びドレイン領域と同時に形成するこ
とができるから製造工程は単純化され、更にまた、ＣＭ
Ｏ３と比較して、素子内部の、しかも、表面反転層より
厚い領域を用いるので、単位面積当りの電流を大きく採
ることができ、その結果、微細化と高速化に極めて有利
である。
第１図は相補型接合形電界効果半導体装置の回路図、第
２図は第１図の回路を具体化した装置の要部切断側面図
、第３図は第１図及び第２図に関して説明した相補型接
合形電界効果半導体装置を使用して構成した２人力ＮＯ
Ｒ回路の回路図である。 図に於いて、Ｑｌはｎチャネル型接合形電界効果トラン
ジスタ、Ｑ２はｐチャネル型接合形電界効果トランジス
タ、■ＤＩｌ＋は正側電源レベル、ＶＳＳは接地側電源
レベル、Ｖｉｎは人力信号、Ｖｏｕｔは出力信号、１は
ｐ型シリコン半導体基板、２はｎ型ウェル、３はチャネ
ル領域形成用ｐ型領域、４はチャネル領域形成用ｎ型領
域、５及び６は絶縁膜、７はｎ＋＋ゲート領域、８はｐ
＋＋ソース領域、９はｐ＋型トドレイン領域１０はｐ１
型ゲー１−領域、１１はｒ１＋型ソース領域、１２はｎ
＋型トドレイン領域１３は共通ゲート電極、１ ／Ｉ
４；Ｉ共通ソース・ドレイン電極、１５はｎチャネル型
、ＪＦＥＴのドレイン電極、ｌ ［ｉはｒ１チャネル型
Ｊ ｌ”ＥＴのソース電極、ｄｐはｎチャネル領域の厚
さ、ｄ、はｎチャネル領域の厚さである。 特許出願人 冨士通株ヱ（会社 代理人弁理士 相 谷 昭 ロ１ 代理人弁理± ７Ｊｔ 邊 弘 −・ 第１図 第２図 ＱＩ ＱＺ 第３図
２図は第１図の回路を具体化した装置の要部切断側面図
、第３図は第１図及び第２図に関して説明した相補型接
合形電界効果半導体装置を使用して構成した２人力ＮＯ
Ｒ回路の回路図である。 図に於いて、Ｑｌはｎチャネル型接合形電界効果トラン
ジスタ、Ｑ２はｐチャネル型接合形電界効果トランジス
タ、■ＤＩｌ＋は正側電源レベル、ＶＳＳは接地側電源
レベル、Ｖｉｎは人力信号、Ｖｏｕｔは出力信号、１は
ｐ型シリコン半導体基板、２はｎ型ウェル、３はチャネ
ル領域形成用ｐ型領域、４はチャネル領域形成用ｎ型領
域、５及び６は絶縁膜、７はｎ＋＋ゲート領域、８はｐ
＋＋ソース領域、９はｐ＋型トドレイン領域１０はｐ１
型ゲー１−領域、１１はｒ１＋型ソース領域、１２はｎ
＋型トドレイン領域１３は共通ゲート電極、１ ／Ｉ
４；Ｉ共通ソース・ドレイン電極、１５はｎチャネル型
、ＪＦＥＴのドレイン電極、ｌ ［ｉはｒ１チャネル型
Ｊ ｌ”ＥＴのソース電極、ｄｐはｎチャネル領域の厚
さ、ｄ、はｎチャネル領域の厚さである。 特許出願人 冨士通株ヱ（会社 代理人弁理士 相 谷 昭 ロ１ 代理人弁理± ７Ｊｔ 邊 弘 −・ 第１図 第２図 ＱＩ ＱＺ 第３図
Claims (1)
- ｎチャネル接合型電界効果トランジスタとｎチャネル接
合型電界効果トランジスタとを直列接続し、各々のトラ
ンジスタのゲートを共通接続して構成され、且つ、各々
のトランジスタが定常時非導通に設定されてなることを
特徴とする電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58171172A JPS6064475A (ja) | 1983-09-19 | 1983-09-19 | 電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58171172A JPS6064475A (ja) | 1983-09-19 | 1983-09-19 | 電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6064475A true JPS6064475A (ja) | 1985-04-13 |
Family
ID=15918329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58171172A Pending JPS6064475A (ja) | 1983-09-19 | 1983-09-19 | 電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6064475A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61267358A (ja) * | 1985-05-22 | 1986-11-26 | Hitachi Ltd | 半導体装置 |
| EP0569204A3 (en) * | 1992-05-08 | 1994-11-02 | Nat Semiconductor Corp | Method for manufacturing N-channel and P-channel junction field effect transistors using CMOS or bipolar / CMOS technology. |
-
1983
- 1983-09-19 JP JP58171172A patent/JPS6064475A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61267358A (ja) * | 1985-05-22 | 1986-11-26 | Hitachi Ltd | 半導体装置 |
| EP0569204A3 (en) * | 1992-05-08 | 1994-11-02 | Nat Semiconductor Corp | Method for manufacturing N-channel and P-channel junction field effect transistors using CMOS or bipolar / CMOS technology. |
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