JP2880712B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2880712B2 JP2880712B2 JP63176631A JP17663188A JP2880712B2 JP 2880712 B2 JP2880712 B2 JP 2880712B2 JP 63176631 A JP63176631 A JP 63176631A JP 17663188 A JP17663188 A JP 17663188A JP 2880712 B2 JP2880712 B2 JP 2880712B2
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- Japan
- Prior art keywords
- channel
- region
- semiconductor
- impurity concentration
- mosfet
- Prior art date
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、絶縁ゲート電界効果型トランジスタを含む
半導体装置に関する。
半導体装置に関する。
（従来の技術） 半導体デバイスを微細化することによって半導体装置
は高集積化および高性能化が図られてきた。すなわち、
デバイスの微細化がVLSIの高速化につながっていた。し
かし、設計ルールがサブミクロンとなると配線やコンタ
クトなどの寄生抵抗が大きくなり、LSIの動作速度を制
限する要因となってきた。微細化が進むとこれら寄生抵
抗はさらに増大するため、配線の低抵抗化が望まれてい
る。MOS電界効果型トランジスタ（MOSFET）のゲート電
極として、従来信頼性の高いｎ型多結晶シリコンが用い
られてきた。最近では、ｎ型多結晶シリコンゲート電極
の配線抵抗を下げるために、ｎ型多結晶シリコン上に金
属シリサイド膜を積層した、いわゆるポリサイド構造が
用いられるようになった。将来は、さらに抵抗率の低い
金属ゲートが必要になることが予想される。
は高集積化および高性能化が図られてきた。すなわち、
デバイスの微細化がVLSIの高速化につながっていた。し
かし、設計ルールがサブミクロンとなると配線やコンタ
クトなどの寄生抵抗が大きくなり、LSIの動作速度を制
限する要因となってきた。微細化が進むとこれら寄生抵
抗はさらに増大するため、配線の低抵抗化が望まれてい
る。MOS電界効果型トランジスタ（MOSFET）のゲート電
極として、従来信頼性の高いｎ型多結晶シリコンが用い
られてきた。最近では、ｎ型多結晶シリコンゲート電極
の配線抵抗を下げるために、ｎ型多結晶シリコン上に金
属シリサイド膜を積層した、いわゆるポリサイド構造が
用いられるようになった。将来は、さらに抵抗率の低い
金属ゲートが必要になることが予想される。
相補型MOSFET（CMOS）は、低消費電力、高ノイズマー
ジン、広範囲動作電源、といった特徴によってVLSIを構
成する素子の中心的な役割を果している。CMOSのゲート
電極としてもやはりｎ型多結晶シリコンあるいはそのシ
リサイドが用いられている。ところで、CMOSデバイスの
微細化を阻む原因の一つにｐチャネルMOSFETの短チャネ
ル効果がある。その原因は、ゲート電極がｎ型多結晶シ
リコンであるために、閾値電圧を所望の値に設定すると
ｐチャネルMOSFETが埋め込みチャネル型デバイスとなる
ためである。ｐチャネルMOSFETも短チャネル効果に強い
表面チャネル型デバイス構造とする方法が２通りある。
第一の方法は、ｐチャネルMOSFETのゲート電極としてｐ
型多結晶シリコンを用いる、いわゆるｐ−ｎゲートCMOS
とする方法である。しかし、この方法を用いてもゲート
電極の抵抗は、ポリサイドより低くすることができない
という欠点がある。第二の方法として、仕事関数がｎ型
多結晶シリコンとｐ型多結晶シリコンの間の値を有する
金属、例えば、タングステン、モリブデンといった金属
をゲート電極とすることである。タングステンをゲート
電極とするMOSFETデバイスを形成する方法として、イワ
タ（S.Iwata）等よって1984年アイイーイーイー・トラ
ンザクションズ・オン・エレクトロン・デバイスイズ
（IEEETRANSACTIONS ON ELECTRON DEVICES）第ED−31巻
に、「VLSI応用への新しいタングステンゲートプロセ
ス」（A New Tungsten Gate Process for VLSI Applica
tions）と題した報告がある。すなわち、高純度かつ低
応力タングステン膜の堆積、可動イオン汚染及びイオン
注入のチャネリング防止のためのPSG膜の形成、H2/H2O
雰囲気酸化の開発によって高信頼性かつ低ゲート電極抵
抗のｎチャネルMOSFETが得られた。
ジン、広範囲動作電源、といった特徴によってVLSIを構
成する素子の中心的な役割を果している。CMOSのゲート
電極としてもやはりｎ型多結晶シリコンあるいはそのシ
リサイドが用いられている。ところで、CMOSデバイスの
微細化を阻む原因の一つにｐチャネルMOSFETの短チャネ
ル効果がある。その原因は、ゲート電極がｎ型多結晶シ
リコンであるために、閾値電圧を所望の値に設定すると
ｐチャネルMOSFETが埋め込みチャネル型デバイスとなる
ためである。ｐチャネルMOSFETも短チャネル効果に強い
表面チャネル型デバイス構造とする方法が２通りある。
第一の方法は、ｐチャネルMOSFETのゲート電極としてｐ
型多結晶シリコンを用いる、いわゆるｐ−ｎゲートCMOS
とする方法である。しかし、この方法を用いてもゲート
電極の抵抗は、ポリサイドより低くすることができない
という欠点がある。第二の方法として、仕事関数がｎ型
多結晶シリコンとｐ型多結晶シリコンの間の値を有する
金属、例えば、タングステン、モリブデンといった金属
をゲート電極とすることである。タングステンをゲート
電極とするMOSFETデバイスを形成する方法として、イワ
タ（S.Iwata）等よって1984年アイイーイーイー・トラ
ンザクションズ・オン・エレクトロン・デバイスイズ
（IEEETRANSACTIONS ON ELECTRON DEVICES）第ED−31巻
に、「VLSI応用への新しいタングステンゲートプロセ
ス」（A New Tungsten Gate Process for VLSI Applica
tions）と題した報告がある。すなわち、高純度かつ低
応力タングステン膜の堆積、可動イオン汚染及びイオン
注入のチャネリング防止のためのPSG膜の形成、H2/H2O
雰囲気酸化の開発によって高信頼性かつ低ゲート電極抵
抗のｎチャネルMOSFETが得られた。
（発明が解決しようとする課題） ゲート電極材料が決まるとMOSFETの閾値電圧を所望の
値に設定するには、チャネル領域の不純物濃度分布を制
御する。一般的にはイオン注入により行われる。また、
チャネル長が短くなった場合に生じるソース・ドレイン
間のパンチスルーを防止するために、シリコン基板のや
や深い領域に不純物濃度の高い領域を設ける必要があ
り、やはりイオン注入法によって形成する。すなわち、
半導体基板中へは二重のイオン注入を行うことが一般的
である。タングステンゲートMOSFETの場合には、その仕
事関数がｎ型多結晶シリコンとｐ型多結晶シリコンの間
にあるために、閾値電圧を所望の値にするためにはチャ
ネル領域の不純物濃度は非常に低い値となる。一方、パ
ンチスルーを防止するための比較的高濃度の不純物領域
をチャネル領域よりやや深い領域に設けておく必要もあ
る。イオン注入法による不純物導入は注入量の制御性は
よいが、その分布はほぼガウス分布となるために、パン
チスルーを防止する高濃度不純物領域が閾値電圧を制御
するチャネル領域の不純物濃度に影響を及ぼしやすく、
特に埋め込みチャネル型デバイスでは著しい。そのた
め、イオン注入のばらつきやアニールのばらつきといっ
たプロセス感度が大きくなり、MOSFETの閾値電圧のばら
つきを大きくするという欠点があった。
値に設定するには、チャネル領域の不純物濃度分布を制
御する。一般的にはイオン注入により行われる。また、
チャネル長が短くなった場合に生じるソース・ドレイン
間のパンチスルーを防止するために、シリコン基板のや
や深い領域に不純物濃度の高い領域を設ける必要があ
り、やはりイオン注入法によって形成する。すなわち、
半導体基板中へは二重のイオン注入を行うことが一般的
である。タングステンゲートMOSFETの場合には、その仕
事関数がｎ型多結晶シリコンとｐ型多結晶シリコンの間
にあるために、閾値電圧を所望の値にするためにはチャ
ネル領域の不純物濃度は非常に低い値となる。一方、パ
ンチスルーを防止するための比較的高濃度の不純物領域
をチャネル領域よりやや深い領域に設けておく必要もあ
る。イオン注入法による不純物導入は注入量の制御性は
よいが、その分布はほぼガウス分布となるために、パン
チスルーを防止する高濃度不純物領域が閾値電圧を制御
するチャネル領域の不純物濃度に影響を及ぼしやすく、
特に埋め込みチャネル型デバイスでは著しい。そのた
め、イオン注入のばらつきやアニールのばらつきといっ
たプロセス感度が大きくなり、MOSFETの閾値電圧のばら
つきを大きくするという欠点があった。
（課題を解決するための手段） 本発明は、ｐチャネルMOSFETおよびｎチャネルMOSFET
よりなる相補型MOSFETを含む半導体装置であって、前記
ｐチャネルMOSFETおよびｎチャネルMOSFETは仕事関数が
イントリンシックシリコンのフェルミレベルの近傍の値
を有する低抵抗率の物質によってゲート電極が形成さ
れ、ゲート絶縁膜直下にエピタキシャル成長した基板よ
り低くかつ1016cm-3以下の不純物濃度の半導体チャネル
領域を有し、前記低不純物濃度の半導体チャネル領域の
下に該半導体チャネル領域と同一導電型で比較的高濃度
の半導体領域を有することを特徴とする半導体装置であ
る。
よりなる相補型MOSFETを含む半導体装置であって、前記
ｐチャネルMOSFETおよびｎチャネルMOSFETは仕事関数が
イントリンシックシリコンのフェルミレベルの近傍の値
を有する低抵抗率の物質によってゲート電極が形成さ
れ、ゲート絶縁膜直下にエピタキシャル成長した基板よ
り低くかつ1016cm-3以下の不純物濃度の半導体チャネル
領域を有し、前記低不純物濃度の半導体チャネル領域の
下に該半導体チャネル領域と同一導電型で比較的高濃度
の半導体領域を有することを特徴とする半導体装置であ
る。
（作用） 前記構造を用いることによって、比較的高濃度の領域
が基板内部における空乏層の広がりを抑制し、パンチス
ルーが防止できる。また、チャネル表面近傍の不純物濃
度が小さいために閾値電圧は、不純物濃度や酸化膜厚さ
の変動に対する影響が小さくなり、プロセス感度のばら
さきが小さくなった。またサブスレッショルドの傾きが
急激になる。
が基板内部における空乏層の広がりを抑制し、パンチス
ルーが防止できる。また、チャネル表面近傍の不純物濃
度が小さいために閾値電圧は、不純物濃度や酸化膜厚さ
の変動に対する影響が小さくなり、プロセス感度のばら
さきが小さくなった。またサブスレッショルドの傾きが
急激になる。
またゲート電極材料として、仕事関数がイントリシッ
クシリコンのフェルミレベル（バンドギャップ中央に位
置する）の近傍のものを用いたので、CMOSを構成したと
きチャネルにわざわざ不純物をドープしなくても閾値電
圧がｐチャネル、ｎチャネルともにほぼ適切な値にな
る。また。チャネル領域の不純物濃度が低いために移動
度が増加し、駆動能力の高いMOSFETが得られる。また、
配線抵抗の減少と前記駆動能力の向上によってデバイス
の動作速度が向上した。
クシリコンのフェルミレベル（バンドギャップ中央に位
置する）の近傍のものを用いたので、CMOSを構成したと
きチャネルにわざわざ不純物をドープしなくても閾値電
圧がｐチャネル、ｎチャネルともにほぼ適切な値にな
る。また。チャネル領域の不純物濃度が低いために移動
度が増加し、駆動能力の高いMOSFETが得られる。また、
配線抵抗の減少と前記駆動能力の向上によってデバイス
の動作速度が向上した。
（実施例） 以下、本発明の実施例について図面を用いて、詳細に
説明する。
説明する。
第１図は、本発明によって製造したｎチャネルMOSFET
の断面構造を示す構成図である。ｐ型シリコン基板１中
にやや高濃度のｐ型領域２をイオン注入法により形成
し、膜厚100nmのエピタキシャル成長によって前記高濃
度ｐ型領域２の上に低不純物濃度チャネル領域３を形成
し、熱酸化により膜厚8nmのゲート酸化膜４を堆積し
た。次に、所望の領域に膜厚300nmのタングステンゲー
ト電極５とその上に膜厚100nmのPSG膜６を形成し、イオ
ン注入法によりソース・ドレインとなるｎ型高濃度拡散
層７を有するｎチャネルMOSFETを形成した。
の断面構造を示す構成図である。ｐ型シリコン基板１中
にやや高濃度のｐ型領域２をイオン注入法により形成
し、膜厚100nmのエピタキシャル成長によって前記高濃
度ｐ型領域２の上に低不純物濃度チャネル領域３を形成
し、熱酸化により膜厚8nmのゲート酸化膜４を堆積し
た。次に、所望の領域に膜厚300nmのタングステンゲー
ト電極５とその上に膜厚100nmのPSG膜６を形成し、イオ
ン注入法によりソース・ドレインとなるｎ型高濃度拡散
層７を有するｎチャネルMOSFETを形成した。
第２図は、第１図のＡ−Ａ′断面における半導体の深
さ方向不純物濃度分布を示す図である。ゲート酸化膜近
傍のチャネル領域は、深さ0.05μｍまで低濃度（２×10
14atoms/cm3）の低濃度領域が存在し、熱拡散による不
純物濃度遷移領域を経て深さ0.1〜0.3μｍの領域に不純
物濃度（４×1017atoms/cm3）のパンチスルー防止高濃
度領域が存在する。
さ方向不純物濃度分布を示す図である。ゲート酸化膜近
傍のチャネル領域は、深さ0.05μｍまで低濃度（２×10
14atoms/cm3）の低濃度領域が存在し、熱拡散による不
純物濃度遷移領域を経て深さ0.1〜0.3μｍの領域に不純
物濃度（４×1017atoms/cm3）のパンチスルー防止高濃
度領域が存在する。
本発明においてｎチャネルMOSFETを形成したが、これ
に限定するものでなく、ｐチャネルMOSFETあるいはCMOS
でもかまわない。エピタキシャル層の不純物濃度が1016
（cm-3）以下であれば、ｎ型でもｐ型でもしきい値電圧
はほとんど変化しないため、CMOSの場合においてもエピ
タキシャルの成長工程に対してｎチャネルおよびｐチャ
ネルMOSFETを区別する必要がない。また、本実施例にお
いてゲート電極としてタングステンを用いたが、これに
限定するものでなく、仕事関数がイントリシックシリコ
ンのフェルミレベルの近傍（±0.1Vの範囲内が望まし
い）に位置し、かつ比抵抗の小さい物質であればかまわ
ない。例えばMoやCuあるいはこれらの条件を満たす合金
等でもよい。また、本実施例においてゲート酸化膜厚を
8nm、エピタキシャル成長層厚さを100nmとしたが、これ
に限定するものでない。また、半導体中の不純物分布に
関しても閾値電圧が所望の値となり、かつパンチスルー
などの短チャネル効果を生じない分布であればかまわな
い。
に限定するものでなく、ｐチャネルMOSFETあるいはCMOS
でもかまわない。エピタキシャル層の不純物濃度が1016
（cm-3）以下であれば、ｎ型でもｐ型でもしきい値電圧
はほとんど変化しないため、CMOSの場合においてもエピ
タキシャルの成長工程に対してｎチャネルおよびｐチャ
ネルMOSFETを区別する必要がない。また、本実施例にお
いてゲート電極としてタングステンを用いたが、これに
限定するものでなく、仕事関数がイントリシックシリコ
ンのフェルミレベルの近傍（±0.1Vの範囲内が望まし
い）に位置し、かつ比抵抗の小さい物質であればかまわ
ない。例えばMoやCuあるいはこれらの条件を満たす合金
等でもよい。また、本実施例においてゲート酸化膜厚を
8nm、エピタキシャル成長層厚さを100nmとしたが、これ
に限定するものでない。また、半導体中の不純物分布に
関しても閾値電圧が所望の値となり、かつパンチスルー
などの短チャネル効果を生じない分布であればかまわな
い。
（発明の効果） 本発明の構造を用いれば、抵抗率の低い金属をゲート
電極を用いても短チャネル効果が防止でき、プロセス感
度が従来の数分の一と小さい絶縁ゲート電界効果トラン
ジスタが得られる。また、チャネル領域の不純物濃度が
低いためにトランジスタの駆動能力がｎチャネルMOSFET
で20〜30％大きくなり、また、抵抗率の小さな金属をゲ
ート電極として用いられるために半導体装置の動作速度
が大きくなった。
電極を用いても短チャネル効果が防止でき、プロセス感
度が従来の数分の一と小さい絶縁ゲート電界効果トラン
ジスタが得られる。また、チャネル領域の不純物濃度が
低いためにトランジスタの駆動能力がｎチャネルMOSFET
で20〜30％大きくなり、また、抵抗率の小さな金属をゲ
ート電極として用いられるために半導体装置の動作速度
が大きくなった。
また前記実施例のｎチャネルMOSFETはサブスレッショ
ルド特性の傾きが75mV/deadeであり、従来のｎチャネル
MOSFETの値（例えば85mV/decade）と比べきわめて良好
である。
ルド特性の傾きが75mV/deadeであり、従来のｎチャネル
MOSFETの値（例えば85mV/decade）と比べきわめて良好
である。
第１図は、本発明の実施例における半導体装置の断面構
造を示す模式図である。 第２図は、第１図に示す実施例における半導体装置のＡ
−Ａ′断面の半導体領域の不純物濃度分布を示す図であ
る。 １……ｐ型シリコン基板、２……やや高不純物濃度のｐ
型半導体型領域、３……低不純物濃度チャネル領域、４
……ゲート酸化膜、５……タングステンゲート電極、６
……PSG膜、７……ソース・ドレイン
造を示す模式図である。 第２図は、第１図に示す実施例における半導体装置のＡ
−Ａ′断面の半導体領域の不純物濃度分布を示す図であ
る。 １……ｐ型シリコン基板、２……やや高不純物濃度のｐ
型半導体型領域、３……低不純物濃度チャネル領域、４
……ゲート酸化膜、５……タングステンゲート電極、６
……PSG膜、７……ソース・ドレイン
Claims (1)
- 【請求項１】ｐチャネルMOSFETおよびｎチャネルMOSFET
よりなる相補型MOSFETを含む半導体装置であって、前記
ｐチャネルMOSFETおよびｎチャネルMOSFETは仕事関数が
イントリンシックシリコンのフェルミレベルの近傍の値
を有する低抵抗率の物質によってゲート電極が形成さ
れ、ゲート絶縁膜直下にエピタキシャル成長した基板よ
り低くかつ1016cm-3以下の不純物濃度の半導体チャネル
領域を有し、前記低不純物濃度の半導体チャネル領域の
下に該半導体チャネル領域と同一導電型で比較的高濃度
の半導体領域を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176631A JP2880712B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176631A JP2880712B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0226074A JPH0226074A (ja) | 1990-01-29 |
| JP2880712B2 true JP2880712B2 (ja) | 1999-04-12 |
Family
ID=16016959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63176631A Expired - Lifetime JP2880712B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2880712B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100296126B1 (ko) | 1998-12-22 | 2001-08-07 | 박종섭 | 고집적 메모리 소자의 게이트전극 형성방법 |
| KR100299386B1 (ko) | 1998-12-28 | 2001-11-02 | 박종섭 | 반도체 소자의 게이트 전극 형성방법 |
| JP3988342B2 (ja) | 1998-12-29 | 2007-10-10 | 株式会社ハイニックスセミコンダクター | 半導体素子のゲート電極形成方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292963A (ja) * | 1985-06-21 | 1986-12-23 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS634682A (ja) * | 1986-06-25 | 1988-01-09 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-07-14 JP JP63176631A patent/JP2880712B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0226074A (ja) | 1990-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| EXPY | Cancellation because of completion of term | ||
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