JPH04313242A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JPH04313242A JPH04313242A JP10666591A JP10666591A JPH04313242A JP H04313242 A JPH04313242 A JP H04313242A JP 10666591 A JP10666591 A JP 10666591A JP 10666591 A JP10666591 A JP 10666591A JP H04313242 A JPH04313242 A JP H04313242A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は薄膜半導体装置に関し、
特に薄膜ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）構造の半導体装置に関する。
特に薄膜ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）構造の半導体装置に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタ等において、ソース
領域からチャネル領域に注入された少数キャリア（電子
）がドレイン領域側に流れ、この電子がゲート電極下の
ドレイン端で生じている高電界領域に衝突（インパクト
・アイオナイゼーション）することにより、この高電界
領域で電子‐正孔対が発生する（アバランシェ現象）。 この発生した電子‐正孔対のうち、正孔がチャネル領域
中に流れても、通常のバルク型のＭＯＳトランジスタで
は、その正孔は基板に基板電流として逃げ得るから、特
に問題となることはなかった。
領域からチャネル領域に注入された少数キャリア（電子
）がドレイン領域側に流れ、この電子がゲート電極下の
ドレイン端で生じている高電界領域に衝突（インパクト
・アイオナイゼーション）することにより、この高電界
領域で電子‐正孔対が発生する（アバランシェ現象）。 この発生した電子‐正孔対のうち、正孔がチャネル領域
中に流れても、通常のバルク型のＭＯＳトランジスタで
は、その正孔は基板に基板電流として逃げ得るから、特
に問題となることはなかった。
【０００３】しかしながら、ＳＯＩ構造のＭＯＳトラン
ジスタでは、絶縁性基板上にシリコンの単結晶薄膜を形
成し、このシリコン薄膜に素子を形成したことにより、
素子基板が浮遊した構造となっていることから、アバラ
ンシェ時に発生する正孔を基板に逃がすことができない
ため、発生した正孔はチャネル領域中のソース領域近傍
に蓄積する。そして、この蓄積した正孔によってソース
‐チャネル間のエネルギー障壁が低くなり、バイポーラ
動作を起こし、チャネル領域を流れる電流が増加するた
め、ソース‐ドレイン間耐圧が下がることになる。
ジスタでは、絶縁性基板上にシリコンの単結晶薄膜を形
成し、このシリコン薄膜に素子を形成したことにより、
素子基板が浮遊した構造となっていることから、アバラ
ンシェ時に発生する正孔を基板に逃がすことができない
ため、発生した正孔はチャネル領域中のソース領域近傍
に蓄積する。そして、この蓄積した正孔によってソース
‐チャネル間のエネルギー障壁が低くなり、バイポーラ
動作を起こし、チャネル領域を流れる電流が増加するた
め、ソース‐ドレイン間耐圧が下がることになる。
【０００４】このアバランシェ時に発生する正孔を逃が
す構造として、図３及び図４に示すように、絶縁性基板
１上に形成されたシリコン半導体層２内に、ソース領域
６、チャネル領域３及びドレイン領域７が形成されたＳ
ＯＩ構造のＭＯＳトランジスタにおいて、チャネル領域
３以外に、ソース領域６とドレイン領域７に接するガー
ドリング領域３１をチャネル領域３と同導電型の不純物
で形成するとともに、このガードリング領域３１をチャ
ネル領域３の側部に形成した所定の幅を有する領域３２
，３３に接続することにより、インパクト・アイオナイ
ゼーションによって生じた正孔をガードリング領域３１
及び領域３２を介して逃がすようにした構成のものが本
願出願人により提案されている（特願平０２−１９０１
５０号明細書参照）。
す構造として、図３及び図４に示すように、絶縁性基板
１上に形成されたシリコン半導体層２内に、ソース領域
６、チャネル領域３及びドレイン領域７が形成されたＳ
ＯＩ構造のＭＯＳトランジスタにおいて、チャネル領域
３以外に、ソース領域６とドレイン領域７に接するガー
ドリング領域３１をチャネル領域３と同導電型の不純物
で形成するとともに、このガードリング領域３１をチャ
ネル領域３の側部に形成した所定の幅を有する領域３２
，３３に接続することにより、インパクト・アイオナイ
ゼーションによって生じた正孔をガードリング領域３１
及び領域３２を介して逃がすようにした構成のものが本
願出願人により提案されている（特願平０２−１９０１
５０号明細書参照）。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た構成の従来装置では、正孔を逃がすためのガードリン
グ領域３１や領域３２を接地するためのコンタクト領域
３４を設けなければならないため、集積密度が低下する
という欠点があった。そこで、本発明は、集積密度を低
下させることなく、チャネル領域に正孔が蓄積されない
ようにしてキンク現象を抑制し、ソース‐ドレイン間耐
圧を上げた薄膜半導体装置を提供することを目的とする
。
た構成の従来装置では、正孔を逃がすためのガードリン
グ領域３１や領域３２を接地するためのコンタクト領域
３４を設けなければならないため、集積密度が低下する
という欠点があった。そこで、本発明は、集積密度を低
下させることなく、チャネル領域に正孔が蓄積されない
ようにしてキンク現象を抑制し、ソース‐ドレイン間耐
圧を上げた薄膜半導体装置を提供することを目的とする
。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、絶縁性基板上に形成されたシリコン半導
体層内に、ソース領域、チャネル領域及びドレイン領域
が形成された薄膜半導体装置において、少なくともソー
ス領域にゲルマニウムを導入した構成を採っている。
に、本発明は、絶縁性基板上に形成されたシリコン半導
体層内に、ソース領域、チャネル領域及びドレイン領域
が形成された薄膜半導体装置において、少なくともソー
ス領域にゲルマニウムを導入した構成を採っている。
【０００７】
【作用】本発明による薄膜半導体装置において、シリコ
ン半導体層内に形成されたソース領域にゲルマニウムを
導入することで、ソース領域のバンドギャップがチャネ
ル領域のそれよりも狭くなる。これにより、アバランシ
ェ時にドレイン領域に発生した正孔がソース領域に逃げ
ることが容易になる。その結果、チャネル領域に正孔が
蓄積されることがないため、バイポーラ動作が起きずソ
ース‐ドレイン間を高耐圧化でき、キンク現象を抑制で
きる。
ン半導体層内に形成されたソース領域にゲルマニウムを
導入することで、ソース領域のバンドギャップがチャネ
ル領域のそれよりも狭くなる。これにより、アバランシ
ェ時にドレイン領域に発生した正孔がソース領域に逃げ
ることが容易になる。その結果、チャネル領域に正孔が
蓄積されることがないため、バイポーラ動作が起きずソ
ース‐ドレイン間を高耐圧化でき、キンク現象を抑制で
きる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示す断面図で
ある。図において、二酸化シリコン（ＳｉＯ２）等から
なる絶縁性基板１の表面側に、シリコン半導体層２が形
成されている。このシリコン半導体層２には、ｐ型のチ
ャネル領域３を挟んでｎ型の低濃度不純物領域４，５が
形成され、さらにその外側にｎ＋ 型の高濃度不純物領
域であるソース領域６及びドレイン領域７が形成されて
いる。この素子構造がいわゆるＬＤＤ構造である。チャ
ネル領域３の上には、ＳｉＯ２等からなるゲート酸化膜
８を介してゲート電極９が配され、このゲート電極９の
側壁にはＳｉＯ２等からなる絶縁層１０が形成されてい
る。
に説明する。図１は、本発明の一実施例を示す断面図で
ある。図において、二酸化シリコン（ＳｉＯ２）等から
なる絶縁性基板１の表面側に、シリコン半導体層２が形
成されている。このシリコン半導体層２には、ｐ型のチ
ャネル領域３を挟んでｎ型の低濃度不純物領域４，５が
形成され、さらにその外側にｎ＋ 型の高濃度不純物領
域であるソース領域６及びドレイン領域７が形成されて
いる。この素子構造がいわゆるＬＤＤ構造である。チャ
ネル領域３の上には、ＳｉＯ２等からなるゲート酸化膜
８を介してゲート電極９が配され、このゲート電極９の
側壁にはＳｉＯ２等からなる絶縁層１０が形成されてい
る。
【０００９】このＳＯＩ構造のＭＯＳトランジスタにお
いて、シリコン（Ｓｉ）からなるチャネル領域３及び低
濃度不純物領域４，５に対し、ソース領域６及びドレイ
ン領域７はゲルマニウム（Ｇｅ）との混晶（Ｓｉ Ｇｅ
）若しくはゲルマニウムそのものによって形成されてい
る。ゲルマニウムとの混晶（Ｓｉ Ｇｅ）は、シリコン
からなるソース領域６及びドレイン領域７に対してイオ
ン注入やＭＢＥ（ＭｏｌｅｃｕｌａｒＢｅａｍ Ｅｐｉ
ｔａｘｙ）等によってゲルマニウムを導入することによ
って生成される。また、ゲルマニウムをソース領域６及
びドレイン領域７に対して１００％導入することで、ゲ
ルマニウムのみからなる領域とすることができる。
いて、シリコン（Ｓｉ）からなるチャネル領域３及び低
濃度不純物領域４，５に対し、ソース領域６及びドレイ
ン領域７はゲルマニウム（Ｇｅ）との混晶（Ｓｉ Ｇｅ
）若しくはゲルマニウムそのものによって形成されてい
る。ゲルマニウムとの混晶（Ｓｉ Ｇｅ）は、シリコン
からなるソース領域６及びドレイン領域７に対してイオ
ン注入やＭＢＥ（ＭｏｌｅｃｕｌａｒＢｅａｍ Ｅｐｉ
ｔａｘｙ）等によってゲルマニウムを導入することによ
って生成される。また、ゲルマニウムをソース領域６及
びドレイン領域７に対して１００％導入することで、ゲ
ルマニウムのみからなる領域とすることができる。
【００１０】上述したように、シリコンからなるソース
領域６及びドレイン領域７にゲルマニウムを導入するこ
とにより、これら領域６，７のバンドギャップＥｇを、
チャネル領域３のそれよりも狭くすることができる。図
２に、本発明によるヘテロ接合のバンドダイアグラムの
一例を示す。ここに、バンドギャップＥｇは、シリコン
とゲルマニウムとの混晶（ＳｉｘＧｅｙ）の割合ｙの値
に依存する。すなわち、 ｙ＝ ０％のとき、Ｅｇ＝ １．１ｅＶｙ＝ １０
％のとき、Ｅｇ＝ １．０ｅＶｙ＝ １００％のとき、
Ｅｇ＝ ０．７ｅＶとなる。なお、フェルミ準位はドー
ピング量によって変化する。
領域６及びドレイン領域７にゲルマニウムを導入するこ
とにより、これら領域６，７のバンドギャップＥｇを、
チャネル領域３のそれよりも狭くすることができる。図
２に、本発明によるヘテロ接合のバンドダイアグラムの
一例を示す。ここに、バンドギャップＥｇは、シリコン
とゲルマニウムとの混晶（ＳｉｘＧｅｙ）の割合ｙの値
に依存する。すなわち、 ｙ＝ ０％のとき、Ｅｇ＝ １．１ｅＶｙ＝ １０
％のとき、Ｅｇ＝ １．０ｅＶｙ＝ １００％のとき、
Ｅｇ＝ ０．７ｅＶとなる。なお、フェルミ準位はドー
ピング量によって変化する。
【００１１】このように、シリコン半導体層２に形成さ
れたソース領域６及びドレイン領域７にゲルマニウムを
導入し、ソース領域６のバンドギャップＥｇをチャネル
領域３のそれよりも狭くすることにより、アバランシェ
時にドレイン領域７に発生した正孔がソース領域６に逃
げることが容易になり、チャネル領域３に正孔が蓄積さ
れることがないため、バイポーラ動作が起きずソース‐
ドレイン間を高耐圧化でき、キンク現象を抑制できるこ
とになる。
れたソース領域６及びドレイン領域７にゲルマニウムを
導入し、ソース領域６のバンドギャップＥｇをチャネル
領域３のそれよりも狭くすることにより、アバランシェ
時にドレイン領域７に発生した正孔がソース領域６に逃
げることが容易になり、チャネル領域３に正孔が蓄積さ
れることがないため、バイポーラ動作が起きずソース‐
ドレイン間を高耐圧化でき、キンク現象を抑制できるこ
とになる。
【００１２】なお、上記実施例においては、ソース領域
６及びドレイン領域７の双方にゲルマニウムを導入する
としたが、少なくともソース領域６のバンドギャップＥ
ｇを狭くできれば所期の目的を達成できる訳であるから
、ソース領域６のみにゲルマニウムを導入するようにし
ても良いことは勿論である。また、上記実施例では、Ｌ
ＤＤ構造を有するＭＯＳトランジスタに適用した場合に
ついて説明したが、Ｓｉ Ｇｅ‐Ｓｉ（あるいはＧｅ‐
Ｓｉ）ヘテロ接合の界面が問題なければ、即ち再結合が
小さければ、ＬＤＤ構造を有しないＭＯＳトランジスタ
にも適用可能である。
６及びドレイン領域７の双方にゲルマニウムを導入する
としたが、少なくともソース領域６のバンドギャップＥ
ｇを狭くできれば所期の目的を達成できる訳であるから
、ソース領域６のみにゲルマニウムを導入するようにし
ても良いことは勿論である。また、上記実施例では、Ｌ
ＤＤ構造を有するＭＯＳトランジスタに適用した場合に
ついて説明したが、Ｓｉ Ｇｅ‐Ｓｉ（あるいはＧｅ‐
Ｓｉ）ヘテロ接合の界面が問題なければ、即ち再結合が
小さければ、ＬＤＤ構造を有しないＭＯＳトランジスタ
にも適用可能である。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
シリコン半導体層内に形成されたソース領域にゲルマニ
ウムを導入し、ソース領域のバンドギャップをチャネル
領域のそれよりも狭くしたことにより、アバランシェ時
にドレイン領域に発生した正孔がソース領域に逃げるこ
とが容易になり、チャネル領域に正孔が蓄積されること
がないため、バイポーラ動作が起きずソース‐ドレイン
間を高耐圧化でき、キンク現象を抑制できることになる
。
シリコン半導体層内に形成されたソース領域にゲルマニ
ウムを導入し、ソース領域のバンドギャップをチャネル
領域のそれよりも狭くしたことにより、アバランシェ時
にドレイン領域に発生した正孔がソース領域に逃げるこ
とが容易になり、チャネル領域に正孔が蓄積されること
がないため、バイポーラ動作が起きずソース‐ドレイン
間を高耐圧化でき、キンク現象を抑制できることになる
。
【図１】本発明の一実施例を示す断面図である。
【図２】本発明に係るＬＤＤ構造のＭＯＳトランジスタ
におけるヘテロ接合のバンドダイアグラムである。
におけるヘテロ接合のバンドダイアグラムである。
【図３】従来例の断面図である。
【図４】従来例の平面図である。
１ 絶縁性基板
２ シリコン半導体層
３ チャネル領域
６ ソース領域
７ ドレイン領域
９ ゲート電極
Claims (2)
- 【請求項１】 絶縁性基板上に形成されたシリコン半
導体層内に、ソース領域、チャネル領域及びドレイン領
域が形成された薄膜半導体装置において、少なくとも前
記ソース領域にゲルマニウムを導入したことを特徴とす
る薄膜半導体装置。 - 【請求項２】 前記ソース領域及びドレイン領域が、
前記チャネル領域側の低濃度不純物領域とその外側の高
濃度不純物領域とからなり、少なくとも前記ソース領域
側の高濃度不純物領域にゲルマニウムを導入したことを
特徴とする請求項１記載の薄膜半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10666591A JPH04313242A (ja) | 1991-04-10 | 1991-04-10 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10666591A JPH04313242A (ja) | 1991-04-10 | 1991-04-10 | 薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04313242A true JPH04313242A (ja) | 1992-11-05 |
Family
ID=14439377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10666591A Pending JPH04313242A (ja) | 1991-04-10 | 1991-04-10 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04313242A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0622834A2 (en) * | 1993-04-30 | 1994-11-02 | International Business Machines Corporation | Method to prevent latch-up and improve breakdown voltage in SOI MOSFETS |
| WO1997006564A1 (fr) * | 1995-08-07 | 1997-02-20 | Hitachi, Ltd. | Dispositif a semiconducteur et procede de fabrication |
| US5665981A (en) * | 1994-10-24 | 1997-09-09 | Micron Technology, Inc. | Thin film transistors and method of promoting large crystal grain size in the formation of polycrystalline silicon alloy thin films |
| US5698869A (en) * | 1994-09-13 | 1997-12-16 | Kabushiki Kaisha Toshiba | Insulated-gate transistor having narrow-bandgap-source |
| US6258664B1 (en) | 1999-02-16 | 2001-07-10 | Micron Technology, Inc. | Methods of forming silicon-comprising materials having roughened outer surfaces, and methods of forming capacitor constructions |
| JP2008511171A (ja) * | 2004-08-24 | 2008-04-10 | フリースケール セミコンダクター インコーポレイテッド | 異なる材料から成る構成素子を有する半導体トランジスタ及び形成方法 |
| US7514747B2 (en) | 2006-07-13 | 2009-04-07 | Oki Semiconductor Co., Ltd. | Silicon-on-insulator semiconductor device |
| JP2009099920A (ja) * | 2007-10-18 | 2009-05-07 | Fumihiko Hirose | 電子スイッチ |
-
1991
- 1991-04-10 JP JP10666591A patent/JPH04313242A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0622834A3 (en) * | 1993-04-30 | 1998-02-11 | International Business Machines Corporation | Method to prevent latch-up and improve breakdown voltage in SOI MOSFETS |
| US5698869A (en) * | 1994-09-13 | 1997-12-16 | Kabushiki Kaisha Toshiba | Insulated-gate transistor having narrow-bandgap-source |
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| US5977560A (en) * | 1994-10-24 | 1999-11-02 | Micron Technology, Inc. | Thin film transistor constructions with polycrystalline silicon-germanium alloy doped with carbon in the channel region |
| US6320202B1 (en) | 1994-10-24 | 2001-11-20 | Micron Technology, Inc. | Bottom-gated thin film transistors comprising germanium in a channel region |
| WO1997006564A1 (fr) * | 1995-08-07 | 1997-02-20 | Hitachi, Ltd. | Dispositif a semiconducteur et procede de fabrication |
| US6258664B1 (en) | 1999-02-16 | 2001-07-10 | Micron Technology, Inc. | Methods of forming silicon-comprising materials having roughened outer surfaces, and methods of forming capacitor constructions |
| JP2008511171A (ja) * | 2004-08-24 | 2008-04-10 | フリースケール セミコンダクター インコーポレイテッド | 異なる材料から成る構成素子を有する半導体トランジスタ及び形成方法 |
| JP4777987B2 (ja) * | 2004-08-24 | 2011-09-21 | フリースケール セミコンダクター インコーポレイテッド | 異なる材料から成る構成素子を有する半導体トランジスタ及び形成方法 |
| US7514747B2 (en) | 2006-07-13 | 2009-04-07 | Oki Semiconductor Co., Ltd. | Silicon-on-insulator semiconductor device |
| JP2009099920A (ja) * | 2007-10-18 | 2009-05-07 | Fumihiko Hirose | 電子スイッチ |
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