JPH0314273A - 静電誘導トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 静電誘導トランジスタにおいて、第１導電型の半導体層
の一主面の周縁部に前記第１導電型領域を形成し、該第
１導電型の半導体領域とその第１導電型の半導体領域に
最も近い第２導電型のゲート領域間の耐圧が、前記第２
導電型のゲート領域と前記第１導電型の半導体層の他方
の主面に形成される第１導電型のトレイン領域間の耐圧
よりも低くなるようにしたものである。このことにより
、ドレイン−ゲート間に耐圧値以上の逆バイアス電圧が
印加された場合、アバランシ降伏は前記第１導電型の半
導体領域とその前記第１導電型の半導体領域に最も近い
前記第２導電型のゲート領域間の空乏層領域内で限定的
に発生されるので、アバランシ降伏により発生するホッ
トキャリアが第１導電型のソース領域に流入されること
がなくなり、従来ドレイン−デー１〜間に耐圧値以」二
の逆バイアス電圧が印加された場合に生じていた素子の
耐圧の劣化及び素子の破壊が生しることがなくなる。

〔産業上の利用分野〕

本発明は、静電誘導型トランジスタ（ＳｔａＬｉｃＩｎ
ｄｕｃｔｉｏｎ　Ｔｒａｎｓｉｓｔｏｒ）に係り、特に
ｌ・レインゲート間に耐圧値以上の逆バイアス電圧を印
加した場合でも素子の耐圧の劣化及び素子の破壊が生じ
ることがない静電誘導型トランジスタに関する。

〔従来の技術〕

静電誘導型トランジスタ（以下、ＳＩＴと略称する）は
、縦型構造にすることによりマルチチャネル化すること
が容易であるので大電流化が可能であり、またドレイン
−ゲート間に高抵抗層を挿入することにより、ドレイン
電極−１・間の耐圧を高耐圧にすることが可能であるこ
とから木電力用に適している。

第４図は従来の５ＩＴＩＯの構造を示す断面図である。

同図において、Ｓｉ等からなるｎ゛型基板１１上にばｎ
−型エピタキシャル層１２が形成されており、そのｎ−
型エビタ；１−シャル層１２の一主面側にはｐ゛型ゲー
ト領域１３，１３，１３．及びｎ゛型ソース領域１４．
１４が形成されている。

また、ｐ゛型ゲート領域１３，１３，１３．及びｎ゛型
ソース領域１４，１４ば、前記ｎ−型エピクキシャル層
１２上に形成された酸化膜を一部エッチングすることに
より形成されたコンタクトホールを介して、それぞれへ
！等からなるゲート電極１６．ソース電極１７．１７に
接続されている。

また、ｎ゛基板１１の他方の主面」二には、Ａｇ等から
なるドレイン電極１８が形成されている。なお、ｎ゛型
ソース領域１４は多結晶シリコン２１を介しソース電極
１７に電気的に接続されている。

上記構成において、ｎ−型エピタキシャル層１２内のｎ
゛型ソース領域１４の下方のｐ゛型ゲート領域１３．Ｐ
”型ゲート領域１３間に挟まれた領域は、チャンネル領
域１９．１９となっており、また、ｎ−型エビタギシャ
ル層１２及びｎ゛型基板１１はドレイン領域となってい
る。

上記構成の５ＩＴＩＯはノーマリオフ型のＳＴＴであり
、ゲート電極１６．ソース電極１７，１７間に、所定の
電圧値以上の順方向バイアス電圧を加えない場合には、
前記チャネル領域１９はずべて空乏化されており、ソー
ス−ドレイン間には電流が流れないようになっている。

次に第５図（ａ）、　（ｂ）は、それぞれドレイン−ソ
ース間耐圧（ＢＶｏｓｓ）　、　　ドレイン−ゲート間
耐圧（ＢＶ［１ＧＯ）の測定を行う場合の、ゲート電極
（Ｇ）１６．　　ソース電極（Ｓ、）１７及びドレイン
電極（Ｄ）１８への電圧印加方法を示す図である。

ドレイン−ソース間耐圧（Ｂ　Ｖｎｓｓ）の測定を行う
場合には、同図（ａ）に示すように、ゲート電極１６及
びソース電極１７に等電圧を印加し、またゲート電極１
６とドレイン電極１８に逆方向バイアス電圧■８を印加
する。

また、ドレイン−ゲート間耐圧（ＢＶＤＧＯ）を測定を
行う場合には、ゲート電極１６とドレイン電極１８間に
逆方向バイアス電圧ｖａを印加する。

このように、ドレイン−ソース間耐圧（Ｂ　Ｖｎｓｓ）
　。

ドレイン−ゲート間耐圧（Ｂ　Ｖ　ＤＧＯ）のいスレノ
測定時にも、ゲート−ドレイン間は逆バイアスされる。

従って、ドレイン−ソース間耐圧（ＢＶｎｓｓ）及びド
レイン電極−Ｉ・間耐圧（ＢＶＤＧＯ）のいずれの測定
時においても、ｐ＋型ゲート領域１３とｎ−型エピタキ
シャル層（ドレイン層）１２の接合が逆バイアスされる
ので、その接合の両側、特に不純物濃度の低いｎ−型エ
ピタキシャル層１２内に空乏化ｖ４域２０が広く形成さ
れる（第６図参照）。そして、逆方向バイアス電圧Ｖ３
をさらに増加すると、第６図に示すように上記空乏化領
域２０はｎ−型エピタキシャル層１２とｎ４型基板１１
の界面にまで達するようになる。そして最大電界Ｅ　ｍ
ａｘが加わるｐ゛型ゲート領域１３とｎ型エピタキシャ
ル層１２の接合面の電界Ｅが、アバランシ降伏の発生す
る臨界電界Ｅ　ｃ　ｒ　ｌ　ｔに達すると、上記ｐ’型
ゲート領域１３とｎ−型エピタキシャル層１２の接合面
でアバランシ降伏が起こり、空乏化領域２０内でなだれ
的に電子・正孔対が発生するようになる（第６図におい
て、発生する電子を黒丸で、正孔を白丸で示している）
。そして、その発生した電子・正孔対の一方のキャリア
である電子は、空乏、化領域２０内の電界已により加速
されて、その運動エネルギーが大きくなり（ホットエレ
クトロンとなり）、結晶欠陥の多いｎ−型エピタキシャ
ル層１２とｎ゛型基板１１の界面で２次的なアバランシ
降伏を発生させる。このｎ型エピタキシャル層１２とｎ
゛型基板１１の界面で発生した電子・正孔対の内、電子
は空乏化領域２０内の電界Ｅにより加速され、いわゆる
ホットエレクトロンとなってｎ＋型基板１１へ、正孔ば
同しく空乏領域２０内の電界Ｅによって加速され、いわ
ゆるホットボールとなってｐ゛型ゲー）８Ｕ域１３へ向
かって流れて行くが、その正札（ボッ１−ボール）の一
部はチャネル領域１９及びｎ”型ソース領域１４に流入
する。

〔発明が解決しようとする課題〕

上述のようにして、２次的アバランシ降伏により発生し
た正孔がチャネル領域１９及びｎ゛型ソース領域１４に
ホットポールとなって流入されると、素子の耐圧特性が
劣化し、さらには素子的破壊につながる場合がある。第
５図（ａ）に示すような、ドレイン・ソース間耐圧ＢＶ
ｎｓｓの測定時には、このｎ゛型ソース領域１４に流入
される正孔の存在を、ソース電流Ｉｓとして観測するこ
とができる。

上記素子的破壊は、」１記２次的アバランシ降伏により
発生した正孔（ボットポール）が、ｎ゛型ソース領域１
４に流入する際、空乏化領域２０内の電界Ｅにより得た
エネルギーを、不純物濃度の差が大きいｎ゛型ソース領
域１４とｎ−型エビタ・トシャル層１２の界面部におい
て熱として放出することにより生じるものと予測される
。

本発明は、ドレイン領域−１・間に耐圧値以上の逆バイ
アス電圧が印加された場合でも、ドレイン層のアバラン
シ降伏によって発生するキャリアが、チャネル領域及び
ソース領域に流入せず、したがって素子の耐圧劣化及び
素子的破壊が生じることがない静電誘導トランジスタ（
ＳＩＴ）を提供することを目的とする。

〔課題を解決するための手段〕

上記目的を達成するために、第１導電型の半導体層の一
主面近傍に所定の間隔で配設された第２の導電型のゲー
ト領域と、前記第１導電型の半導体層の一主面近傍で前
記第２導電型のゲート領域の間に、前記ゲート領域より
も浅く形成された前記第１導電型のソース領域と、前記
第１導電型の半導体層の他方の主面に形成された第１の
導電型のドレイン領域とを備えた静電誘導トランジスタ
において、前記第１導電型の半導体層の一主面の周縁部
に形成された前記第１導電型の半導体領域を有し、該第
１導電型の半導体領域とその第１導電型の半導体領域に
最も近い前記第２導電型のゲート領域間の耐圧は、前記
第２導電型のゲーＨＪ域と前記第１導電型のドレイン領
域間の耐圧よりも低いことを特徴とする。

〔作　　　用〕

ドレイン−ゲート間に耐圧値以上の逆バイアス電圧が印
加された場合、第１導電型の半導体層の周縁部に形成さ
れた前記第１導電型の半導体領域とその第１導電型の半
導体領域に最も近い第２導電型のゲート領域間の耐圧が
、第２導電型のゲート領域と第１ｓ電型のドレイン領域
間の耐圧よりも低いので、アバランシ降伏は前記第１導
電型の半導体領域とその第１導電型の半導体領域間の空
乏層領域で発生ずる。このアバランシ降伏により発生ず
るホットキャリアは空乏層領域内の電界により前記第１
導電型の半導体領域に近い第２導電型のゲート領域内に
流入され、第１導電型のソース領域に流入されることは
ない。

従って、耐圧値以上の逆バイアス電圧がドレイン−ゲー
ト間に印加されても、従来のように前記第２導電型のソ
ース領域直下の前記第１導電型の半導体層と前記第１導
電型のドレイン領域の界面部でアバランシ降伏が発生す
ることはなく、そのため従来の静電誘導トランジスタの
ように、前記界面部におけるアバランシ降伏により発生
するホットキャリアが前記第１導電型のソース領域に流
入することはない。このため、耐圧値以上の逆バイアス
電圧をドレイン−ゲート間に印加した場合における素子
の耐圧の劣化及び素子の破壊が生じることはない。

〔実　　施　　例〕

０ 以下、図面を参照しながら本発明の実施例に一ついて説
明する。

第１図は、本発明に係る一実施例である静電誘導トラン
ジスタ（ＳＩＴ）の断面構成図である。

なお、前記第４図に示すＳＩＴとの同一領域には同一番
号を付与している（但し、ｎ”型エピタキシャル層、絶
縁膜は形状が少し異なるため、それぞれ１２′、１５′
としている）。

前記第４図に示す従来の５ＩＴＩＯとの相違は、ｎ−型
エピタキシャル層１２′の一主面の周縁部に、ｎ′″型
の半導体領域３１が形成されていることである。このｎ
′″型領域３１は本実施例においては、ｎ゛゛ソース領
域１４を形成する工程において形成しており、その不純
物濃度及びその深さ（膜厚）はｎ゛゛ソース領域１４と
同様になっている。また、上記ｎ゛型領領域１の上面に
は多結晶シリコン２１が形成されており、さらにその多
結晶シリコン２１上にはＡｊ２．ＡＰ、−３ｉ等からな
る、電極４１が形成されている。尚、この電極４１はオ
ープンとなっている。

また、ｎ−型エピタキシャル層１２′の周縁部側の最端
のｐ“型ゲート領域１３（以後、便宜上最端ｐ゛゛ゲー
ト領域１３′と記述する）と、上記ｎ゛型領領域３１間
距離１．ｌ　は約１５μｍ、上記最端ｐ“型ゲート領域
１３の下端及び他のｐ゛型ゲート領域１３の下端からｎ
゛゛基板１１とｎ型エピタキシャル層１２′の界面部ま
での距離１２は約２０μｍとなっている。このように１
＋＜１２となっているため、ゲート電極１６とドレイン
電極１８間にゲート−ドレイン間の耐圧値以上の逆バイ
アス電圧を印加した場合、前記最端ｐ゛゛ゲート領域１
３′と前記ｎ゛型領領域３１間耐圧ＢＶＲＧは、前記最
端ｐ゛゛ゲート領域１３′及び他のｐ゛型ゲー１〜領域
１３とｎ゛゛基板１１間の耐圧ＢＶｏＧよりも小さくな
っている（　Ｂ　Ｖ　ＲＧ　＜　Ｂ　ＶＤＧ）。また、
周知のようにｎ−型エピタキシャル層１２′と酸化膜１
５′の界面部には界面準位（Ｉｎｔｅｒｆａｃｅ　５ｔ
ａｔｅ　）が存在し、また酸化膜１５′内にも固定電荷
（Ｆｉｘｅｄ　Ｃｈａｒｇｅ）　、可動イオン電荷（Ｍ
ｏｂｉｌｅ　Ｔｏｎｉｃ　Ｃｈａｒｇｅ　）　、さらに
は酸化膜１１ ２ ５′内にトラップされた電荷（Ｔｒａｐｐｅｄ　Ｃ＋＋
ａｒｇｅ）が存在するため、ｎ−型エピタキシャル層１
２′と酸化膜１５′の界面部は電気的に不安定であり、
その絶縁特性も不安定になっている。従って、」１記１
＋、Ｑ２の距離は上記ｎ−型エビタキシャル層１２′と
酸化膜１５′の界面部の絶縁特性を考慮して決めること
が好ましい。

前記第４図（ａ）に示すように、ゲート電極１６とドレ
イン電極１８にゲート（ｐ”型ゲーＨＪ域１３または最
端ｐ＋型ゲート領域１３）−ドレイン（ｎ−型エピタキ
シャル層１２及びｎ゛゛板１１）間が逆バイアスされる
ような電圧■３を印加すると、その逆バイアス電圧Ｖ８
の増加に伴って第２図に破線で示すように空乏層領域３
２が広がっていき、上記逆バイアス電圧が所定の電圧値
に達すると、その空乏層領域３２はｎ゛゛基板１１とｎ
型エピタキシャル層１２′の界面部よりも先に、ｎ−型
エピタキシャル層１２′とｎ゛型領領域３１界面部に達
する。そして、さらに逆バイアス電圧■８を増加して、
最端ｐ゛型ゲート領域１３′とｎ−型エピタキシャル層
１２′の接合部がアバランシ降伏の発生ずる臨界電界Ｅ
　ｃ　ｒ　Ｉ　ｔに達すると、上記接合部において第１
次のアバランシ降伏が発生ずる。

そして、この第１次アバランシ降伏によるホットキャリ
アは主に、最端ｐ＋型ゲート領域１３′とｎ゛型領領域
３１間に流れるため、〔従来技術〕の項で前述したメカ
ニズムによって結晶欠陥が多く含まれているｎ−型エピ
タキシャル層１２′とｎ゛型領領域３１界面部において
２次的なアバランシ降伏を引き起こさせることがない。

このことにより、ゲート−ドレイン間に耐圧値以上の逆
バイアス電圧が印加されても、ｎ＋型ソース領域１４の
直下の空乏層領域３２においてはアバランシ降伏は起こ
らず、従って従来のようにチャネル領域１９及びｎ゛゛
ソース領域１４に正孔（ホラ１〜ホール）が流入するこ
とはなくなる。

このように、ｎ゛゛ソース領域１４の直下の空乏層領域
３２でアバランシ降伏が発生する前に、最端ｐ゛゛ゲー
ト領域１３′とｎ゛型領域３１間３ ４ の空乏層領域３２で先にアバランシ降伏を発生させるの
で、ゲート−ドレイン間の耐圧値以上の逆バイアス電圧
を印加しても、従来のようにチャネル領域１９及びｎ゛
゛ソース領域１４に正孔（ポンドボール）が流入される
ことが無くなり、素子耐圧の劣化、さらには素子的破壊
が生じることはない。

次に、第３図（ａ）〜（ｈ）を参照して上記構成のｎチ
ャネルのＳＩＴの製造方法を説明する。

これらの図は、１単位のｎチャネルＳＩＴの部分を示す
断面図であり、各部の寸法関係は、工程を理解し易くす
るために、誇張されており、現実のデバイスと比例して
いない。

まず、第３１図（ａ）に示すように例えばｓｂ等のドナ
ーが高濃度にドープされたＳｉから成るｎ゛゛基板１１
の一方の主面上全体にエピタキシャル成長により約２５
μｍの厚さにｎ−型エピタキシャル層５２を形成する。

続けて、同図（ｂ）に示すように、前記ｎ−型エピタキ
シャル層５２の表面全体にＳｉＯ□等からなる第１の酸
化膜４１を約７００λの厚さに形成した後、同図（Ｃ）
に示すように、フォトリソグラフィ法により前記周辺ｐ
“型デー１〜領Ｍｉ１３及び最端ｐ゛゛ゲート領域１３
′の形成位置の上方に位置する第１の酸化膜４１をエツ
チングにより除去する。

そして、次に前記絶縁膜４１及びフォトレジスト４２を
マスクとしてＢ（ボロン）等のアクセプタをデポジショ
ンし、上面に前記第１の酸化膜４１が形成されていない
ｎ−型エピタキシャル層５２０表面近傍に不純物濃度が
約Ｉ　Ｘ　１０　ｌ９ｃｍ−３のｐ゛型領領域４３４３
を形成する。

さらに続けて、同図（ｄ）に示すようにドライブイン拡
散を行い、前記ｐ゛型領領域３．４３をｎ型エピタキシ
ャル層５２内に、さらに深く拡散させて、それぞれＰ゛
゛ゲート領域１３．端部ｐ゛゛ゲート領域１３′を形成
する。また、このドライブイン拡散に続いて、ｎ−型エ
ピタキシャル層５２の表面上にはＳ　ｉ　０２からなる
第２の酸化膜４６が形成される。

さらに、同図（ｅ）に示すように、フォトリソグラ５ ６ ソイ法により第２の酸化膜４６の前記ｎ゛゛ソース領域
１４及びｎ゛型領領域３１形成される位置の上方に位置
する部分を除去した後、常圧又は減圧ＣＶＤ法を用いた
ＳｉＨ４の熱分解法（Ｓｉｌａｎｅｔｈｅｒｍａｌ　ｄ
ｅｃｏｍｐｏｓｉｔｉｏｎ）等により、前記第２の酸化
膜４６が形成されているｎ−型エピタキシャル層５２の
上面に多結晶シリコン（Ｐｏｌｙｓｉｌｉｃｏｎ）４７
を形成する。続けて、前記第２の酸化膜４６及び多結晶
シリコン４７が形成されているｎ−型エピタキシャル層
５２の上面にＰ（リン）等のドナーイオンをイオン注入
し、前記第２の酸化膜４６が形成されていない、ｎ−型
エピタキシャル層５２の表面近傍に約０・４μｍの深さ
で、不純物濃度が約１×１０２０ｃｍ−３のｎ゛゛ソー
ス領域１４及びｎ＋型領領域３１形成する。そして、次
にフォトリソラフィ法により、前記多結晶シリコン４７
を選択的に除去し、前記ｎ゛゛ソース領域１４の上部及
びそのｎ１型ソース領域１４の両端の第２の酸化膜４６
の一部の上方、さらには前記ｎ゛型領領域１の上部及び
そのｎ゛型領領域３１一端に隣接する第２の酸化膜４６
の一部上方に多結晶シリコン２１を形成する。

さらに、同図（ｇ）に示すようにフォトリソグラフィ法
により前記ｐ゛゛ゲート領域１３及び最端ｐ。

型ゲー）？ｉｌ域１３′の上部に位置する前記第２の酸
化膜４６を選択除去して、コンタクトホールの形成を行
い、次にスパッタ法、または真空蒸着法等によりＡｆｆ
ｉ、Ａｊ２−３ｉ等の電極材料を、前記酸化膜１５′及
び多結晶シリコン２１が形成されているｎ−型エピタキ
シャル層１２′の上面全体に形成する。そして、フォト
リソグラフィ法により上記電極材料を選択的に除去して
、前記ソース電極１５、前記ゲート電極１６，１６、及
び電極４１を形成する。さらに、スパッタ法、真空蒸着
法等によりｎ゛゛基板１１の他方の主面上にＮｉ、Ａｕ
等の電極材料を形成し、ドレイン電極１８を形成する。

なお、」１記実施例ばｎチャネルＳＩＴへの適用例であ
るが、本発明は導電型を逆にしたｐチャネルＳＩＴにも
適用できる。また、Ｓｉデバイスに７ ８ 限らず、ＧｅもしくはＧａＡｓ等の化合物半導体でもよ
い。

〔発明の効果〕

本発明によれば、ゲー）−１’レイン間に耐圧値以上の
逆バイアス電圧が印加された場合に発生ずるアバランシ
降伏を、前記第１導電型の半導体層の一主面の周縁部側
に設けられた第１導電型の半導体領域とその第１導電型
の半導体領域に最も近い第２導電型のゲート領域間にお
いてのみ限定して発生させるようにしたので、ゲート−
ドレイン間に耐圧値以上の逆バイアス電圧が印加された
場合でも、アバランシ降伏により発生されるホン１〜キ
ヤリアが第１導電型のソース領域に流入することがなく
なりニゲート・ドレイン間に耐圧値以上の逆バイアス電
圧が印加された場合でも素子の耐圧の劣化及び素子的破
壊が生じることはない。

【図面の簡単な説明】 第１図は本発明に係る一実施例の静電誘導トランジスタ
（ＳＩＴ）の断面構成図、 第２図は上記実施例においてゲート−ドレイン間に逆バ
イアス電圧が印加された場合の空乏層領域の広がりを示
す図、 第３図（ａ）〜（ｇ）は上記一実施例の製造方法を説明
する製造工程図、 第４図は従来の静電誘導トランジスタ（ＳＩＴ）の断面
構成図、 第５図（ａ）、　（ｂ）はそれぞれドレイン−ソース間
の耐圧ＢＶｏｓｓ、　　ドレイン−ゲート間の耐圧ＢＶ
ＩｌｌＧ。 の測定方法を説明する図、 第６図は上記従来の静電誘導トランジスタにおいてドレ
イン−ゲート間に逆バイアス電圧が印加された場合の空
乏層領域の広がりを示す図である。 １１・・・・ｎ゛゛基板、 １２′・・・ｎ”型エピタキシャル層、１３・・・・Ｐ
゛型ゲート領域、 １３′・・・最端ｐ°型ゲート領域、 １４・・・・ｎ゛゛ソース領域、 １５′・・・酸化膜、 １６・・・・ゲート電極、 １７・・・・ソース電極、 ９ ０ １８・・・・ドレイン電極、 １９・・・・チャネル領域、 ３１・・・・ｎ゛型領領域

Claims (1)

1. 【特許請求の範囲】 第１導電型の半導体層の一主面近傍に所定の間隔で配設
   された第２の導電型のゲート領域と、前記第１導電型の
   半導体層の一主面近傍で前記第２導電型のゲート領域の
   間に、前記ゲート領域よりも浅く形成された前記第１導
   電型のソース領域と、前記第１導電型の半導体層の他方
   の主面に形成された第１の導電型のドレイン領域とを備
   えた静電誘導トランジスタにおいて、 前記第１導電型の半導体層の一主面の周縁部に形成され
   た前記第１導電型の半導体領域を有し、該第１導電型の
   半導体領域とその第１導電型の半導体領域に最も近い前
   記第２導電型のゲート領域間の耐圧は、前記第２導電型
   のゲート領域と前記第１導電型のドレイン領域間の耐圧
   よりも低いことを特徴とする静電誘導トランジスタ。