CN116404031B - 半导体结构及其制备方法 - Google Patents

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Abstract

本申请提供一种半导体结构及其制备方法，涉及半导体技术领域，用于解决半导体器件功耗大的问题，该半导体结构包括衬底，衬底包括多个间隔设置的有源区；有源区中具有源极和漏极，源极和漏极之间具有栅极，栅极下方有沟道区；源极和漏极均包括掺杂区，源极的掺杂区和漏极的掺杂区沿栅极的中轴线对称设置；各掺杂区包括第一子掺杂区、第二子掺杂区和第三子掺杂区，第一子掺杂区、第二子掺杂区和第三子掺杂区由顶部至底部依次设置，第三子掺杂区靠近沟道区的一端向第一子掺杂区延伸并与第一子掺杂区连接；其中，第一子掺杂区和第三子掺杂区的掺杂浓度大于第二子掺杂区的掺杂浓度。本申请能够减小PN结的反偏漏电流，从而减小半导体器件的功耗。

Description

半导体结构及其制备方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。
背景技术
随着半导体器件制造技术的飞速发展，在半导体集成电路中应用有大量的MOS晶体管(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)。
相关技术中，为了提高MOS晶体管的性能，衬底中通常会通过掺杂工艺进行离子掺杂，例如，在P型半导体中进行N型掺杂形成NMOS晶体管，在N型半导体中进行P型掺杂形成PMOS晶体管，而在掺杂界面处会形成PN结。
然而，相关技术中，以NMOS晶体管为例，当晶体管中的漏极接高电位，而衬底接低电位时，则PN结处存在漏电现象，从而导致半导体器件的功耗较大的技术问题。
发明内容
鉴于上述问题，本申请实施例提供一种半导体结构及其制备方法，能够减小PN结的漏电现象，从而能够减小半导体器件的功耗，进而提高半导体器件的性能。
为了实现上述目的，本申请实施例提供如下技术方案：
本申请实施例第一方面提供一种半导体结构，包括：
衬底，所述衬底包括多个间隔设置的有源区；所述有源区中具有源极和漏极，所述源极和所述漏极之间具有栅极，所述栅极下方具有沟道区；
所述源极和所述漏极均包括掺杂区，所述源极的所述掺杂区与所述漏极的所述掺杂区沿所述栅极的中轴线对称设置；
各所述掺杂区包括第一子掺杂区、第二子掺杂区和第三子掺杂区，所述第一子掺杂区、所述第二子掺杂区和所述第三子掺杂区沿所述衬底的厚度方向由顶部至底部依次设置，且所述第三子掺杂区靠近所述沟道区的一端向所述第一子掺杂区延伸并与所述第一子掺杂区连接；
其中，所述第一子掺杂区和所述第三子掺杂区的掺杂浓度大于所述第二子掺杂区的掺杂浓度。
作为一种可选的实施方式，所述第一子掺杂区、所述第二子掺杂区和所述第三子掺杂区的掺杂类型相同。
作为一种可选的实施方式，所述第一子掺杂区和/或所述第三子掺杂区的掺杂浓度为1x1019cm-3～1x1021cm-3；
和/或，
所述第二子掺杂区的掺杂浓度为1x1016cm-3～1x1018cm-3。
作为一种可选的实施方式，
所述第一子掺杂区沿所述衬底的厚度方向的深度为45nm～55nm；
和/或，所述第二子掺杂区沿所述衬底的厚度方向的深度为50nm～90nm；
和/或，所述第三子掺杂区沿所述衬底的厚度方向的深度为50nm～105nm。
作为一种可选的实施方式，所述第一子掺杂区在所述衬底上的投影和所述第三子掺杂区在所述衬底上的投影分别与其对应的所述掺杂区在所述衬底上的投影重合；
且所述第二子掺杂区在所述衬底上的投影面积小于所述第一子掺杂区在所述衬底上的投影面积。
作为一种可选的实施方式，所述第二子掺杂区在所述衬底上的投影面积为所述第一子掺杂区在所述衬底上的投影面积的3/4～4/5。
本申请实施例第二方面提供一种半导体结构的制备方法，包括：
提供衬底，所述衬底中形成有多个间隔设置的有源区；
在所述有源区中形成源极和漏极，所述源极和所述漏极之间形成栅极，所述栅极下方形成沟道区；
所述源极和所述漏极中分别形成有掺杂区，所述源极的所述掺杂区与所述漏极的所述掺杂区沿所述栅极的中轴线对称设置；
对各所述掺杂区进行掺杂，以在各所述掺杂区形成掺杂浓度不同的第一子掺杂区、第二子掺杂区和第三子掺杂区，所述第一子掺杂区、所述第二子掺杂区和所述第三子掺杂区沿所述衬底的厚度方向由顶部至底部依次设置；且所述第三子掺杂区靠近所述沟道区的一端向所述第一子掺杂区延伸并与所述第一子掺杂区连接；
其中，所述第一子掺杂区和所述第三子掺杂区的掺杂浓度大于所述第二子掺杂区的掺杂浓度。
作为一种可选的实施方式，所述对各所述掺杂区进行掺杂，以在各所述掺杂区形成掺杂浓度不同的第一子掺杂区、第二子掺杂区和第三子掺杂区，包括：
对所述掺杂区进行离子掺杂，以使所述掺杂区的掺杂浓度达到第一掺杂浓度；
在所述掺杂区上形成第一掩膜层，所述第一掩膜层在背离所述栅极的一侧具有开口，所述开口暴露出部分所述掺杂区；
以所述第一掩膜层为掩膜，对所述掺杂区进行反型掺杂，以使所述掺杂区沿厚度方向且从顶部至底部的部分区域的掺杂浓度达到第二掺杂浓度；
对所述掺杂区靠近所述衬底的顶部的区域进行离子掺杂，以使所述掺杂区靠近顶部的区域的掺杂浓度达到第三掺杂浓度，其中，所述掺杂区的靠近顶部且掺杂浓度为第三掺杂浓度的区域形成为第一子掺杂区，所述掺杂区保留的掺杂浓度为所述第二掺杂浓度的区域形成为第二子掺杂区，所述掺杂区的靠近底部以及与所述第一子掺杂区连接的，且掺杂浓度为第一掺杂浓度的区域形成为第三子掺杂区；
其中，所述第一掺杂浓度和所述第三掺杂浓度均大于所述第二掺杂浓度。
作为一种可选的实施方式，所述对各所述掺杂区进行掺杂，以在各所述掺杂区形成掺杂浓度不同的第一子掺杂区、第二子掺杂区和第三子掺杂区，包括：
沿垂直所述衬底的主表面的方向，对所述掺杂区的底部以第一能量和第一剂量进行掺杂，以使所述掺杂区的底部的掺杂浓度达到第一掺杂浓度；并沿朝向所述沟道区一侧倾斜的方向，以第二能量和第一剂量进行掺杂，以使所述掺杂区靠近所述沟道区的一侧的掺杂浓度达到第一掺杂浓度，所述掺杂区中掺杂浓度为第一掺杂浓度的区域形成为第三子掺杂区；
沿垂直所述衬底的主表面的方向，对所述掺杂区以第三能量和第二剂量进行掺杂，以使所述掺杂区的中间区域的掺杂浓度达到第二掺杂浓度，所述掺杂区中掺杂浓度为第二掺杂浓度的区域形成为第二子掺杂区；
沿垂直所述衬底的主表面的方向以第四能量和第三剂量对所述掺杂区进行掺杂，以使所述掺杂区的顶部的掺杂浓度达到第三掺杂浓度，所述掺杂区中掺杂浓度为所述第三掺杂浓度的区域形成为第一子掺杂区；
其中，所述第一能量、所述第二能量、所述第三能量和所述第四能量依次减小；所述第一剂量和所述第三剂量大于所述第二剂量。
作为一种可选的实施方式，向所述栅极施加电压时，所述沟道区靠近所述栅极的区域形成有反型层，所述反型层与所述第一子掺杂区对应设置。
作为一种可选的实施方式，所述第一子掺杂区和/或所述第三子掺杂区的掺杂浓度为1x1019cm-3～1x1021cm-3；
和/或，
所述第二子掺杂区的掺杂浓度为1x1016cm-3～1x1018cm-3。
作为一种可选的实施方式，所述第一掺杂浓度和所述第三掺杂浓度相等。
本申请实施例提供的半导体结构及其制备方法中，衬底包括多个间隔设置的有源区，有源区中具有源极和漏极，源极和漏极之间具有栅极，栅极下方具有沟道区；源极和漏极均包括掺杂区，源极的掺杂区和漏极的掺杂区沿栅极的中轴线对称设置，通过使各掺杂区包括第一子掺杂区、第二子掺杂区和第三子掺杂区，第一子掺杂区、第二子掺杂区和第三子掺杂区沿衬底的厚度方向由顶部至底部依次设置，且第三子掺杂区靠近沟道区的一端向第一子掺杂区延伸并与第一子掺杂区连接，并使得第一子掺杂区和第三子掺杂区的掺杂浓度大于第二子掺杂区的掺杂浓度，这样，通过增大第三子掺杂区的扩散过电势和第二子掺杂区的欧姆过电势，以降低源/漏极与衬底之间耗尽区过电势，从而实现减小PN结的反偏漏电流的目的，进而减小半导体器件的功耗，提高半导体器件的性能。
除了上面所描述的本申请实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本申请实施例提供的半导体结构及其制备方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的半导体结构中反向偏置的PN结的示意图；
图2为本申请实施例提供的半导体结构的一种结构示意图；
图3为载流子穿过PN结时的能垒示意图；
图4为本申请实施例提供的半导体结构的制备方法的流程示意图；
图5为图4中步骤S103的一种流程示意图；
图6为图4中步骤S103的另一种流程示意图。
附图标记：
100-半导体结构；110-衬底；120-晶体管；121-源极；122-漏极；
123-栅极；130-掺杂区；131-第一子掺杂区；132-第二子掺杂区；
133-第三子掺杂区；140-沟道区；150-栅极氧化层。
具体实施方式
为了提高MOS晶体管的性能，衬底中通常会通过掺杂工艺进行离子掺杂，例如，在P型半导体中进行N型掺杂形成NMOS晶体管，在N型半导体中进行P型掺杂形成PMOS晶体管，而在掺杂界面处会形成PN结。在PN结中，由于载流子浓度梯度的存在，空穴、电子会通过扩散作用的形式分别向掺杂浓度低的区域移动，PN交界面处空穴与电子复合，剩余的正负离子产生一个内在电场，这个电场会使载流子发生漂移运动，这一运动与扩散的方向正好相反，二者会达成动态平衡，这两种作用的结果是在PN结处形成一个电子、空穴都很稀少的耗尽区。然而，在半导体中，以NMOS晶体管为例，当晶体管中的漏极接高电位端，衬底接低电位端，PN结处存在反偏漏电流现象，从而导致半导体器件的功耗较大的技术问题。
有鉴于此，本申请实施例提供一种半导体结构及其制备方法，通过使各掺杂区包括第一子掺杂区、第二子掺杂区和第三子掺杂区，第一子掺杂区、第二子掺杂区和第三子掺杂区沿衬底的厚度方向由顶部至底部依次设置，且第三子掺杂区靠近沟道区的一端向第一子掺杂区延伸并与第一子掺杂区连接，并使得第一子掺杂区和第三子掺杂区的掺杂浓度大于第二子掺杂区的掺杂浓度，这样，通过增大第三子掺杂区的扩散过电势和第二子掺杂区的欧姆过电势，以降低源漏极与衬底之间耗尽区过电势，从而能够减小PN结的反偏漏电流的目的，进而减小半导体器件的功耗，提高半导体器件的性能。
为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。
图2为本申请实施例提供的半导体结构的结构示意图。请参照图2所示，本申请实施例提供一种半导体结构100，包括衬底110，衬底110包括多个间隔设置的有源区，示例性的，多个有源区可在衬底110中呈阵列排布。相邻有源区之间可以设置隔离结构(图中未示出)，隔离结构可以采用绝缘材料制成，绝缘材料可以包括但不仅限于为氧化硅、氧化锗和氧化硅锗，隔离结构可以有效阻隔相邻两个有源区之间的电子传输，降低信号干扰，从而保证各有源区内的电信号的稳定性，以提高半导体结构100的稳定性。
在一些实施例中，有源区中具有源极121和漏极122，源极121和漏极122之间具有栅极123，栅极123下方具有沟道区140，其中，沟道区140和栅极123之间设置有栅极氧化层150，其中，栅极氧化层150的材质可以为二氧化硅(SiO2)等；源极121和漏极122均包括掺杂区130；其中，各掺杂区130的掺杂元素的类型可以相同，且各掺杂区130的掺杂元素的类型与衬底110的掺杂元素的类型不同，例如，掺杂区130的掺杂元素的类型为P型，而衬底110的掺杂元素的类型为N型，这样，源/漏极和衬底110之间形成PN结，PN结内部形成耗尽层，如图1中所示。
可以理解的是，以NMOS晶体管为例，当PN结反向偏置时，根据反偏电压的不同，PN结的反偏漏电流的大小可由少数载流子扩散控制，也可以由少数载流子越过耗尽层进行控制。
可以理解的是，当无外加偏压时，PN结处于平衡，此时，PN结处无净电流，即PN结处的载流子迁移速率满足下列公式：
v(D→B)eq ＝ kD * Xh_D＝ kB * Xe_B ＝ v(B→D)eq (1)
其中，v(D→B)eq指的是PN结处高电位向低电位的载流子迁移速率；eq表示的是在平衡条件下；kD表示高电位的载流子迁移速率的系数；Xh_D表示为高电位的载流子浓度；kB表示低电位的载流子迁移速率的系数；Xe_B表示低电位的载流子浓度；v(B→D)eq指的是PN结处低电位向高电位的载流子迁移速率。
而在热激发过程中，则满足下列公式：
其中，表明可以通过热能克服一个高度为ΔG的能垒的可能性，如图3中所示，自然的，也可以通过电势能克服这个能垒，即:
其中，ΔGD→B和ΔGB→D均为势垒高度；kT表示常数和温度。
示例性的，如图2中所示，接高电位的漏极122可以为Drain，可以用D表示；而接低电位的衬底110可以为Body，用B表示；例如，图3中的Drain代表的是晶体管的漏极，Body代表的是衬底。
从图3中可知，当对耗尽层施加耗尽区过电势ηdep.时，则PN结处于非平衡的状态，由于耗尽层的耗尽区过电势ηdep.的存在而产生净电流，其大小满足下列公式：
v净∝ v(B→D)eq * exp(ηdep.) (4)
当半导体器件和温度都确定时，v(B→D)eq是确定的，因此，要减小PN结的反偏漏电流只能通过减小落在耗尽层的耗尽区过电势ηdep.来实现，而PN结处的反偏电压满足下列公式：
VDD＝ηhom+ηdiff.+ηdep. (5)
其中，VDD表示接漏极122的反偏电压；ηhom表示欧姆过电势；ηdiff.表示扩散过电势；ηdep.表示耗尽区过电势。
根据上述公式可知，可通过增大反偏时的欧姆过电势ηhom和/或扩散过电势ηdiff.，以实现减小耗尽层的耗尽区过电势ηdep.的目的，从而达到减小PN结的反偏漏电流的目的。
因此，为了增大反偏时的欧姆过电势ηhom和/或扩散过电势ηdiff.，以实现减小耗尽区过电势ηdep.的目的。
在本申请实施例中，各掺杂区130包括第一子掺杂区131、第二子掺杂区132和第三子掺杂区133，第一子掺杂区131、第二子掺杂区132和第三子掺杂区133沿衬底110的厚度方向由顶部至底部依次设置，且第三子掺杂区133靠近沟道区140的一端向第一子掺杂区131延伸并与第一子掺杂区131连接；其中，第一子掺杂区131和第三子掺杂区133的掺杂浓度大于第二子掺杂区132的掺杂浓度。这样，通过将第一子掺杂区131设置为高掺杂浓度，可以保证半导体器件的开启电流不变；将第二子掺杂区132设置为低掺杂浓度区，可以提高第二子掺杂区132的欧姆阻抗，从而增大第二子掺杂区132的欧姆过电势；而将第三子掺杂区133设置为高掺杂浓度，可以增加第三子掺杂区133的多数载流子而限制少数载流子的移动，使得少数载流子扩散层终止在第三子掺杂区133，以增大第三子掺杂区133的扩散过电势，从而实现减小源/漏极与衬底110之间耗尽区过电势的目的，以减小PN结的反偏漏电流，进而减小半导体器件的功耗，提高半导体器件的性能。
需要说明的是，栅极123两侧的源极121和漏极122均具有掺杂区130，源极121的掺杂区130与漏极122的掺杂区130沿栅极123的中轴线对称设置，如图2中所示。
另外，通过使第三子掺杂区133的掺杂浓度大于第二子掺杂区132的掺杂浓度，这样，可以很好的将少数载流子扩散层阻挡在第三子掺杂区133内，减少甚至避免了少数载流子越过耗尽层，从而能够减小PN结的反偏漏电流。
在一些实施例中，在同一个掺杂区130内，第一子掺杂区131、第二子掺杂区132和第三子掺杂区133的掺杂元素的类型可以相同，例如，第一子掺杂区131、第二子掺杂区132和第三子掺杂区133的掺杂元素的类型均为P型或者N型。
在一些实施例中，第一子掺杂区131的掺杂浓度可以为1x1019cm-3～1x1021cm-3，例如，第一子掺杂区131的掺杂浓度可以为1x1019cm-3、1x1020cm-3或者1x1021cm-3等；第三子掺杂区133的掺杂浓度也可以为1x1019cm-3～1x1021cm-3，例如，第三子掺杂区133的掺杂浓度可以为1x1019cm-3、1x1020cm-3或者1x1021cm-3等，具体可根据实际需求进行适应性设计。
另外，第一子掺杂区131的掺杂浓度和第三子掺杂区133的掺杂浓度均大于第二子掺杂区132的掺杂浓度，示例性的，第二子掺杂区132的掺杂浓度可以为1x1016cm-3～1x1018cm-3，例如，第二子掺杂区132的掺杂浓度为1016cm-3、1x1017cm-3或者1x1018cm-3。
其中，当半导体器件的开启电流大于阈值，且开启电流的响应速度满足要求时，第二子掺杂区132的掺杂浓度尽可能低一些，而掺杂深度尽可能大一些，以提高第二子掺杂区132的欧姆阻抗，从而提高第二子掺杂区132的欧姆过电势，减小PN结的反偏漏电流。
另外，为了通过第三子掺杂区133将少数载流子的扩散层阻挡在第三子掺杂区133内，其中，第三子掺杂区133的掺杂浓度和掺杂深度至关重要。
在一些实施例中，确定第三子掺杂区133的掺杂浓度，可通过例如分次实验(split)进行确定。
在具体实现时，以NMOS管为例，可取第一半导体器件和第二半导体器件的栅极123和衬底110短接并接地，在高电位端施加电压VDD并测量衬底110电流ISub，其中，ISub表示PN结处的反偏漏电流；第二半导体器件中第三子掺杂区133相比第一半导体器件的第三子掺杂区133的掺杂浓度不同，取衬底110电流最小时的掺杂浓度，重复此过程，直至找到衬底110电流ISub最低时所对应的掺杂浓度则作为第三子掺杂区133的掺杂浓度。
而第三子掺杂区133的掺杂深度的确定，可在第三子掺杂区133的掺杂浓度确定后，调整第三子掺杂区133的掺杂深度，具体的，取第一半导体器件和第二半导体器件的栅极123与衬底110短接并接地，在高电位端施加电压VDD并测量衬底110电流ISub，取衬底110电流最小时的掺杂深度，重复此过程，直至找到衬底110电流ISub最小时所对应的掺杂深度，以作为第三子掺杂区133的掺杂深度，以使得少数载流子扩散层终止在第三子掺杂区133内，从而减小PN结的反偏漏电流，减低半导体器件的功耗。
需要说明的是，实验过程中所采用的第一半导体器件和第二半导体器件中，可以只有第一子掺杂区131和第三子掺杂区133，可以没有第二子掺杂区132，若有第二子掺杂区132，则第一半导体器件和第二半导体器件的结构中第二子掺杂区132的结构以及形状大小需完全相同。
在一些实施例中，第一子掺杂区131沿衬底110的厚度方向的掺杂深度可以为45nm～55nm，例如，第一子掺杂区131沿衬底110的厚度方向的深度为45nm、50nm或者55nm等；第二子掺杂区132沿衬底110的厚度方向的掺杂深度为50nm～90nm，例如，第二子掺杂区132沿衬底110的厚度方向的深度为50nm、60nm、80nm、90nm等；第三子掺杂区133沿衬底110的厚度方向的掺杂深度可以为50nm～105nm，示例性的，第三子掺杂区133位于第二子掺杂区下方的掺杂厚度可以为90nm～105nm，例如，第三子掺杂区133位于第二子掺杂区下方的掺杂厚度可以为95nm、100nm、105nm等，而第三子掺杂区133朝向第一子掺杂区131一侧延伸的部分的掺杂深度可以为50nm～90nm，即第三子掺杂区133靠近沟道区140一侧的侧壁的掺杂深度可以为50nm～90nm，示例性的，第三子掺杂区133朝向第一子掺杂区131一侧延伸的掺杂深度可以为55nm、65nm、75nm、85nm以及90nm等。
可以理解的是，第一子掺杂区131的掺杂深度、第二子掺杂区132的掺杂深度以及位于第二子掺杂区132下方的第三子掺杂区133的掺杂深度依次增大。
在一些实施例中，第一子掺杂区131在衬底110上的投影和第三子掺杂区133在衬底110上的投影分别与其对应的掺杂区130在衬底110上的投影重合，即源/漏极122中的掺杂区130的顶部均进行离子掺杂形成为第一子掺杂区131，而靠近掺杂区130底部以及靠近沟道区140一端全部进行离子掺杂形成为第三子掺杂区133，以使得第三子掺杂区133靠近沟道区140的一侧向第一子掺杂区131延伸并与第一子掺杂区131连接；且第二子掺杂区132在衬底110上的投影面积分别小于第一子掺杂区131和第三子掺杂区133在衬底110上的投影面积，由于第三子掺杂区133的掺杂浓度和第一子掺杂区131的掺杂浓度大于第二子掺杂区132的掺杂浓度，且第三子掺杂区133靠近沟道区140的一端具有向第一子掺杂区131延伸的部分，这样，第三子掺杂区133沿第三子掺杂区133延伸的区域可以限制少数载流子的移动，使得少数载流子的扩散区终止在第三子掺杂区133，从而增大第三子掺杂区133的扩散过电势，进而降低PN结的反偏漏电流。
在一些实施例中，第二子掺杂区132在衬底110上的投影面积为第一子掺杂区131在衬底110上的投影面积的3/4～4/5。
可以理解的是，可通过增大第二子掺杂区132的面积，增大第二子掺杂区132的欧姆阻抗，从而提高第二子掺杂区132的欧姆过电势，进而减小耗尽区过电势，减小PN结的反偏漏电流。
需要说明的是，要使得少数载流子扩散层终止在第三子掺杂区133，则第三子掺杂区133需要较高的掺杂浓度和掺杂深度，但是，第三子掺杂区133的掺杂浓度若过高，则存在引起隧穿效应的可能，因此，在本申请实施例中，在避免隧穿效应的基础上，可以尽可能的提高第三子掺杂区133的掺杂浓度，以增大第三子掺杂区133的扩散过电势，从而减小PN结的反偏漏电流。
图4为本申请实施例提供的半导体结构的制备方法的流程示意图。请参照图4所示，本申请实施例还提供一种半导体结构的制备方法，包括如下步骤：
步骤S101：提供衬底，衬底中形成有多个间隔设置的有源区。
其中，衬底110可以为后续结构和工艺提供结构基础，该衬底110的材料可以包括硅、锗、硅锗、碳化硅，绝缘体上硅衬底以及绝缘体上锗衬底中任一者或多者。在本实施例中，衬底110的至少部分为硅衬底，硅材料可以为单晶硅。衬底110可以通过化学气相沉积法(Chemical Vapor Deposition，简称CVD)制备。
衬底110中的多个有源区可呈阵列排布。
步骤S102：在有源区中形成源极和漏极，源极和漏极之间形成栅极，栅极下方形成沟道区。
结合图2中所示，源极121和漏极122之间形成有沟道区140，栅极123位于沟道区140上方，且栅极123凸出衬底110的顶部，另外，栅极123和沟道区140之间形成有栅极氧化层150。
步骤S103：源极和漏极中分别形成有掺杂区，源极的掺杂区与漏极的掺杂区沿栅极的中轴线对称设置。
请继续结合图2中所示，对源极121和漏极122分别通过离子掺杂工艺进行离子掺杂，以使得源极121的掺杂区130和漏极122的掺杂区130以栅极123的中轴线对称设置，其中，源极121的掺杂区130和漏极122的掺杂区130的掺杂元素的类型可以相同。
步骤S104：对各掺杂区进行掺杂，以在各掺杂区形成掺杂浓度不同的第一子掺杂区、第二子掺杂区和第三子掺杂区，第一子掺杂区、第二子掺杂区和第三子掺杂区沿衬底的厚度方向由顶部至底部依次设置；且第三子掺杂区靠近沟道区的一端向第一子掺杂区延伸并与第一子掺杂区连接；其中，第一子掺杂区和第三子掺杂区的掺杂浓度大于第二子掺杂区的掺杂浓度。
示例性的，对各掺杂区130可通过离子注入或者离子扩散的掺杂工艺对各掺杂区130进行离子掺杂，且各掺杂区130的掺杂元素的类型可以与衬底110的掺杂元素的类型不同，另外，源极121和漏极122之间的沟道区140的顶部可以形成有晶体管120的栅极123等器件。
在一些实施例中，请参照图5所示，通过掺杂工艺对各掺杂区130进行离子掺杂，以在各掺杂区130形成掺杂浓度不同的第一子掺杂区131、第二子掺杂区132和第三子掺杂区133的步骤中，包括：
步骤S1041a：对掺杂区进行离子掺杂，以使掺杂区的掺杂浓度达到第一掺杂浓度。
具体的，可以以第一掺杂剂量对整个掺杂区130进行离子掺杂，以使得整个掺杂区130的掺杂浓度达到第一掺杂浓度。
步骤S1042a：在掺杂区上形成第一掩膜层，第一掩膜层在背离栅极的一侧具有开口，开口暴露出部分掺杂区。
可以理解的是，第一掩膜层覆盖掺杂区130靠近沟道区140的部分区域，暴露掺杂区130背离沟道区140的区域，以便后续对暴露的掺杂区130进行离子掺杂处理。
步骤S1043a：以第一掩膜层为掩膜，对掺杂区进行反型掺杂，以使掺杂区沿厚度方向且从顶部至底部的部分区域的掺杂浓度达到第二掺杂浓度。
由于整个掺杂区130目前的掺杂浓度为第一掺杂浓度，因此，可通过对掺杂区130中第一掩膜层所暴露的区域进行反型掺杂，以降低第一掩膜层所暴露区域的掺杂浓度，使得第一掩膜层所暴露区域的掺杂浓度达到第二掺杂浓度后停止掺杂，其中，第二掺杂浓度小于第一掺杂浓度。
步骤S1044a：对掺杂区靠近衬底的顶部的区域进行离子掺杂，以使掺杂区靠近衬底顶部的区域的掺杂浓度达到第三掺杂浓度。
具体的，当对第一掩膜层所暴露的区域进行反型掺杂后，对掺杂区130的顶部继续通过掺杂工艺进行掺杂，使得掺杂区130的顶部靠近表面的区域的掺杂浓度提高为第三掺杂浓度，并使得掺杂区130内部的部分区域的掺杂区130的掺杂的浓度为第二掺杂浓度，其中，第三掺杂浓度大于第二掺杂浓度。
这样，如图2中所示，掺杂区130的靠近顶部且掺杂浓度为第三掺杂浓度的区域形成为第一子掺杂区131，以保证半导体器件的开启电流；而掺杂区130保留的掺杂浓度为第二掺杂浓度的区域形成为第二子掺杂区132，以增加第二子掺杂区132的欧姆抗阻，从而减小耗尽层的过电势；掺杂区130的靠近底部以及与第一子掺杂区131连接的，且掺杂浓度为第一掺杂浓度的区域形成为第三子掺杂区133，这样，以通过第三子掺杂区133的高掺杂浓度增大第三子掺杂区133的扩散过电势，将少数载流子全部阻挡在第三子掺杂区133，以避免少数载流子越过耗尽层而形成反偏漏电流，从而能够实现减小PN结反偏漏电流的目的，降低半导体器件的功耗，进而提高半导体器件的性能。
在另一些实施例中，请参照图6所示，通过掺杂工艺对各掺杂区130进行离子掺杂，以在各掺杂区130形成掺杂浓度不同的第一子掺杂区131、第二子掺杂区132和第三子掺杂区133的步骤中，包括：
步骤S1041b：沿垂直衬底的主表面的方向，对掺杂区的底部以第一能量和第一剂量进行掺杂，以使掺杂区的底部的掺杂浓度达到第一掺杂浓度；并沿朝向沟道区一侧倾斜的方向，以第二能量和第一剂量进行掺杂，以使掺杂区靠近沟道区的一侧的掺杂浓度达到第一掺杂浓度，掺杂区中掺杂浓度为第一掺杂浓度的区域共同形成为第三子掺杂区。
结合图2所示，在本申请实施例中，衬底110的主表面指的是衬底110的上表面，垂直衬底110的主表面的方向可以理解为图2中衬底110的厚度方向。
可以理解的是，在本申请实施例中，在掺杂工艺中，可通过控制掺杂能量和方向，以实现目标区域的离子掺杂，第一能量和第二能量可以在1.8k～3.5k之间，且第一能量可以大于第二能量，例如，第一能量为3.5k，第二能量小于3.5k，如3k等，具体可根据实际需求进行适应性设计，而掺杂剂量可根据目标的掺杂浓度进行适应性设计，在此不做限制。
步骤S1042b：沿垂直衬底的主表面的方向，对掺杂区以第三能量和第二剂量进行掺杂，以使掺杂区的中间区域的掺杂浓度达到第二掺杂浓度，掺杂区中掺杂浓度为第二掺杂浓度的区域形成为第二子掺杂区。
通过控制第三能量的方式对掺杂区130中背离沟道区140的中间区域进行离子掺杂，其中，第三能量可以小于第一能量和第二能量，第三能量可以为2.0～2.5k，例如，第三能量为2.1k、2.2k、2.3k、2.5k等，第二剂量也可以根据第二子掺杂区132的掺杂浓度的目标需求进行适应性设计。
步骤S1043b：沿垂直衬底的主表面的方向以第四能量和第三剂量对掺杂区进行掺杂，以使掺杂区的顶部的掺杂浓度达到第三掺杂浓度，掺杂区中掺杂浓度为第三掺杂浓度的区域形成为第一子掺杂区。
其中，第一能量、第二能量、第三能量和第四能量依次减小；第一剂量和第三剂量大于第二剂量。
示例性的，第四能量可以在1.8k～2.1k之间，例如，第四能量为1.8k、1.9k、2.0k等。
上述方案中，在离子掺杂工艺中，可通过控制离子掺杂的能量和方向以对不同区域和不同深度进行离子掺杂，并通过控制相应区域的掺杂剂量，使得第一子掺杂区131和第三子掺杂区133的掺杂浓度大于第二子掺杂区132的掺杂浓度，以增大第三子掺杂区133的扩散过电势和第二子掺杂区132的欧姆过电势，将少数载流子全部阻挡在第三子掺杂区133，以避免少数载流子越过耗尽层而形成反偏漏电流，从而能够实现减小PN结反偏漏电流的目的，降低半导体器件的功耗，进而提高半导体器件的性能。
在一些实施例中，第一掺杂浓度和第三掺杂浓度可以相等，这样，可以降低制备难度。
另外，当向栅极123施加电压时，沟道区140靠近栅极123的区域形成有反型层，反型层与第一子掺杂区131对应设置，例如，反型层与第一子掺杂区131在水平方向上对齐设置，可以理解的是，反型层主要为沟道区140靠近栅极123一侧的薄层，其厚度例如为10nm。
在一些实施例中，第一子掺杂区131的掺杂浓度可以为1x1019cm-3～1x1021cm-3，例如，第一子掺杂区131的掺杂浓度可以为1x1019cm-3、1x1020cm-3或者1x1021cm-3等；第三子掺杂区133的掺杂浓度也可以为1x1019cm-3～1x1021cm-3，例如，第三子掺杂区133的掺杂浓度可以为1x1019cm-3、1x1020cm-3或者1x1021cm-3等，具体可根据实际需求进行适应性设计。
另外，第一子掺杂区131的掺杂浓度和第三子掺杂区133的掺杂浓度均大于第二子掺杂区132的掺杂浓度，示例性的，第二子掺杂区132的掺杂浓度可以为1x1016cm-3～1x1018cm-3，例如，第二子掺杂区132的掺杂浓度为1016cm-3、1x1017cm-3或者1x1018cm-3。
本申请实施例提供的半导体结构及其制备方法中，衬底包括多个间隔设置的有源区，有源区中具有源极和漏极，源极和漏极之间具有栅极，栅极下方具有沟道区；源极和漏极均包括掺杂区，源极的掺杂区和漏极的掺杂区沿栅极的中轴线对称设置，通过使各掺杂区包括第一子掺杂区、第二子掺杂区和第三子掺杂区，第一子掺杂区、第二子掺杂区和第三子掺杂区沿衬底的厚度方向由顶部至底部依次设置，且第三子掺杂区靠近沟道区的一端向第一子掺杂区延伸并与第一子掺杂区连接，并使得第一子掺杂区和第三子掺杂区的掺杂浓度大于第二子掺杂区的掺杂浓度，这样，通过增大第三子掺杂区的扩散过电势和第二子掺杂区的欧姆过电势，以降低源/漏极与衬底之间耗尽区过电势，从而实现减小PN结的反偏漏电流的目的，进而减小半导体器件的功耗，提高半导体器件的性能。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (9)

1.一种半导体结构，其特征在于，
包括：
衬底，所述衬底包括多个间隔设置的有源区；
所述有源区中具有源极和漏极，所述源极和所述漏极之间具有栅极，所述栅极下方具有沟道区；
所述源极和所述漏极均包括掺杂区，所述源极的所述掺杂区与所述漏极的所述掺杂区沿所述栅极的中轴线对称设置；
各所述掺杂区包括第一子掺杂区、第二子掺杂区和第三子掺杂区，所述第一子掺杂区、所述第二子掺杂区和所述第三子掺杂区沿所述衬底的厚度方向由顶部至底部依次设置，且所述第三子掺杂区靠近所述沟道区的一端向所述第一子掺杂区延伸并与所述第一子掺杂区连接；
其中，所述第一子掺杂区和所述第三子掺杂区的掺杂浓度大于所述第二子掺杂区的掺杂浓度;
所述第一子掺杂区在所述衬底上的投影和所述第三子掺杂区在所述衬底上的投影分别与其对应的所述掺杂区在所述衬底上的投影重合；
且所述第二子掺杂区在所述衬底上的投影面积小于所述第一子掺杂区在所述衬底上的投影面积。
2.根据权利要求1所述的半导体结构，其特征在于，
所述第一子掺杂区、所述第二子掺杂区和所述第三子掺杂区的掺杂类型相同。
3.根据权利要求1所述的半导体结构，其特征在于，
所述第一子掺杂区和/或所述第三子掺杂区的掺杂浓度为1x1019cm-3～1x1021cm-3；
和/或，
所述第二子掺杂区的掺杂浓度为1x1016cm-3～1x1018cm-3。
4.根据权利要求1-3中任一项所述的半导体结构，其特征在于，
所述第一子掺杂区沿所述衬底的厚度方向的深度为45nm～55nm；
和/或，
所述第二子掺杂区沿所述衬底的厚度方向的深度为50nm～90nm；
和/或，所述第三子掺杂区沿所述衬底的厚度方向的深度为50nm～105nm。
5.根据权利要求1所述的半导体结构，其特征在于，
所述第二子掺杂区在所述衬底上的投影面积为所述第一子掺杂区在所述衬底上的投影面积的3/4～4/5。
6.一种半导体结构的制备方法，其特征在于，
包括：
提供衬底，所述衬底中形成有多个间隔设置的有源区；
在所述有源区中形成源极和漏极，所述源极和所述漏极之间形成栅极，所述栅极下方形成沟道区；
所述源极和所述漏极中分别形成有掺杂区，所述源极的所述掺杂区与所述漏极的所述掺杂区沿所述栅极的中轴线对称设置；
对各所述掺杂区进行掺杂，以在各所述掺杂区形成掺杂浓度不同的第一子掺杂区、第二子掺杂区和第三子掺杂区，所述第一子掺杂区、所述第二子掺杂区和所述第三子掺杂区沿所述衬底的厚度方向由顶部至底部依次设置；且所述第三子掺杂区靠近所述沟道区的一端向所述第一子掺杂区延伸并与所述第一子掺杂区连接；
其中，所述第一子掺杂区和所述第三子掺杂区的掺杂浓度大于所述第二子掺杂区的掺杂浓度;
所述第一子掺杂区在所述衬底上的投影和所述第三子掺杂区在所述衬底上的投影分别与其对应的所述掺杂区在所述衬底上的投影重合；
且所述第二子掺杂区在所述衬底上的投影面积小于所述第一子掺杂区在所述衬底上的投影面积。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，
所述对各所述掺杂区进行掺杂，以在各所述掺杂区形成掺杂浓度不同的第一子掺杂区、第二子掺杂区和第三子掺杂区，包括：
对所述掺杂区进行离子掺杂，以使所述掺杂区的掺杂浓度达到第一掺杂浓度；
在所述掺杂区上形成第一掩膜层，所述第一掩膜层在背离所述栅极的一侧具有开口，所述开口暴露出部分所述掺杂区；
以所述第一掩膜层为掩膜，对所述掺杂区进行反型掺杂，以使所述掺杂区沿厚度方向且从顶部至底部的部分区域的掺杂浓度达到第二掺杂浓度；
对所述掺杂区靠近所述衬底的顶部的区域进行离子掺杂，以使所述掺杂区靠近顶部的区域的掺杂浓度达到第三掺杂浓度，其中，所述掺杂区的靠近顶部且掺杂浓度为第三掺杂浓度的区域形成为第一子掺杂区，所述掺杂区保留的掺杂浓度为所述第二掺杂浓度的区域形成为第二子掺杂区，所述掺杂区的靠近底部以及与所述第一子掺杂区连接的，且掺杂浓度为第一掺杂浓度的区域形成为第三子掺杂区；
其中，所述第一掺杂浓度和所述第三掺杂浓度均大于所述第二掺杂浓度。
8.根据权利要求6所述的半导体结构的制备方法，其特征在于，
所述对各所述掺杂区进行掺杂，以在各所述掺杂区形成掺杂浓度不同的第一子掺杂区、第二子掺杂区和第三子掺杂区，包括：
沿垂直所述衬底的主表面的方向，对所述掺杂区的底部以第一能量和第一剂量进行掺杂，以使所述掺杂区的底部的掺杂浓度达到第一掺杂浓度；并沿朝向所述沟道区一侧倾斜的方向，以第二能量和第一剂量进行掺杂，以使所述掺杂区靠近所述沟道区的一侧的掺杂浓度达到第一掺杂浓度，所述掺杂区中掺杂浓度为第一掺杂浓度的区域形成为第三子掺杂区；
沿垂直所述衬底的主表面的方向，对所述掺杂区以第三能量和第二剂量进行掺杂，以使所述掺杂区的中间区域的掺杂浓度达到第二掺杂浓度，所述掺杂区中掺杂浓度为第二掺杂浓度的区域形成为第二子掺杂区；
沿垂直所述衬底的主表面的方向以第四能量和第三剂量对所述掺杂区进行掺杂，以使所述掺杂区的顶部的掺杂浓度达到第三掺杂浓度，所述掺杂区中掺杂浓度为所述第三掺杂浓度的区域形成为第一子掺杂区；
其中，所述第一能量、所述第二能量、所述第三能量和所述第四能量依次减小；所述第一剂量和所述第三剂量大于所述第二剂量。
9.根据权利要求7所述的半导体结构的制备方法，其特征在于，
所述第一子掺杂区和/或所述第三子掺杂区的掺杂浓度为1x1019cm-3～1x1021cm-3；
和/或，
所述第二子掺杂区的掺杂浓度为1x1016cm-3～1x1018cm-3。
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