JPS6367765A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS6367765A JPS6367765A JP21314386A JP21314386A JPS6367765A JP S6367765 A JPS6367765 A JP S6367765A JP 21314386 A JP21314386 A JP 21314386A JP 21314386 A JP21314386 A JP 21314386A JP S6367765 A JPS6367765 A JP S6367765A
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- JP
- Japan
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- integrated circuit
- circuit chip
- chip
- center part
- residual stress
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- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000000284 extract Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 5
- 238000009792 diffusion process Methods 0.000 abstract 2
- 108010053481 Antifreeze Proteins Proteins 0.000 abstract 1
- 239000000463 material Substances 0.000 description 13
- 239000002184 metal Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に拡散抵抗を
有する半導体集積回路装置において、その抵抗比を利用
する回路、また、拡散抵抗を用い分圧する回路を有する
半導体集積回路に関する。
有する半導体集積回路装置において、その抵抗比を利用
する回路、また、拡散抵抗を用い分圧する回路を有する
半導体集積回路に関する。
従来、半導体デバイスは、金属フレームとマウント材及
びチップ間などの熱膨張係数の異なる材料から構成され
るため１組立て工程で、マウント材の固相温度から常温
への温度落差などの熱履歴に基づいてチップ内に残留応
力が生じる。半導体に外力が加わると、単に幾何学的な
伸び縮みの変形ばかシでμなく、エネルギー構造にも変
化が起き、キャリア移動度が変化して電気伝導度が変化
する現象はピエゾ抵抗効果または歪抵抗効果として知ら
れている。
びチップ間などの熱膨張係数の異なる材料から構成され
るため１組立て工程で、マウント材の固相温度から常温
への温度落差などの熱履歴に基づいてチップ内に残留応
力が生じる。半導体に外力が加わると、単に幾何学的な
伸び縮みの変形ばかシでμなく、エネルギー構造にも変
化が起き、キャリア移動度が変化して電気伝導度が変化
する現象はピエゾ抵抗効果または歪抵抗効果として知ら
れている。
組立て工程時の熱履歴によって生じる残留応力は、集積
回路チップ内の位置によって異なることが考えられる。
回路チップ内の位置によって異なることが考えられる。
第２図は残留応力の様子を３種類の場合に分けて示して
いる。同図（ａｔ（”ｔ：、金属フレーム８．マウント
材７．集積回路チップ６を重ねただけの状態で両端が固
定された場合の図を示している。この状態では残留応力
は生じない。同図（ｂ）で９．１０．１１は、それぞれ
集積回路チップマウント材、金属７レームを示している
。同図（ｂ）は、同図（ａｌの状態に熱履歴を加えたも
のであり、圧力１３が集積回路チップとマウント材との
間に一様に生じる場合を示している。その結果、張力１
２が集積回路チップ上部に一様に現れる。同図ｆｃ）は
、集積回路チップ１４の上部両端が固定されていないも
のである。これに熱履歴を加えると、集積回路チップ１
４とマウント材１５との間に生じる圧力１８は、微少部
分に同じ大きさの残留応力が生じると考えられる。その
応力がチップの内側の方へ累積され、内側に行くに従っ
て圧力も犬きくなる。従って集積回路チップ上部で、両
端は解放されているため、はとんど張力はカいが、内側
へ行くに従って張力１７は大きくなる。集積回路チップ
中央部では、Ｓｉ の弾性限界のため張力は中心部の方
が大きくなるが変形は一定である。従って、集積回路チ
ップ上で、両端と内側では、張力の大きさが異なるので
、ピエゾ抵抗効果も必然的に集積回路チック上の位置に
よって異なる。
いる。同図（ａｔ（”ｔ：、金属フレーム８．マウント
材７．集積回路チップ６を重ねただけの状態で両端が固
定された場合の図を示している。この状態では残留応力
は生じない。同図（ｂ）で９．１０．１１は、それぞれ
集積回路チップマウント材、金属７レームを示している
。同図（ｂ）は、同図（ａｌの状態に熱履歴を加えたも
のであり、圧力１３が集積回路チップとマウント材との
間に一様に生じる場合を示している。その結果、張力１
２が集積回路チップ上部に一様に現れる。同図ｆｃ）は
、集積回路チップ１４の上部両端が固定されていないも
のである。これに熱履歴を加えると、集積回路チップ１
４とマウント材１５との間に生じる圧力１８は、微少部
分に同じ大きさの残留応力が生じると考えられる。その
応力がチップの内側の方へ累積され、内側に行くに従っ
て圧力も犬きくなる。従って集積回路チップ上部で、両
端は解放されているため、はとんど張力はカいが、内側
へ行くに従って張力１７は大きくなる。集積回路チップ
中央部では、Ｓｉ の弾性限界のため張力は中心部の方
が大きくなるが変形は一定である。従って、集積回路チ
ップ上で、両端と内側では、張力の大きさが異なるので
、ピエゾ抵抗効果も必然的に集積回路チック上の位置に
よって異なる。
拡散抵抗によって構成される基準抵抗を有するＡ／Ｄコ
ンバータを含む半導体集積回路において、これらの拡散
抵抗によって分圧された基準電圧レベルとアナログ信号
とを比較し、ディジタル信号に変換する。通常汎用のＡ
／Ｄコンバータでは±！／２ ＬＳＢの精度が必要でお
り、また通信用Ａ／Ｄコンバータは、それ以上の精度が
必要とされる。一般に、基準抵抗は、チップの端から端
まで拡散抵抗を直列に並べて構成することがほとんどで
ある。チップ内の位置でピエゾ抵抗効果の影響が異なる
と、拡散抵抗によって分圧される基準電圧レベルが変動
する。その結果、Ａ／Ｄコンバータの精度の劣化を引き
起していた。従来、ピエゾ抵抗効果によって上述のよう
な問題点があった。
ンバータを含む半導体集積回路において、これらの拡散
抵抗によって分圧された基準電圧レベルとアナログ信号
とを比較し、ディジタル信号に変換する。通常汎用のＡ
／Ｄコンバータでは±！／２ ＬＳＢの精度が必要でお
り、また通信用Ａ／Ｄコンバータは、それ以上の精度が
必要とされる。一般に、基準抵抗は、チップの端から端
まで拡散抵抗を直列に並べて構成することがほとんどで
ある。チップ内の位置でピエゾ抵抗効果の影響が異なる
と、拡散抵抗によって分圧される基準電圧レベルが変動
する。その結果、Ａ／Ｄコンバータの精度の劣化を引き
起していた。従来、ピエゾ抵抗効果によって上述のよう
な問題点があった。
本発明は、拡散抵抗を有し、チップ内の周辺部に形成さ
れた拡散抵抗と中央部に形成された拡散抵抗、またはこ
れらの抵抗の複数の組合せによって、ＤＣ電圧及びＡＣ
信号を分圧するような回路、またはこれらの抵抗比から
信号を取り出す回路を有する半導体集積回路装置におい
て、集積回路チップ内の位置に依存するピエゾ抵抗効果
の影響による抵抗値の変動量が小さい、同チップの中央
部にこれらの拡散抵抗を形成することを特徴とする。
れた拡散抵抗と中央部に形成された拡散抵抗、またはこ
れらの抵抗の複数の組合せによって、ＤＣ電圧及びＡＣ
信号を分圧するような回路、またはこれらの抵抗比から
信号を取り出す回路を有する半導体集積回路装置におい
て、集積回路チップ内の位置に依存するピエゾ抵抗効果
の影響による抵抗値の変動量が小さい、同チップの中央
部にこれらの拡散抵抗を形成することを特徴とする。
組立て工程後の熱履歴によって、集積回路チップ内に残
留応力が生じ、ピエゾ抵抗効果による抵抗値が変動する
。この抵抗値の変動量を最小にすることができる。
留応力が生じ、ピエゾ抵抗効果による抵抗値が変動する
。この抵抗値の変動量を最小にすることができる。
以下に本発明の実施例を記載する。
第１図（ｂｌは、本発明の一実施例に係る半導体集積回
路チップを示しておυ、同１１ｆｆｌ ｔａ＋は、同チ
ップに含まれる並列型Ａ／Ｄコンバータの基準抵抗列の
ピエゾ抵抗効果の影響を表わすグラフを示している。並
列型Ａ／Ｄコンバータは、アナログ信号を識別するため
の基準電圧レベルを供給する基準抵抗列と、基準抵抗列
から供給された電圧レベルでアナログ信号を比較するコ
ンパレータ及びロジック部から構成されている。集積回
路チップの組立て工程後、マウント材の固相温度から常
温への温度落差などの熱履歴に基づくチップの残留応力
によるピエゾ抵抗効果の影響を、チップ内の位置（並列
型Ａ／Ｄコンバータの基準抵抗列をチップの１辺と平行
に端から端まで直列に並べた状態）Ｋよって同図（ａ）
のような特性になる。この特性から集積回路チップ中央
部では、ピエゾ抵抗効果による抵抗値の変動量は小さく
、はとんど一定である。また、同チップの周辺部では、
ピエゾ抵抗効果による抵抗値の変動に伴って、抵抗の電
圧降下量にも変動が生じ、電圧降下の変動量は数ｍＶか
ら十数ｍＶにも力る。並列Ｗ８ｂｉｔＡ／Ｄコンバータ
において、アナログ入力信号の振幅を２■であるとする
とｓ ８ ｂ ｉｔ Ａ ／ Ｄコンバータの精度は
、通電子ｚ／２ＬＳＢであυ、±４ｍＶ程度になる。
路チップを示しておυ、同１１ｆｆｌ ｔａ＋は、同チ
ップに含まれる並列型Ａ／Ｄコンバータの基準抵抗列の
ピエゾ抵抗効果の影響を表わすグラフを示している。並
列型Ａ／Ｄコンバータは、アナログ信号を識別するため
の基準電圧レベルを供給する基準抵抗列と、基準抵抗列
から供給された電圧レベルでアナログ信号を比較するコ
ンパレータ及びロジック部から構成されている。集積回
路チップの組立て工程後、マウント材の固相温度から常
温への温度落差などの熱履歴に基づくチップの残留応力
によるピエゾ抵抗効果の影響を、チップ内の位置（並列
型Ａ／Ｄコンバータの基準抵抗列をチップの１辺と平行
に端から端まで直列に並べた状態）Ｋよって同図（ａ）
のような特性になる。この特性から集積回路チップ中央
部では、ピエゾ抵抗効果による抵抗値の変動量は小さく
、はとんど一定である。また、同チップの周辺部では、
ピエゾ抵抗効果による抵抗値の変動に伴って、抵抗の電
圧降下量にも変動が生じ、電圧降下の変動量は数ｍＶか
ら十数ｍＶにも力る。並列Ｗ８ｂｉｔＡ／Ｄコンバータ
において、アナログ入力信号の振幅を２■であるとする
とｓ ８ ｂ ｉｔ Ａ ／ Ｄコンバータの精度は
、通電子ｚ／２ＬＳＢであυ、±４ｍＶ程度になる。
コンパレータに供給する基準電圧がピエゾ抵抗効果の影
響によって数ｍ Ｖ〜士十数Ｖずれ、±１／２ＬＳＢの
精度内にはおさまらなくなる。
響によって数ｍ Ｖ〜士十数Ｖずれ、±１／２ＬＳＢの
精度内にはおさまらなくなる。
組立て工程時の熱履歴によって残留応力が生じるが、集
積回路チップは周辺部から中央部に向って残留応力が累
積されていく。しかし、集積回路チップの中央部では、
８ｉの弾性限界にあると考えられ、変形量は一定である
。従って集積回路チップ中央部では、ピエゾ抵抗効果に
よる抵抗値の変動率は一定になる。このため、Ａ／Ｄコ
ンバータの基準抵抗列を集積回路チップの中央部に形成
することによって、基準電圧レベルの精度を上げること
ができる。
積回路チップは周辺部から中央部に向って残留応力が累
積されていく。しかし、集積回路チップの中央部では、
８ｉの弾性限界にあると考えられ、変形量は一定である
。従って集積回路チップ中央部では、ピエゾ抵抗効果に
よる抵抗値の変動率は一定になる。このため、Ａ／Ｄコ
ンバータの基準抵抗列を集積回路チップの中央部に形成
することによって、基準電圧レベルの精度を上げること
ができる。
以上説明したように本発明は、集積回路チップをＩＣパ
ッケージにマウントする時に発生し、チップ内の位置に
よって異なるピエゾ抵抗効果による抵抗値の変動量が小
さい、同チップの中央部に拡散抵抗を形成することＫよ
シ、集積回路チップをＩＣパッケージにマウントする時
の熱履歴のためのピエゾ抵抗効果のチップ内位置による
抵抗値変動または、その変動量の偏差を抑える効果があ
る０
ッケージにマウントする時に発生し、チップ内の位置に
よって異なるピエゾ抵抗効果による抵抗値の変動量が小
さい、同チップの中央部に拡散抵抗を形成することＫよ
シ、集積回路チップをＩＣパッケージにマウントする時
の熱履歴のためのピエゾ抵抗効果のチップ内位置による
抵抗値変動または、その変動量の偏差を抑える効果があ
る０
第１図は、本発明を説明する図でおる。同図１ｂＪハ、
並列ｍＡ／Ｄコンバータの一部である。同一抵抗値の基
準抵抗列２とコンパレータ３を含む集積回路チップ４を
示している。基準抵抗列は集積回路チップ中央部に形成
されている。同図（ａ）は、同図（ｂ）の基準抵抗列と
平行にＸ軸をとシ、集積回路チップの左端に原点をとシ
、基準抵抗１つ当シの電圧降下を示している。また同図
（ａ）は、集積回路チップ中央部では、基準抵抗１つの
電圧降下は一定でおるが両端に行くに従ってピエゾ抵抗
効果が現われることを示している。 第２図はピエゾ抵抗効果による残留応力の状態を３種類
の場合について説明した図である。同図（ａ）は金属フ
レーム７、マウント材６．集積回路テップ５を重ねただ
けで、両端が固定された状態の図である。同図（ｂｌは
（ａｔに熱履歴を加えた状態で、集積回路チップ８．マ
ウント材９．金属フレーム１０の熱膨張率が異なるため
に生じる圧力１３がチップとマウント材との間に一様で
あるため、張力も一様な状態を示している。同図（Ｃ１
は、集積回路チップ１３の両端が固定されていない状態
で熱履歴を加えた図である。熱履歴による残留応力はチ
ップ中央部に行くにつれて累積され、太きくなるがＳｉ
の弾性限界のため変形量は、変わらない。 集積回路チップの周辺部は自由端であるためピエゾ抵抗
効果の影響は小さい。１４はマウント材、１５は金属フ
レーム、１６はチップにかかる張力、１７は、チップと
マウント材の間に働く圧力である。 １、′−ニー゛ （ａ−） “ １ ： ■ ＄ １ 回
並列ｍＡ／Ｄコンバータの一部である。同一抵抗値の基
準抵抗列２とコンパレータ３を含む集積回路チップ４を
示している。基準抵抗列は集積回路チップ中央部に形成
されている。同図（ａ）は、同図（ｂ）の基準抵抗列と
平行にＸ軸をとシ、集積回路チップの左端に原点をとシ
、基準抵抗１つ当シの電圧降下を示している。また同図
（ａ）は、集積回路チップ中央部では、基準抵抗１つの
電圧降下は一定でおるが両端に行くに従ってピエゾ抵抗
効果が現われることを示している。 第２図はピエゾ抵抗効果による残留応力の状態を３種類
の場合について説明した図である。同図（ａ）は金属フ
レーム７、マウント材６．集積回路テップ５を重ねただ
けで、両端が固定された状態の図である。同図（ｂｌは
（ａｔに熱履歴を加えた状態で、集積回路チップ８．マ
ウント材９．金属フレーム１０の熱膨張率が異なるため
に生じる圧力１３がチップとマウント材との間に一様で
あるため、張力も一様な状態を示している。同図（Ｃ１
は、集積回路チップ１３の両端が固定されていない状態
で熱履歴を加えた図である。熱履歴による残留応力はチ
ップ中央部に行くにつれて累積され、太きくなるがＳｉ
の弾性限界のため変形量は、変わらない。 集積回路チップの周辺部は自由端であるためピエゾ抵抗
効果の影響は小さい。１４はマウント材、１５は金属フ
レーム、１６はチップにかかる張力、１７は、チップと
マウント材の間に働く圧力である。 １、′−ニー゛ （ａ−） “ １ ： ■ ＄ １ 回
Claims (1)
- 拡散抵抗を有し、集積回路チップ内の周辺部に形成され
た第一の拡散抵抗と中央部に形成された第二の拡散抵抗
、または、これらの抵抗の複数の組合せによってＤＣ電
圧及びＡＣ信号を分圧する回路、または、これらの抵抗
の抵抗比を利用して信号を取り出す回路を有する半導体
集積回路装置において、集積回路チップ内の位置に依存
するピエゾ抵抗効果の影響による抵抗値の変動量が小さ
い、同チップの中央部に第一、第二の該抵抗を形成する
ことを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21314386A JPS6367765A (ja) | 1986-09-09 | 1986-09-09 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21314386A JPS6367765A (ja) | 1986-09-09 | 1986-09-09 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6367765A true JPS6367765A (ja) | 1988-03-26 |
Family
ID=16634288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21314386A Pending JPS6367765A (ja) | 1986-09-09 | 1986-09-09 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6367765A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994758A (en) * | 1996-12-20 | 1999-11-30 | Nec Corporation | Semiconductor integrated circuit device having resistance element |
| JP2013229509A (ja) * | 2012-04-26 | 2013-11-07 | Renesas Electronics Corp | 半導体装置 |
| KR20140053817A (ko) * | 2010-11-29 | 2014-05-08 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
| JP2014158033A (ja) * | 2014-03-17 | 2014-08-28 | Renesas Electronics Corp | 半導体装置 |
-
1986
- 1986-09-09 JP JP21314386A patent/JPS6367765A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994758A (en) * | 1996-12-20 | 1999-11-30 | Nec Corporation | Semiconductor integrated circuit device having resistance element |
| KR20140053817A (ko) * | 2010-11-29 | 2014-05-08 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
| JP5539537B2 (ja) * | 2010-11-29 | 2014-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9252793B2 (en) | 2010-11-29 | 2016-02-02 | Renesas Electronics Corporation | Semiconductor device |
| US9503018B2 (en) | 2010-11-29 | 2016-11-22 | Renesas Electronics Corporation | Semiconductor device |
| JP2013229509A (ja) * | 2012-04-26 | 2013-11-07 | Renesas Electronics Corp | 半導体装置 |
| JP2014158033A (ja) * | 2014-03-17 | 2014-08-28 | Renesas Electronics Corp | 半導体装置 |
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