JPS61207037A - Icパツケ−ジ - Google Patents
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- JPS61207037A JPS61207037A JP60048037A JP4803785A JPS61207037A JP S61207037 A JPS61207037 A JP S61207037A JP 60048037 A JP60048037 A JP 60048037A JP 4803785 A JP4803785 A JP 4803785A JP S61207037 A JPS61207037 A JP S61207037A
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- H01L2224/8592—Applying permanent coating, e.g. protective coating
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はxOチップを封止する際、HallXaに歪
を与えない、ま几はTlaEl工Ot−高感度にするこ
とができる構造であるT1aEl!OK関するものであ
る。
を与えない、ま几はTlaEl工Ot−高感度にするこ
とができる構造であるT1aEl!OK関するものであ
る。
この発明はHa l l工0に用いらnるxOパッケー
ジにおいてIOチップとリードフレームの間に′xOチ
ップの熱膨張係数に近いダミーチップを入詐ることによ
り、xoチップに歪金与えず、高感度にするととができ
るようにし穴ものである。
ジにおいてIOチップとリードフレームの間に′xOチ
ップの熱膨張係数に近いダミーチップを入詐ることによ
り、xoチップに歪金与えず、高感度にするととができ
るようにし穴ものである。
従来の工0パッケージの断面構造図上第2図に示ス。工
0千ツブ1はダイアタッチ材8によりリードフレーム6
に接層されている。さらに半導体基板上のパッドとリー
ドフレ争ムとは金属ワイヤ7により、電気的に接続さn
ており、xOチップを被覆するシリコーン樹脂と6nら
を外気から遮断するモールド材5とから構成さnている
。
0千ツブ1はダイアタッチ材8によりリードフレーム6
に接層されている。さらに半導体基板上のパッドとリー
ドフレ争ムとは金属ワイヤ7により、電気的に接続さn
ており、xOチップを被覆するシリコーン樹脂と6nら
を外気から遮断するモールド材5とから構成さnている
。
しかし、このような従来のパッケージではシリコン基板
のような圧電物質を用い九半導体基板を実装する場合、
次のような不具合を生じる。第1にリードフレーム2と
工0チップ1との熱膨張係数の差から夛イアタッチ材8
t−介してICチップに歪を与える。第2に:工0チッ
プ1tモールド材料6・Kより封止すると、モールド材
料5とXaチップ1の熱膨張係数の差によりICチップ
は表面及び側面から歪をうける。ICチップ上にホール
素子のような磁電変換素子を集積化する場合ホール素子
の出力端子間に磁場によるホール電圧を検出するのであ
るが、前述のパッケージからICチップが受ける歪の几
めに圧電効米によりホール電圧出力端子間にオフセット
電圧を生じ、チップ状態から比較して特性を変えてしま
う。−例としてリードフレーム6にリン青銅を用いダイ
アタッチ材8に銀ペーストを用い、シリコンチップ金エ
ポキシ樹脂で封止し几場合のホールIOの磁気オフセッ
トの温度特性の変動t−第3図に示す。第8図かられか
るように一6℃から+125℃の間で200ガウスもの
変動を生じる。ホールエ0の要求特性としては磁気オフ
セットは200ガウス以内でなけnばならず、上述のよ
うな歪による大幅な磁気オフセット変動は除去しなけn
ばならない。
のような圧電物質を用い九半導体基板を実装する場合、
次のような不具合を生じる。第1にリードフレーム2と
工0チップ1との熱膨張係数の差から夛イアタッチ材8
t−介してICチップに歪を与える。第2に:工0チッ
プ1tモールド材料6・Kより封止すると、モールド材
料5とXaチップ1の熱膨張係数の差によりICチップ
は表面及び側面から歪をうける。ICチップ上にホール
素子のような磁電変換素子を集積化する場合ホール素子
の出力端子間に磁場によるホール電圧を検出するのであ
るが、前述のパッケージからICチップが受ける歪の几
めに圧電効米によりホール電圧出力端子間にオフセット
電圧を生じ、チップ状態から比較して特性を変えてしま
う。−例としてリードフレーム6にリン青銅を用いダイ
アタッチ材8に銀ペーストを用い、シリコンチップ金エ
ポキシ樹脂で封止し几場合のホールIOの磁気オフセッ
トの温度特性の変動t−第3図に示す。第8図かられか
るように一6℃から+125℃の間で200ガウスもの
変動を生じる。ホールエ0の要求特性としては磁気オフ
セットは200ガウス以内でなけnばならず、上述のよ
うな歪による大幅な磁気オフセット変動は除去しなけn
ばならない。
そこで、この発明はホールxOのようなパッケージから
受ける歪により特性が変動してしまう工0チップの実装
においてICチップに歪を与、tてしまうという従来の
欠点を除去し九工0パッケージを提供するものである。
受ける歪により特性が変動してしまう工0チップの実装
においてICチップに歪を与、tてしまうという従来の
欠点を除去し九工0パッケージを提供するものである。
上記問題点を解決する九めに、この発明はICチップを
ダミーチップに接清し、さらにダミーチップのもう一方
の面をダイアタッチ材によリ−ド7レームに接着し、I
Cチップをシリコーン樹脂で被覆し比構成とし、ホール
エOに対する応力を低減しt。
ダミーチップに接清し、さらにダミーチップのもう一方
の面をダイアタッチ材によリ−ド7レームに接着し、I
Cチップをシリコーン樹脂で被覆し比構成とし、ホール
エOに対する応力を低減しt。
上記のように構成さrLt工Cパッケージを用いると、
温度が変動する場合ICチップのまわりのシリコーン樹
脂の硬度が小さい几めモールド樹脂の熱膨張によるIC
チップへの応力を小さくでき磁気オフセットの変動を小
さくできる。taは、ICチップとリードフレームの間
にダミーチップとしてシリコンをはさんでいる究め、こ
のシリコンが熱膨張によるリードフレームからの応力を
吸収するためXOチップに対するリードフレームからの
応力の影響を小さくでき磁気オフセットを小さくできる
。
温度が変動する場合ICチップのまわりのシリコーン樹
脂の硬度が小さい几めモールド樹脂の熱膨張によるIC
チップへの応力を小さくでき磁気オフセットの変動を小
さくできる。taは、ICチップとリードフレームの間
にダミーチップとしてシリコンをはさんでいる究め、こ
のシリコンが熱膨張によるリードフレームからの応力を
吸収するためXOチップに対するリードフレームからの
応力の影響を小さくでき磁気オフセットを小さくできる
。
以下にこの発明の実施例を図面にもとづいて詳細に説明
する。第1図においてICチップ1はダイ丁タツ牛材8
によりダミーチップ2に綴着さnており、このダミーチ
ップ2はダイアタッチ材8により、リードフレーム6に
!ffさnている。このホールエ0のまわりをシリコー
ン樹脂4で被覆し、そのシリコーン樹脂4で被わrした
ICチップ1t−モールド材で被覆している。このよう
りx。
する。第1図においてICチップ1はダイ丁タツ牛材8
によりダミーチップ2に綴着さnており、このダミーチ
ップ2はダイアタッチ材8により、リードフレーム6に
!ffさnている。このホールエ0のまわりをシリコー
ン樹脂4で被覆し、そのシリコーン樹脂4で被わrした
ICチップ1t−モールド材で被覆している。このよう
りx。
チップ1t−ダミーチップ2を介してリードフレーム6
に付け、シリコーン樹!14で被覆した場合はICチッ
プll1c対する応力を小さくできるので磁気オフセッ
トを小さくできる。この場合の磁気オフセットの温度特
性を第4図に示す。この場合、Xaチップは全くモール
ドから歪を受けず、−6℃から1.26℃の間の磁気オ
フセット変動は工0チップ固有の温度特性を持つだけと
なる。
に付け、シリコーン樹!14で被覆した場合はICチッ
プll1c対する応力を小さくできるので磁気オフセッ
トを小さくできる。この場合の磁気オフセットの温度特
性を第4図に示す。この場合、Xaチップは全くモール
ドから歪を受けず、−6℃から1.26℃の間の磁気オ
フセット変動は工0チップ固有の温度特性を持つだけと
なる。
この発明は以上説明し九ように工0チップのパッケージ
ングによる応力を小さく抑えるものであり、シリコンの
ような圧電物質を用い九ホール素子の実装ひすみ及び磁
気オフセットの温度特性の変化幅の低減に大きな効果が
ある。
ングによる応力を小さく抑えるものであり、シリコンの
ような圧電物質を用い九ホール素子の実装ひすみ及び磁
気オフセットの温度特性の変化幅の低減に大きな効果が
ある。
第1図は、この発明にかかわるホールICパッケージの
断面図、第2図は従来のホールICパッケージの断面□
図、第8図は従来のホーA/ I OAツケージの磁気
オフセットの温度特性図、第4図は本発明のホールxO
バツケー、ジの磁気オフセットの温度特性図である。 1、、、、ICチップ 40.シリコーン211
@ @ 11ダミーチツプ 50.モールド樹脂81
1 e @ @ダイアタッチ材 60.リード7レーム
711 @ 11 @クイヤ 以
上6リードフし−4 #弛I月にFFねbホールIC/ぐツ7−ジの曲l壇2
第1図 従来のホールICパ・ンγ−ゾのM面図第2図 第3図 第4図
断面図、第2図は従来のホールICパッケージの断面□
図、第8図は従来のホーA/ I OAツケージの磁気
オフセットの温度特性図、第4図は本発明のホールxO
バツケー、ジの磁気オフセットの温度特性図である。 1、、、、ICチップ 40.シリコーン211
@ @ 11ダミーチツプ 50.モールド樹脂81
1 e @ @ダイアタッチ材 60.リード7レーム
711 @ 11 @クイヤ 以
上6リードフし−4 #弛I月にFFねbホールIC/ぐツ7−ジの曲l壇2
第1図 従来のホールICパ・ンγ−ゾのM面図第2図 第3図 第4図
Claims (3)
- (1)ホールICとダイアタッチ材を介して接着された
熱膨張係数がホールICに近いダミーチップと該ダミー
チップとダイアタッチ材を介して接着されたリードフレ
ームと前記ホールICの周囲を被覆する軟質樹脂層と前
記軟質樹脂層を被覆する樹脂モールドとから成るホール
IC。 - (2)前記ダミーチップとしてシリコンを用いることを
特徴とする特許請求の範囲第1項記載のホールIC。 - (3)軟質樹脂層としてシリコーンを用いることを特徴
とする特許請求の範囲第1項記載のホールIC。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60048037A JPS61207037A (ja) | 1985-03-11 | 1985-03-11 | Icパツケ−ジ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60048037A JPS61207037A (ja) | 1985-03-11 | 1985-03-11 | Icパツケ−ジ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61207037A true JPS61207037A (ja) | 1986-09-13 |
Family
ID=12792111
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60048037A Pending JPS61207037A (ja) | 1985-03-11 | 1985-03-11 | Icパツケ−ジ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61207037A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1994020986A1 (en) * | 1993-03-02 | 1994-09-15 | National Semiconductor Corporation | Device and method for reducing thermal cycling in a semiconductor package |
US5703405A (en) * | 1993-03-15 | 1997-12-30 | Motorola, Inc. | Integrated circuit chip formed from processing two opposing surfaces of a wafer |
US20110062575A1 (en) * | 2009-09-11 | 2011-03-17 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming Cavity in PCB Containing Encapsulant or Dummy Die Having CTE Similar to CTE of Large Array WLCSP |
-
1985
- 1985-03-11 JP JP60048037A patent/JPS61207037A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1994020986A1 (en) * | 1993-03-02 | 1994-09-15 | National Semiconductor Corporation | Device and method for reducing thermal cycling in a semiconductor package |
US5901043A (en) * | 1993-03-02 | 1999-05-04 | National Semiconductor Corporation | Device and method for reducing thermal cycling in a semiconductor package |
US5703405A (en) * | 1993-03-15 | 1997-12-30 | Motorola, Inc. | Integrated circuit chip formed from processing two opposing surfaces of a wafer |
US20110062575A1 (en) * | 2009-09-11 | 2011-03-17 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming Cavity in PCB Containing Encapsulant or Dummy Die Having CTE Similar to CTE of Large Array WLCSP |
US8895358B2 (en) * | 2009-09-11 | 2014-11-25 | Stats Chippac, Ltd. | Semiconductor device and method of forming cavity in PCB containing encapsulant or dummy die having CTE similar to CTE of large array WLCSP |
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