JPH0697368A - 半導体装置 - Google Patents

半導体装置

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JPH0697368A
JPH0697368A JP4243287A JP24328792A JPH0697368A JP H0697368 A JPH0697368 A JP H0697368A JP 4243287 A JP4243287 A JP 4243287A JP 24328792 A JP24328792 A JP 24328792A JP H0697368 A JPH0697368 A JP H0697368A
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JP
Japan
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semiconductor chip
stress
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semiconductor device
group
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Application number
JP4243287A
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English (en)
Inventor
Shigekazu Miyake
重和 三宅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 半導体チップをモールドに封入する場合の応
力による素子特性の変動を防ぐ。 【構成】 応力は、半導体チップの周囲から中心に向か
って力が加わるため、トランジスタ群3及び抵抗群4の
配置を周縁部から中心に向かって同方向となるように配
置する。これによりトランジスタ群3及び抵抗群4に対
する応力の影響を一様に受け、素子の変動量を一定す
る。特に隣接する素子では応力による相対差はなくな
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置に関し、特
にマスクパターンレイアウトにおける素子配置構造に関
する。
【0002】
【従来の技術】マスクパターンレイアウトに関して整合
を要するトランジスタや抵抗は、隣接配置で方向性を統
一している。
【0003】従来のマスクレイアウトパターンの一例を
図2に示す。整合を要するトランジスタ群3や抵抗群4
は、ペアーとして配置し、半導体チップ5の周縁に対し
て平行又は垂直方向である。また、他の整合性をもたせ
たペアーの素子とは、互いに独立であり、その方向性は
任意である。
【0004】
【発明が解決しようとする課題】モールド封入時の熱に
よって膨張したリードフレームが収縮するときに、半導
体チップとリードフレームの熱膨張率の違いにより、リ
ードフレームが半導体チップを収縮させる力が作用し、
ピエゾ抵抗効果が生じて素子特性の変動が起こるのは一
般に知られている。
【0005】リードフレームの収縮により半導体チップ
に加える力の方向は、半導体チップの周囲から中心点に
向かう方向であり、半導体チップの周辺部、特にコーナ
ー近傍で素子特性の変動が大きい。
【0006】従来のマスクパターンレイアウトにおける
素子配置においては、整合性をもたせる素子ペアーが半
導体チップの一辺から見たとき、周縁に対して平行もし
くは垂直に配置しているため、モールド封入時にリード
フレームが半導体チップに加える力が素子ペアーのそれ
ぞれの素子に不均等に加わり、ピエゾ抵抗効果の影響が
素子間で異なり、整合性がずれるという問題点があっ
た。
【0007】本発明の目的は、半導体チップをモールド
に封入する場合の応力による素子特性の変動を防ぐ半導
体装置を提供することにある。
【0008】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、整合を要する素子の組
を半導体チップ上に有する半導体装置であって、組をな
す素子は、隣接配置で方向性が合わされ、半導体チップ
の中心を通る放射線上に配置されたものである。
【0009】
【作用】半導体チップの端点から中心点に向かって各素
子ペアーの配置を同一方向とすることによりモールド封
入時のリードフレームの膨張・収縮による外力を半導体
チップ内の素子ペアーに一様に加わるようにし、ピエゾ
抵抗効果の影響を素子ペアー間の各素子で同一にし、整
合性を保持する。
【0010】
【実施例】次に本発明について図面を参照して説明す
る。図1は、本発明の一実施例を示すマスクパターンレ
イアウト図である。
【0011】図1において、半導体チップ5の外形形状
は矩形形状に形成してあり、対角の角部間に対角線1が
引かれ、2本の対角線1,1の交点からチップ5の周縁
にかけて垂線2が引かれている。
【0012】また3は整合性を考慮したトランジスタ群
であり、4は整合性を考慮した抵抗群4である。図1に
おいて、矩形形状の半導体チップ5上に2本の対角線
1,1を線引きし、2本の対角線1,1の交点1aから
チップ5の周縁に対する垂線2,2を線引きする。
【0013】ここに2本の対角線1,1の交点1aは、
チップ5の中心点であるから、対角線1,垂線2はチッ
プ5の中心点を通る直線となり、これらの総ての直線に
沿って整合性をとる組をなすトランジスタ,抵抗を配置
する。
【0014】この配置によってチップ5の周縁及び角部
から中心点を見たとき整合性をとるトランジスタ,抵抗
は、これらの中心点が対角線1,1,垂線2上に配置し
て同一方向となっているため、チップ5の周縁から外力
が加わったとしても、整合性をもたせたペアーの素子に
均等に外力が加わるため、外力による変動が一定とな
る。
【0015】
【発明の効果】以上説明したように本発明は、半導体チ
ップの中心点を通る放射状の線分上に沿って各素子の配
置が同一方向となるため、素子の相対精度の変動,抵抗
で最悪±5%,トランジスタのhFEで最悪±15%の変
動を相殺できるという効果を有する。
【図面の簡単な説明】
【図1】本発明の一実施例を示すマスクパターンレイア
ウト図である。
【図2】従来例を示すマスクパターンレイアウト図であ
る。
【符号の説明】
1 半導体チップ上に線引きされた対角線 2 2本の対角線の交点から周縁に向けて線引きした垂
線 3 整合をとるトランジスタ群 4 整合をとる抵抗群

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 整合を要する素子の組を半導体チップ上
    に有する半導体装置であって、 組をなす素子は、隣接配置で方向性が合わされ、半導体
    チップの中心を通る放射線上に配置されたものであるこ
    とを特徴とする半導体装置。
JP4243287A 1992-09-11 1992-09-11 半導体装置 Pending JPH0697368A (ja)

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