JPS601859A - 樹脂封止型半導体装置 - Google Patents
樹脂封止型半導体装置Info
- Publication number
- JPS601859A JPS601859A JP10987283A JP10987283A JPS601859A JP S601859 A JPS601859 A JP S601859A JP 10987283 A JP10987283 A JP 10987283A JP 10987283 A JP10987283 A JP 10987283A JP S601859 A JPS601859 A JP S601859A
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- JP
- Japan
- Prior art keywords
- resin
- pattern
- corner
- stress
- chip
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Semiconductor Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は樹脂封止型半導体装置のうち、半導体チップ面
のレイアウト構造に関する。
のレイアウト構造に関する。
（ｂン 従来技術と問題点
半導体集積回路（ＩＣ）はＬＳＩ、ＶＬＳＩと高度に集
積化されており、ＩＣチップ面に形成される回路素子の
数も１００〜数１０００個と極めて多く、従ってチップ
面のレイアウト（設計）も電子計算機によるＣＡＤシス
テムが利用されている。
積化されており、ＩＣチップ面に形成される回路素子の
数も１００〜数１０００個と極めて多く、従ってチップ
面のレイアウト（設計）も電子計算機によるＣＡＤシス
テムが利用されている。
一方、ＩＣはエポキシ樹脂やシリコーン樹脂で固化して
封止する樹脂封止型ＩＣが多数製作されており、これは
量産的で廉価に製造できるためである。そのため、一般
用のＩＣは殆ど樹脂封止型で占められている状況にある
。
封止する樹脂封止型ＩＣが多数製作されており、これは
量産的で廉価に製造できるためである。そのため、一般
用のＩＣは殆ど樹脂封止型で占められている状況にある
。
しかし、このような樹脂封止型ＩＣは封止材料が有機樹
脂であるから、ＩＣ素子が形成されているシリコンなど
の半導体材料とは根本的に異なる材質である。従って、
加熱冷却に伴う膨張収縮には両者間に大きな開きかあ、
す、膨張収縮率の大きい樹脂が膨張収縮率の小さいＩＣ
チップにストレス（歪）を与えることになる。
脂であるから、ＩＣ素子が形成されているシリコンなど
の半導体材料とは根本的に異なる材質である。従って、
加熱冷却に伴う膨張収縮には両者間に大きな開きかあ、
す、膨張収縮率の大きい樹脂が膨張収縮率の小さいＩＣ
チップにストレス（歪）を与えることになる。
このようなストレスは、角形のチップでは四方のコーナ
一部で特に太き（て、例えばコーナ一部に形成したトラ
ンジスク素子はストレスのためにリーク電流が増加し、
稀には破壊されることも起こる。ま）こ、コーナ一部に
アルミニウム配線が形成されている場合は、通常は第１
図に示すように■ＣチップＩのコーナ一部で直角に曲げ
られたＬ型配線パターン２が多く形成されており、その
場合は角部Ｋに特にストレスがかがって、ストレスのた
めアルミニウムが移動して膜厚の変化が起きる状態も観
察される。そうすれば、配線層が高抵抗となって断線に
至ることが危惧されるものである。
一部で特に太き（て、例えばコーナ一部に形成したトラ
ンジスク素子はストレスのためにリーク電流が増加し、
稀には破壊されることも起こる。ま）こ、コーナ一部に
アルミニウム配線が形成されている場合は、通常は第１
図に示すように■ＣチップＩのコーナ一部で直角に曲げ
られたＬ型配線パターン２が多く形成されており、その
場合は角部Ｋに特にストレスがかがって、ストレスのた
めアルミニウムが移動して膜厚の変化が起きる状態も観
察される。そうすれば、配線層が高抵抗となって断線に
至ることが危惧されるものである。
更に、コーナ一部だけでなく、表面にアルミニウム配線
が積層形成されている場合、封止樹脂の膨張収縮によっ
て柔らかいアルミニウムが移動する問題があり、特にパ
ターン側端での圧縮と張力が大きくなる。そのため、例
えば第２図に示すように、アルミニウム配線３のパター
ン側端とその直下の抵抗素子４のパターンの側端とが一
致していると、そのストレスのために抵抗素子４の抵抗
値が次第に変化してくることが起こる。
が積層形成されている場合、封止樹脂の膨張収縮によっ
て柔らかいアルミニウムが移動する問題があり、特にパ
ターン側端での圧縮と張力が大きくなる。そのため、例
えば第２図に示すように、アルミニウム配線３のパター
ン側端とその直下の抵抗素子４のパターンの側端とが一
致していると、そのストレスのために抵抗素子４の抵抗
値が次第に変化してくることが起こる。
ｔｃ＋ 発明の目的
本発明は、このような信頼性上の極めて重要な問題を減
少させるためのレイアラＩ・構造を有する半導体装置を
提唱するものである。
少させるためのレイアラＩ・構造を有する半導体装置を
提唱するものである。
（ｄ＋ 発明の構成
その目的は、複数の回路素子が形成された半導体チップ
上に配線パターンが形成され、該半導体チップが樹脂封
止されてなり、該半導体チップのコーナ一部には回路素
子を配置しないようにした樹脂封止型半導体装置によっ
て達成され、且つ前記コーナ一部に設けた配線パターン
は鈍角で曲がるようにした樹脂封止型半導体装置、およ
び前記配線パターン側端と、該半導体チップ面に設Ｌｊ
られた回路素子のパターン側端とが一致しない構造を有
する樹脂封止型半導体装置によって達成される。
上に配線パターンが形成され、該半導体チップが樹脂封
止されてなり、該半導体チップのコーナ一部には回路素
子を配置しないようにした樹脂封止型半導体装置によっ
て達成され、且つ前記コーナ一部に設けた配線パターン
は鈍角で曲がるようにした樹脂封止型半導体装置、およ
び前記配線パターン側端と、該半導体チップ面に設Ｌｊ
られた回路素子のパターン側端とが一致しない構造を有
する樹脂封止型半導体装置によって達成される。
ｔｅ＋ 発明の実施例
以下１図面を参照して実施例によって詳細に説明する。
第３図は方形ＩＣチップ１の平面図を示しており、最も
大きいストレスが加わる四隅のコーナ一部１１にはトラ
ンジスタは勿論、抵抗素子等の受動素子も配置しないよ
うなレイアウトを行うＩＣ構造にする。当然、このよう
な回路素子を設りないコーナ一部１１の面積は広くすれ
ば広くする程良いが、それには限度があって、少なくと
もコーナーの最先端部には回路素子を配置しないレイア
ウト構造にする。このようにすれば、封止樹脂のストレ
スによるトラブルを半減することが可能である。
大きいストレスが加わる四隅のコーナ一部１１にはトラ
ンジスタは勿論、抵抗素子等の受動素子も配置しないよ
うなレイアウトを行うＩＣ構造にする。当然、このよう
な回路素子を設りないコーナ一部１１の面積は広くすれ
ば広くする程良いが、それには限度があって、少なくと
もコーナーの最先端部には回路素子を配置しないレイア
ウト構造にする。このようにすれば、封止樹脂のストレ
スによるトラブルを半減することが可能である。
次いで、第４図はＩＣチップ１のコーナ一部に本発明に
かかるアルミニウム配線１２をｉｆ ケた実施例で、図
示のように配線の曲がり角を９０度以上の鈍角にして、
複数の曲がり角を設ける。勿論、円形に曲げるパターン
が望ましいが、複数の曲がり角を形成すれば、ストレス
は分散されてアルミニウムの移動が非常に減少する。
かかるアルミニウム配線１２をｉｆ ケた実施例で、図
示のように配線の曲がり角を９０度以上の鈍角にして、
複数の曲がり角を設ける。勿論、円形に曲げるパターン
が望ましいが、複数の曲がり角を形成すれば、ストレス
は分散されてアルミニウムの移動が非常に減少する。
次いで、第５図はアルミニウム配線１３に素子パターン
をＭｔ眉影形成た本発明にががる実施例である。図示の
ように、アルミニウム配線３のパターン測端Ｌ１とその
直下の抵抗素子４のパターンの側端Ｌ２とが一致しない
ようにレイアラ１−シたＩＣＬＷ造に形成する。そうす
れば、アルミニウムの移動に伴うストレスが軽減される
。このように、パターン側端が完全に一致しないように
図ることによってストレスを減少するものである。
をＭｔ眉影形成た本発明にががる実施例である。図示の
ように、アルミニウム配線３のパターン測端Ｌ１とその
直下の抵抗素子４のパターンの側端Ｌ２とが一致しない
ようにレイアラ１−シたＩＣＬＷ造に形成する。そうす
れば、アルミニウムの移動に伴うストレスが軽減される
。このように、パターン側端が完全に一致しないように
図ることによってストレスを減少するものである。
これらのレイアウト構造は、ＣＡＤシステムに定義づけ
すれば容易に実施することができる。
すれば容易に実施することができる。
（ｆｌ 発明の効果
以上の説明から明らかなように、本発明によればストレ
スによる影響を回避せしめて、樹脂封止型半導体装置の
信頼性を著しく向上させることができるものである。
スによる影響を回避せしめて、樹脂封止型半導体装置の
信頼性を著しく向上させることができるものである。
第１図および第２図は従来の問題点を示すＩＣチップの
部分平面図、第３図はＩＣチップの全体平面図、第４図
および第５図は本発明にがかる一実施例のＩＣチップの
部分平面図である。 図中、１ばＩＣチップ、２はＬ型アルミニウム配線パタ
ーン、３．１３はアルミニウム配線、４ば抵抗素子、Ｉ
ｆはＩＣチップのコーナ一部。 １２は本発明によるアルミニウム配線パターンを示して
いる。 第１図 第２図 第３図 第４図 ２ 第５図
部分平面図、第３図はＩＣチップの全体平面図、第４図
および第５図は本発明にがかる一実施例のＩＣチップの
部分平面図である。 図中、１ばＩＣチップ、２はＬ型アルミニウム配線パタ
ーン、３．１３はアルミニウム配線、４ば抵抗素子、Ｉ
ｆはＩＣチップのコーナ一部。 １２は本発明によるアルミニウム配線パターンを示して
いる。 第１図 第２図 第３図 第４図 ２ 第５図
Claims (1)
- 【特許請求の範囲】 （１）、複数の回路素子が形成された半導体チップ上に
配線パターンが形成され、該半導体チップが樹脂封止さ
れてなり、該半導体チップのコーナ一部には回路素子を
配置しないようにしたことを特徴とする樹脂封止型半導
体装置。 （２ン、前記コーナ一部に設けた配線パターンは鈍角で
曲がるようにしたことを特徴とする特許請求の範囲第１
項記載の４Ｅ脂封止型半導体装置。 （３）、前記配線パターン側端と、該半導体チップ面に
設けられた回路素子のパターン側端とが一致しない構造
を有することを特徴とする特許請求の範囲第１項記載の
樹脂封止型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10987283A JPS601859A (ja) | 1983-06-17 | 1983-06-17 | 樹脂封止型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10987283A JPS601859A (ja) | 1983-06-17 | 1983-06-17 | 樹脂封止型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS601859A true JPS601859A (ja) | 1985-01-08 |
Family
ID=14521326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10987283A Pending JPS601859A (ja) | 1983-06-17 | 1983-06-17 | 樹脂封止型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601859A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH027549A (ja) * | 1988-02-24 | 1990-01-11 | Motorola Inc | 接着増進剤を有するプラスチック封止用半導体ダイ |
| JPH04342137A (ja) * | 1991-05-17 | 1992-11-27 | Nec Corp | 半導体集積回路装置 |
| JPH0513042U (ja) * | 1991-07-29 | 1993-02-19 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| JPH1064901A (ja) * | 1996-07-18 | 1998-03-06 | Samsung Electron Co Ltd | 半導体チップパッケージ素子 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011465B1 (ja) * | 1970-12-03 | 1975-05-01 | ||
| JPS57133662A (en) * | 1981-02-13 | 1982-08-18 | Nec Corp | Master sliced large scale integration substrate |
| JPS5828852A (ja) * | 1981-08-13 | 1983-02-19 | Fujitsu Ltd | 大規模集積回路 |
-
1983
- 1983-06-17 JP JP10987283A patent/JPS601859A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011465B1 (ja) * | 1970-12-03 | 1975-05-01 | ||
| JPS57133662A (en) * | 1981-02-13 | 1982-08-18 | Nec Corp | Master sliced large scale integration substrate |
| JPS5828852A (ja) * | 1981-08-13 | 1983-02-19 | Fujitsu Ltd | 大規模集積回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH027549A (ja) * | 1988-02-24 | 1990-01-11 | Motorola Inc | 接着増進剤を有するプラスチック封止用半導体ダイ |
| JPH04342137A (ja) * | 1991-05-17 | 1992-11-27 | Nec Corp | 半導体集積回路装置 |
| JPH0513042U (ja) * | 1991-07-29 | 1993-02-19 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| JPH1064901A (ja) * | 1996-07-18 | 1998-03-06 | Samsung Electron Co Ltd | 半導体チップパッケージ素子 |
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