JPS6245150A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6245150A JPS6245150A JP18424085A JP18424085A JPS6245150A JP S6245150 A JPS6245150 A JP S6245150A JP 18424085 A JP18424085 A JP 18424085A JP 18424085 A JP18424085 A JP 18424085A JP S6245150 A JPS6245150 A JP S6245150A
- Authority
- JP
- Japan
- Prior art keywords
- wirings
- stress
- chip
- wiring
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発８Ａは半導体装置の配線構造に関し、主として樹脂
封止半導体装置におけるアルミニウム配線「ずれ」防止
技術に関する。
封止半導体装置におけるアルミニウム配線「ずれ」防止
技術に関する。
バイボー９ Ｉ Ｃ，ＭＯＳ １．Ｃ等において、半導
体基板（チップ）の−主表面に素子が形成され、その上
に設けたＡＡ’ （アルミニウム）よりなる配線で素子
電極間全接続した上全気相化学堆積法（ＣＶＤと称す。
体基板（チップ）の−主表面に素子が形成され、その上
に設けたＡＡ’ （アルミニウム）よりなる配線で素子
電極間全接続した上全気相化学堆積法（ＣＶＤと称す。
）によるリン・シリケート・ガラス（以下ＰＳＧと称す
。）やシリコン・ナイトライド（以下ＳｉＮと称す。）
等の絶縁膜で覆って保護膜（パッジベージ１ン）とし、
さらにその上を樹脂成形体で封止した半導体製品は従来
からよく用いられてることが工業調査会１９８２年３月
１日発行「電子材料１９８２年３月号」Ｐ３８−Ｐ４４
に記載されている。
。）やシリコン・ナイトライド（以下ＳｉＮと称す。）
等の絶縁膜で覆って保護膜（パッジベージ１ン）とし、
さらにその上を樹脂成形体で封止した半導体製品は従来
からよく用いられてることが工業調査会１９８２年３月
１日発行「電子材料１９８２年３月号」Ｐ３８−Ｐ４４
に記載されている。
しかし、上記のような無機性絶縁膜によるハードパッジ
ベージ目ンを用いた製品では、熱応力による半導体チッ
プクラックという問題があることがわがシリニアＩＣ等
においては、パッジベージ１ンに本出願人により開発さ
れたポリイミド系樹脂のごとき有機絶縁膜を用いること
が提案され、これによりチップクラックという形での不
良は軽減されている。
ベージ目ンを用いた製品では、熱応力による半導体チッ
プクラックという問題があることがわがシリニアＩＣ等
においては、パッジベージ１ンに本出願人により開発さ
れたポリイミド系樹脂のごとき有機絶縁膜を用いること
が提案され、これによりチップクラックという形での不
良は軽減されている。
しかし、最近のリニアＩＣのようにチップ寸法が５−を
越える大形化した場合樹脂成形体と半導体テップとの熱
膨張率の差による応力が原因で特にチップ周辺部のＡＡ
’配線が基板上で変形乃至位置ずれ全生じ、これがため
に配線の短絡・切断不良を起すなどという新たな問題が
生じることがわかった。
越える大形化した場合樹脂成形体と半導体テップとの熱
膨張率の差による応力が原因で特にチップ周辺部のＡＡ
’配線が基板上で変形乃至位置ずれ全生じ、これがため
に配線の短絡・切断不良を起すなどという新たな問題が
生じることがわかった。
本発明は上記した問題を克服するためになされたもので
あって、その一つの目的は、半導体装置における樹脂と
半導体チップとの熱膨張率の差による応力で生じるＡｌ
配線のずれ等全防止できる配線構造を提供することにあ
る。
あって、その一つの目的は、半導体装置における樹脂と
半導体チップとの熱膨張率の差による応力で生じるＡｌ
配線のずれ等全防止できる配線構造を提供することにあ
る。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細誓の記述および添付図面からあきらかになるであ
ろう。
本明細誓の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、半導体チップの一生表面にいくつかの半導体
素子全形成し、これら素子の電極間を接続するアルミニ
ウムよりなる配線全上記基体表面上に形成し、その上を
樹脂系絶縁膜で覆りた半導体装置において、上記半導体
チップの四隅部もしくは四隅部に近い周縁部にそって設
けられた配線に熱応力緩和手段としてのスリッ）ｋ形成
することにより、チップ周辺部の応力を分散させ配線の
ずれを低減することができ、前記目的全達成できる。
素子全形成し、これら素子の電極間を接続するアルミニ
ウムよりなる配線全上記基体表面上に形成し、その上を
樹脂系絶縁膜で覆りた半導体装置において、上記半導体
チップの四隅部もしくは四隅部に近い周縁部にそって設
けられた配線に熱応力緩和手段としてのスリッ）ｋ形成
することにより、チップ周辺部の応力を分散させ配線の
ずれを低減することができ、前記目的全達成できる。
本発明の説明に先立って従来のＡｌずれによる断線不良
のメカニズムを追求してみる。
のメカニズムを追求してみる。
これらのＡｌずれは、Ｓｔ−チツプ樹脂モールドする際
の高温レジンの伸縮によって、Ｓｌとレジンの熱膨張率
の差により応力が発生し、配線がこの熱応力によりずれ
るものと考えられる。
の高温レジンの伸縮によって、Ｓｌとレジンの熱膨張率
の差により応力が発生し、配線がこの熱応力によりずれ
るものと考えられる。
すなわち、第３図に示すように、半導体チップ１におい
て、コーナ及び周縁にそって設けられたＡｌ配線２．Ａ
Ｊポンディングパッド３．チップ内部に設けられたＡｌ
配線４の位置によって外部からの応力σの受は方が異な
りてくる。
て、コーナ及び周縁にそって設けられたＡｌ配線２．Ａ
Ｊポンディングパッド３．チップ内部に設けられたＡｌ
配線４の位置によって外部からの応力σの受は方が異な
りてくる。
第４図、第５図は樹脂成形体の収縮等によりて生じる応
力σによりＡｌずれが起る形態を断面図で示す。１は８
１基板、５は表面５ｉ０２膜、２゜（４）ｆ′ｉｉ配線
、６は層間膜となるポリイミド樹脂。
力σによりＡｌずれが起る形態を断面図で示す。１は８
１基板、５は表面５ｉ０２膜、２゜（４）ｆ′ｉｉ配線
、６は層間膜となるポリイミド樹脂。
７は表面保護膜となるポリイミド樹脂、８はレジン（樹
脂成形体）である。
脂成形体）である。
チップ周辺からはなれた中心付近においては、第４図に
示すように応力σの受は方がポリイミド樹脂膜６，７に
対してほぼ平行となるため応力σによる影響ヲポリイミ
ド樹脂６，７のみの変形で緩和でき、Ａｌ配線４のずれ
には至らないと考えられる。
示すように応力σの受は方がポリイミド樹脂膜６，７に
対してほぼ平行となるため応力σによる影響ヲポリイミ
ド樹脂６，７のみの変形で緩和でき、Ａｌ配線４のずれ
には至らないと考えられる。
チップ周辺においては、第５図に示すように、応力σが
ポリイミド樹脂６，７の側面にかかるようになるため、
ポリイミド樹脂６，７が中心方向へ向って移動し、Ａｌ
配線２もそれにともなって矢印Ｐの方向へずれる。
ポリイミド樹脂６，７の側面にかかるようになるため、
ポリイミド樹脂６，７が中心方向へ向って移動し、Ａｌ
配線２もそれにともなって矢印Ｐの方向へずれる。
チップ周辺部におけるグランドＡｌ配線のズレに’を測
定した結果によると、タブ辺長が５． Ｏｔｔｒｙｉ上
のチップの側面圧力によるｋｌずれ量α、（第５図）は
５〜６ｎｍである。これに対してチップ中心部における
八！ずれ量α、（第４図）は１〜３μｍである。
定した結果によると、タブ辺長が５． Ｏｔｔｒｙｉ上
のチップの側面圧力によるｋｌずれ量α、（第５図）は
５〜６ｎｍである。これに対してチップ中心部における
八！ずれ量α、（第４図）は１〜３μｍである。
Ｍ６図はチップにおけるＡｌ１層目のずれ発生の範囲（
斜線ハツチング部分）ｖｌ−示し、第７図はチップ表面
における応力分布（コーナＡ点から中心Ｏ点間）を示す
。この様にコーナ部Ａ点近傍には極めて大きな応力σが
加わってｒるため、第６図の如くコーナ部Ａ点近傍の配
線がずれやすいことがわかる。
斜線ハツチング部分）ｖｌ−示し、第７図はチップ表面
における応力分布（コーナＡ点から中心Ｏ点間）を示す
。この様にコーナ部Ａ点近傍には極めて大きな応力σが
加わってｒるため、第６図の如くコーナ部Ａ点近傍の配
線がずれやすいことがわかる。
第１図は本発明の一実施例を示すものであって、半導体
チップのコーナー（四隅部Ａ点）におけるＡＩ配線パタ
ーンを示す平面図である。１は８１半導体チップ、
２Ｆｉ、コーナ部に形成されたＡＪ配線、９はＡＪ配線
に設けられたスリットである。
チップのコーナー（四隅部Ａ点）におけるＡＩ配線パタ
ーンを示す平面図である。１は８１半導体チップ、
２Ｆｉ、コーナ部に形成されたＡＪ配線、９はＡＪ配線
に設けられたスリットである。
３はＡｌよシなるポンディングパッド部、４はチップ内
部に設けられた配線の一部である。
部に設けられた配線の一部である。
本発明ではこのように四隅にある特に幅の太いＡＪ配線
のパターンにおいて、熱応力吸収手段としてのスリット
を設けることにより、第２図に示すように、熱応力が加
わってもその力を分散させることができ、応力集中する
のを阻止し、ｌ配線ずれを最小限度に低減できる。
のパターンにおいて、熱応力吸収手段としてのスリット
を設けることにより、第２図に示すように、熱応力が加
わってもその力を分散させることができ、応力集中する
のを阻止し、ｌ配線ずれを最小限度に低減できる。
本発明によれば実施例で述べたように、ＡＪずれを最小
限に防止できるため、Ａｌずれによる断線やＡＡ’線間
の短絡不良を防止することができる。
限に防止できるため、Ａｌずれによる断線やＡＡ’線間
の短絡不良を防止することができる。
以上本発明によってなされた発明を実施例にもとづき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲でｔ０々変更可
能である。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲でｔ０々変更可
能である。
本発明は樹脂封止形半導体装置全般に適用して効果を有
する。
する。
本発明はバイポーラＩＣ，ＭＯ８ＬＳＩ等に応用した場
合最も効果が得られる。
合最も効果が得られる。
第１図は本発明の一実施例を示す半導体チップコーナー
におけるＡ！配籾パターンの・一部平面図である。 第２図はＡｌ配線に設けたスリットによる応力分散状態
を示す部分拡大平面図である。 第３図は在来の半導体チップコーナにおけるＡｌ配線パ
ターンの例を示す一部平面図である。 第４図は第３図における中心部分のチップ縦断面図であ
る。 第５図は第３図における周辺部のチップ縦断面図である
。 ＠６図はＡｌずれ発生の範囲上水すＡＪ全体平面図であ
る。 第７図はチップ表面における側面圧力分布を示す曲線図
である。 １・・・半導体チップ、２・・・周辺部のＡｌ配線、３
・・・ＡＪポンディングパッド、４・・・周辺部から遠
いＡｌ配線、５・・・表面酸化膜、６・・・層間絶縁膜
、７・・・バッシペイシヲン膜、８・・・樹Ｂ’Ｆｔ成
形体、９・・・スリット。 ・、′二き 代理人 弁理士 小 川 勝 男 １、−一□ 第 １ 図 第 ２ 図
におけるＡ！配籾パターンの・一部平面図である。 第２図はＡｌ配線に設けたスリットによる応力分散状態
を示す部分拡大平面図である。 第３図は在来の半導体チップコーナにおけるＡｌ配線パ
ターンの例を示す一部平面図である。 第４図は第３図における中心部分のチップ縦断面図であ
る。 第５図は第３図における周辺部のチップ縦断面図である
。 ＠６図はＡｌずれ発生の範囲上水すＡＪ全体平面図であ
る。 第７図はチップ表面における側面圧力分布を示す曲線図
である。 １・・・半導体チップ、２・・・周辺部のＡｌ配線、３
・・・ＡＪポンディングパッド、４・・・周辺部から遠
いＡｌ配線、５・・・表面酸化膜、６・・・層間絶縁膜
、７・・・バッシペイシヲン膜、８・・・樹Ｂ’Ｆｔ成
形体、９・・・スリット。 ・、′二き 代理人 弁理士 小 川 勝 男 １、−一□ 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基体の一主表面にいくつかの半導体素子が形
成され、これら素子の電極間を結ぶ配線が上記主表面上
に設けられた半導体装置であって、上記基体の四隅部も
しくは四隅部に近い周縁部に設けられた配線には応力緩
和手段が形成されていることを特徴とする半導体装置。 ２、上記半導体基体表面は樹脂膜乃至樹脂成形体により
覆われている特許請求の範囲第１項に記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18424085A JPS6245150A (ja) | 1985-08-23 | 1985-08-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18424085A JPS6245150A (ja) | 1985-08-23 | 1985-08-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6245150A true JPS6245150A (ja) | 1987-02-27 |
Family
ID=16149833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18424085A Pending JPS6245150A (ja) | 1985-08-23 | 1985-08-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6245150A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01135739U (ja) * | 1988-03-09 | 1989-09-18 | ||
| EP0499063A2 (en) * | 1991-01-22 | 1992-08-19 | Nec Corporation | Resin sealed semiconductor integrated circuit comprising a wiring layer |
| US5288948A (en) * | 1989-06-26 | 1994-02-22 | Oki Electric Industry Co., Ltd. | Structure of a semiconductor chip having a conductive layer |
| JPH1064901A (ja) * | 1996-07-18 | 1998-03-06 | Samsung Electron Co Ltd | 半導体チップパッケージ素子 |
-
1985
- 1985-08-23 JP JP18424085A patent/JPS6245150A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01135739U (ja) * | 1988-03-09 | 1989-09-18 | ||
| US5288948A (en) * | 1989-06-26 | 1994-02-22 | Oki Electric Industry Co., Ltd. | Structure of a semiconductor chip having a conductive layer |
| EP0499063A2 (en) * | 1991-01-22 | 1992-08-19 | Nec Corporation | Resin sealed semiconductor integrated circuit comprising a wiring layer |
| EP1587143A1 (en) * | 1991-01-22 | 2005-10-19 | Nec Corporation | Resin sealed semiconductor integrated circuit |
| JPH1064901A (ja) * | 1996-07-18 | 1998-03-06 | Samsung Electron Co Ltd | 半導体チップパッケージ素子 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5635424A (en) | High-density bond pad layout arrangements for semiconductor dies, and connecting to the bond pads | |
| US5023699A (en) | Resin molded type semiconductor device having a conductor film | |
| US5539257A (en) | Resin molded type semiconductor device having a conductor film | |
| US6028347A (en) | Semiconductor structures and packaging methods | |
| GB2184600A (en) | Bonding pad interconnection structure | |
| US5712507A (en) | Semiconductor device mounted on die pad having central slit pattern and peripheral slit pattern for absorbing | |
| JPH10223698A (ja) | Ｔａｐｅ−ＢＧＡタイプの半導体装置 | |
| US5229642A (en) | Resin molded type semiconductor device having a conductor film | |
| KR0170316B1 (ko) | 반도체 장치의 패드 설계 방법 | |
| JPS6245150A (ja) | 半導体装置 | |
| US5552639A (en) | Resin molded type semiconductor device having a conductor film | |
| JPS62193263A (ja) | 樹脂封止型半導体装置 | |
| JPS63293930A (ja) | 半導体装置における電極 | |
| US5179435A (en) | Resin sealed semiconductor integrated circuit device | |
| JPS62245655A (ja) | 半導体装置 | |
| JPS6245149A (ja) | 半導体装置 | |
| JP3206035B2 (ja) | 樹脂封止型半導体装置 | |
| JPS61269332A (ja) | 半導体装置 | |
| JPH06196478A (ja) | 半導体装置 | |
| JPS6223135A (ja) | 半導体装置 | |
| JP3548462B2 (ja) | 半導体装置及びその製造方法 | |
| JPH03196627A (ja) | 樹脂封止型半導体装置 | |
| JPH0462176B2 (ja) | ||
| JPS601859A (ja) | 樹脂封止型半導体装置 | |
| JPS62193264A (ja) | 樹脂封止型半導体装置 |