JPS62193263A - 樹脂封止型半導体装置 - Google Patents

樹脂封止型半導体装置

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JPS62193263A
JPS62193263A JP61033755A JP3375586A JPS62193263A JP S62193263 A JPS62193263 A JP S62193263A JP 61033755 A JP61033755 A JP 61033755A JP 3375586 A JP3375586 A JP 3375586A JP S62193263 A JPS62193263 A JP S62193263A
Authority
JP
Japan
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dummy pattern
aluminum
substrate
chip
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61033755A
Other languages
English (en)
Inventor
Tadashi Asai
正 浅井
Yoji Hino
日野　陽司
Hideo Kikuchi
菊池　秀夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu VLSI Ltd, Fujitsu Ltd filed Critical Fujitsu VLSI Ltd
Priority to JP61033755A priority Critical patent/JPS62193263A/ja
Publication of JPS62193263A publication Critical patent/JPS62193263A/ja
Pending legal-status Critical Current

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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 樹脂封止された半導体チップのコーナーにダミーパター
ンを配設することによって内部パターンのずれを防止し
、内部パターンのカバー膜等を保護する。
〔産業上の利用分野〕
本発明は樹脂封止型半導体装置に係り、特にＩＣチップ
等のコーナ一部の新規構造に姦するものである。
〔従来の技術〕
集積海路（ＩＣ）用の半導体チップ、すなわちＩＣチッ
プ等は半導体装置の集積度向上のみならず電気的特性の
向上にも大きく貢献している。通常ＩＣチップはシリコ
ン等の半導体単結晶が使用されており、チップ表面には
アルミニウム等の金属からなる配線層が基板とのコンタ
クトを含めて形成されている。
このようなＩＣチップを封止する封止パッケージをより
封止度を高めるために第３図に示すようにエポキシ、シ
リコーン等の樹脂１５でＩＣチップ１６をコートするこ
とが知られている。第３図で１７はリード線、１８はリ
ードである。
〔発明が解決しようとする問題点〕
上記半導体チップはＩＣの作動時にかなりの温度上昇が
発生し、封止用樹脂からのストレスを受ける。
特にチップの周辺部の配線、コーナ一部が特に樹脂から
のストレスを受けやすい。
〔問題点を解決するための手段〕
上記問題点は本発明によれば、樹脂封止された半導体チ
ップのコーナーに該半導体チップの基板と電気的に接続
するダミーパターンを配設したことを特徴とする半導体
チップによって解決される。
〔作　用〕
すなわち、本発明によれば、半導体チップのコーナーに
該半導体チップの基板と電気的に接続するダミーパター
ンを設けているため、咳ダミーパターンに熱歪等のスト
レスが吸収され、該ダミーパターン近傍の配線パターン
への熱的影響が減少せしめられる。
〔実施例〕
以下、本発明の実施例を図面に基づいて説明する。
第１図は本発明に係るダミーパターンのＩＣチップコー
ナーへの配設状況を示した概略平面図であり、第２図は
第１図のＡ−Ａ断面図である。
第１図において、ＳｉＯ□層（図示せず）で被覆された
ＩＣチップのシリコンＮ−基板ｌ上にアルミニウム配線
２．及び３が形成されている。シリコン基板１　（ＩＣ
チップ）のコーナーではアルミニウム配線２，３がほぼ
９０°に方向を変えており、ＩＣチップの作動時に特に
熱歪の影響が高くなる。
そこでシリコン基板のコーナ一部に該アルミニウム配線
まがいの例えばアルミニウムからなるダミーパターン４
が設けられている。ダミーパターン４にはシリコン基板
１とコンタクトをとる位置５が例示されている。１１０
部はアルミニウム配線層２．３と電気的に接続されてお
り、パッド６から他に電気的に接続可能となっている。
本実施例のダミーパターン断面を示す第２図ではシリコ
ンＮ−基板１上に５ｉＯｚ層１２、更にその上に三層の
ガラス層１３ａ、１３ｂ及び１３ｃが形成されており、
該ガラス層１３３．１３ｂ内にはシリコン基板ｌ・と電
気的に接続するアルミニウムＮ１４が形成されており、
更にアルミニウム層１４と電気的に接続するアルミニウ
ムダミーパターン４がガラスｌ１１３ｂと１３ｃ内に形
成されている。
アルミニウム層１４とダミーパターン４はシリコンＮ−
基板１と単に電気的に接続されてＩＣチップの作動中の
熱歪を吸収する。
なおダミーパターンの材料は該ダミーパターン近傍の配
線層の材料と同一のものを使用することが熱膨張を同一
に制御しうるので好ましい。
〔発明の効果〕
以上説明したように、本発明によれば熱歪をより受ける
コーナ一部の配線への熱量をダミーで吸収するため熱歪
量を低下させ、それによって配線層のズレ、クラック等
を防止することができる。
【図面の簡単な説明】
第１図は本発明に係るダミーパターンのＩＣチップコー
ナーへの配設状況を示した概略平面図であり、第２図は
第１図のＡ−Ａ断面図であり、第３図は従来技術を説明
するための概略断面図である。 １・・・シリコンＮ−基板、２．３・・・アルミニウム
配線、４・・・ダミーパターン、５・・・基板との接続
位置、６・・・バッド、１２２−５ｉｎ層、１３ａ、１
３ｂ。 １３ｃ・・・ガラス層、１４・・・アルミニウム第１層
、１５・・・樹脂、１６・・・ＩＣチップ、１７・・・
リード線、１８・・・リード。

Claims (1)

  1. 【特許請求の範囲】 １、半導体チップのコーナーに該半導体チップの基板と
    接続するダミーパターンを配設したことを特徴とする樹
    脂封止型半導体装置。 ２、前記ダミーパターンが該ダミーパターン近傍の配線
    層の材料からなる特許請求の範囲第１項記載の半導体チ
    ップ。
JP61033755A 1986-02-20 1986-02-20 樹脂封止型半導体装置 Pending JPS62193263A (ja)

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