KR0146013B1 - 집적 회로 - Google Patents

집적 회로

Info

Publication number
KR0146013B1
KR0146013B1 KR1019940018396A KR19940018396A KR0146013B1 KR 0146013 B1 KR0146013 B1 KR 0146013B1 KR 1019940018396 A KR1019940018396 A KR 1019940018396A KR 19940018396 A KR19940018396 A KR 19940018396A KR 0146013 B1 KR0146013 B1 KR 0146013B1
Authority
KR
South Korea
Prior art keywords
bond pads
integrated circuit
metal layer
dielectric
active
Prior art date
Application number
KR1019940018396A
Other languages
English (en)
Other versions
KR950007059A (ko
Inventor
치티페디 사이리쉬
토마스 코크란 윌리엄
Original Assignee
리차드 디. 로먼
에이티 앤드 티 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 리차드 디. 로먼, 에이티 앤드 티 코포레이션 filed Critical 리차드 디. 로먼
Publication of KR950007059A publication Critical patent/KR950007059A/ko
Application granted granted Critical
Publication of KR0146013B1 publication Critical patent/KR0146013B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • H01L2224/02166Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05085Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089Disposition of the additional element
    • H01L2224/05093Disposition of the additional element of a plurality of vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01012Magnesium [Mg]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30105Capacitance
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Automation & Control Theory (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

능동 회로가 적어도 3개의 금속 레벨(211,215,219)을 갖는 집적 회로내의 본드 패드(3) 아래에 위치된다. 보드 패드 근처의 금속 레벨(215)은 버퍼처럼 동작하고, 용납할 수 없는 큰 누설 전류를 유도하는 유전체(213)내의 크랙 전파를 방지한다.

Description

집적 회로
제1도는 본 발명에 따른 집적 회로의 일부분의 평면도.
제2도는 제1도에 도시된 본 발명에 따른 집적 회로의 일부분의 단면도.
* 도면의 주요부분에 대한 부호의 설명
9 : 금속 본드 패드 201 : 기판
203 : 전계효과 트랜지스터 205, 207, 213, 217, 221 : 유전체층
211, 215 : 금속층 214 : 유전물질
[기술분야]
본 발명은 전반적으로 집적 회로 분야에 관한 것으로, 특히, 능동 회로의 적어도 일부가 본드 패드(bond pads) 아래에 위치되는 집적 회로에 관한 것이다.
[발명의 배경]
집적 회로내의 소자 갯수나 치수, 그리고 이 소자들의 동작 속도같은 집적 회로 기술의 양상은, 이러한 양상에서의 발전이 대단히 대중적인 매력을 가진 관계로 널리 주목되어 왔지만, 집적 회로 기술의 다른 양상들도 집적 회로 분야의 발전에서 그에 못지않게 중요하다. 예를들면 집적 회로는 전기적으로 접촉되어져야만 한다. 집적 회로 패키지(package)로부터 집적 회로까지의 전기 회로는 집적 회로 주변에 위치한 본드 패드를 통해 흐른다. 본드 패드는 버퍼나 또는 전기적으로 전도하는 상호 연결부에 의해 집적 회로내의 소자에 전기적으로 연결되는 금속 영역이다. 예를들면, 와이어를 본드 패드에 부착하는데 이용되는 종래의 본딩 기술과 설계상의 제약으로 인하여, 본드 패드는 소자 칫수와 비교하여 비교적 큰 칫수를 가지며 칩 표면의 상당부분을 차지하거나 또는 덮는다. 따라서, 본드 패드 아래의 영역은 전체 칩 표면의 상당부분을 차지한다.
패키지와 본드 패드 사이의 전기적 연결부는 높은 전기 전도도 뿐만 아니라 물리적으로 흠결이 없는 것을 필요로 한다. 연결부를 형성하기 위해 사용되었던 종래의 본딩 공정은 통상 와이어와 본드 패드 사이에 양호한 연결부를 만들기 위해 상승된 온도나 고압을 필요로 하고 혹은 이 둘 모두를 필요로 한다. 만약 본드 패드가 유전체상에 존재한다면, 본딩 조건은 이 유전체내에 열적 및 기계적 스트레스를 발생한다. 이 스트레스는 본드 패드와 그 하부 기판 사이의 유전체를 통해 흐르는 큰 누설 전류를 초래하여 종종 전기적으로 전도되는 결함을 유발시킬 수도 있다. 이러한 누설 전류는 소자용도의 본드 패드의 하부 기판 영역을 사용하는 것을 방해하고 결국 소자용도를 위한 기판의 이용 효율을 감소시킨다. 버퍼는 전형적으로 집적 회로의 주변에 그리고 본드 패드 사이에 위치되고, 본드 패드 아래에 배치되는 것은 피한다. 본드 패드 사이의 간격은 버퍼나 또는 다른 소자들을 수용하기 위해 증가되어져야 한다.
본드 패드 아래의 기판을 능동 소자용으로 이용하려는 시도가 행하여져 왔다. 이러한 시도들은 종래의 와이어 본딩 기술을 사용하여 행하여졌다. 예를들면, Mukai씨 등은 IEDM 제 62 내지 제 65 페이지에서, 본딩 공정에 의해 발생된 스트레스를 흡수하기 위해 본드 패드와 능동 회로 사이에 레벨간 유전체층을 이용하는 기술하고 있다. 몇몇의 유전체 물질도 기술되었다. 또한, Haruta씨 등은 일본 특허(JP) 제58197735호에서, 본딩중 발생한 스트레스를 흡수하기 위한 금속층의 이용을 기술하고 있다. 여기에는 알루미늄을 강화시키고 유전체를 횡단하는 스트레스를 방지하기 위해 알루미늄에 마그네슘을 첨가하였으며 그 결과 유전체내에는 어떠한 크랙(crack)도 발생되지 않았음을 기술하고 있다. 그러나, 만약 유전체내에 결함이 존재한다면, 전류는 유전체를 통해 능동소자로 흐를 것이다.
[발명의 개요]
본 발명의 예시적인 실시예에 따르면, 집적 회로가 본드 패드 아래에 능동 회로를 갖도록 제조된다. 능동 소자와 함께, 본드 패드와 반도체층 사이의 복수의 패턴화된 금속층이 존재한다. 패턴화된 금속층과 금속층 사이, 그리고 본드 패드와 능동 회로 사이에 유전체층이 존재한다. 본드 패드에 가장 근접한 금속층은 본딩 공정중 발생된 스트레스로부터 소자를 차폐 및 보호한다. 이 금속층은 실질적으로 능동 소자위에 있는 금속층을 형성하도록 패턴화되고, 이것은 집적 회로로부터 전기적으로 절연될 수도 있다. 능동 소자는 예컨대 입력/출력 버퍼일 수도 있다. 본드 패드와 능동 회로 사이의 전기적 연결부는 본드 패드와 능동 소자 사이의 유전체층에서, 능동 회로의 부분들을 노출시키는 윈도우를 통해 만들어지고, 금속으로 채워진다. 양호한 실시예에서, 집적 회로는 세개의 금속 레벨을 갖는다.
[상세한 설명]
본 발명에 따른 집적 회로의 일부분의 평면도가 제1도에 도시된다. 집적 회초 칩(1)과, 복수의 금속 본드 패드(3) 및, 전체 칩(1) 위에 존재하지만 금속 본드 패드(3)의 부분(5)을 노출시키도록 패턴화된 유전체층이 도시되어 있다. 본드 패드(3)는 집적 회로상에 형성된다. 집적 회로의 기초부(7)가 칩의 중앙에 형성되지만, 집적 회로는 본드 패드(3) 아래에 예컨대 입력/출력 버퍼와 같은 능동 소자를 갖는다. 본드 패드와 금속층 사이에, 그리고 금속층과 능동 소자 사이에 유전체 층이 존재한다. 금속층들중 적어도 하나가 본드 패드(3)의 아래인 동시에 능동 소자 영역(도시안됨)의 위인 영역(9)을 덮도록 패턴화된다. 다른 층들 즉 금속 및 유전체층들은 설명을 간략히 하기 위해 도시되지 않았다. 본드 패드에 가장 근접한 금속층은, 사이에 끼여있는 유전체층의 보전상태가 본딩 공정동안 파괴되지 않도록 스트레스를 완화시켜 준다. 본드 패드와 이 본드 패드에 가장 근접한 금속층 사이의 유전체에 본딩 공정동안 결함이 생기더라도, 누설 전류는 금속층에서 멈춘다. 따라서 본드 패드 아래의 영역은 유전체층을 통한 과잉 누설 전류의 위험없이 능동 소자로 사용될 수 있다. 본드 패드 아래에서 능동 소자를 위치시킴으로써 본드 패드는 상호 더 근접할 수 있으며, 그 결과 직선 주변 거리당 더 많은 본드 패드가 위치할 수 있다.
집적 회로의 구조는 본 발명에 따른 집적 회로의 단면도를 도시한 제2도를 참조하여 더 잘 이해된다. 본드 패드와, 금속 및 유전체층과, 이 본드 패드 아래의 능동 소자를 포함하는 주변의 일부가 도시된다. 기판(201), 소자(203), 제1유전체층(205), 제2유전체층(207), 제1금속층(211), 제3유전체층(213), 제2금속층(215), 제4유전층(217), 제3금속층(219) 및 제5유전층(221)이 도시되어 있다. 층(213)과 층(217) 사이에 유전물질(214)이 존재한다. 와이어(223)는 본드 패드(9)를 형성하는 제3금속층(219)에 접착되어 있다. 제2금속층(215)은 그 일부가 본드 패드의 아래에 있으며 소자(203)의 적어도 몇부분을 덮도록 패턴화되어 있다. 유전체층(205,207,217)에서 윈도우(251,255)들은 각각 기판(1)과 금속층(211) 사이에, 그리고 금속층들(215) 및 (219) 사이에 전기적 연결부를 제공한다. 제2금속층(215)은 본딩 공정 동안 유전체 층에 크랙이 발생하는 것을 방지하도록 스트레스를 경감시킨다. 만약 본딩 동안 유전체층(217)에 결함이 발생한다면, 누설 전류는 금속층의 압력때문에 기판으로 흐르지 않는다.
전술한 내용에서 일반적으로 서술된 어떤 특징들은 더 상세히 설명할 만하다. 도시된 소자(203)는 게이트 구조(231)와, 이 게이트 구조(231) 맞은편의 소스/드레인 영역(233,235), 및 이 게이트 구조(231) 맞은편의 절연측벽(237,239)을 갖는 전계효과 트랜지스터이다. 게이트 구조(231)는 폴리실리콘으로 형성된다. 게이트 산화막 같은 게이트 구조의 절연부분은 공지되었으므로 서술되지 않는다. 제1 및 제2유전체층(205,207)은 각기 TEOS 및 BPTEOS와 같은 공형(conformal) 유전체이다. 다른 유전체층들도 공지된 증착 산화막 또는 질화막으로 형성되어질 수 있다. 금속층은 알루미늄일 수도 있다. 실리콘과 같은 부가물이 소량으로 존재할 수도 있다. 도시된 것처럼, 전계효과 트랜지스터(203)와 같은 능동 소자를 포함하는 집적 회로의 일부가 본드 패드의 바로 아래에 형성된다.
도시된 구조는 공지된 기술을 사용하여 본 기술 분야에 숙련된 사람에 의해 쉽게 제작될 것이다. 유전체 및 금속층들을 침착하고 패턴화하며 소자를 형성하기 위해 공지된 기술이 사용될 수도 있다. 예를들면 공지된 리소그래픽, 이온주입, 에칭 등의 공정들이 사용될 수도 있다. 그러므로 적당한 공정의 상세한 설명은 필요치 않다. 집적 회로의 세부사항은 집적 회로를 필요로 하는 응용에 의존할 것이다. 집적 회로는 멀티레벨 금속 상호 연결부의 이용을 보장하기 위하여 적어도 현재 사용되는 기준에서는 비교적 복잡할 것이다. 본딩 패드에 대한 연결부를 패키지하는 것은 현재까지 사용되는 종래의 공지된 기술중 어떤것에 의해 행하여진다.
금속층(215)은 도시된 것보다 작게 패턴화될 수도 있고 윈도우는 본드 패드에서 능동 소자로 직접 도달되도록 패턴화될 수도 있다. 이때 층(215)은 집적 회로의 나머지 부분으로부터 전기적으로 절연된다(표류 커패시턴스는 제외). 윈도우는 종래의 기술을 이용하여 금속으로 채워진다. 이러한 실시예는 유전체층이 이전에 기술된 실시예의 것보다 두껍게 되도록 하기 때문에 바람직하다. 더 두꺼운 유전체층들은 얇은 층들 보다 크랙같은 것들이 더 적다.
본드 패드 아래의 영역이 소자 용도로 사용될 수 있다는 사실은 다양한 본딩 조건하에서 유전체층을 통한 누설 커패시터를 측정함으로써 판정되었다. 본딩 공정은 두개의 금속층 사이의 유전체층에 스트레스를 가하고, 이 유전체내에 결함이 발생되어 금속층 사이의 누설 전류를 초래할 수도 있다. 그러나 3 레벨 이상의 금속 레벨을 갖는 집적 회로에서는 2번째 이상의 레벨 또는 금속이 본딩 공정에 의해 발생된 유전체내의 크랙-전파로부터 스트레스를 경감시킬 수 있다는 것을 알았다.
도시된 실시예내의 변화가 본 기술분야에 숙련된 사람에 의해 쉽게 생각되어질 수 있다. 세개의 금속층을 갖는 실시예가 기술되었지만 더 많은 금속층이 제시될 수도 있다. 또한 본드 패드는 집적 회로의 주변에 있을 필요도 없다. 더욱이, 본드 패드는 바로 아래의 금속층에 전기적으로 연결될 필요도 없다.

Claims (7)

  1. 기판(201)과; 상기 기판(201)의 표면에 형성된 능동 소자(203)와; 상기 능동 소자(203)의 일부분 위에 실질적으로 존재하는 복수의 본드 패드(30)와; 상기 본드 패드(3)와 상기 기판(201) 사이의 복수의 패턴화된 금속층(215)으로서, 적어도 상기 금속층(215)이 상기 능동 소자(203)중 적어도 하나위에 실질적으로 존재하는 상기 금속층(215)과; 상기 패턴화된 금속층(215)들을 서로간에 분리시키고 그리고 상기 금속층(215)들을 상기 본드 패드(3)로부터, 또한 상기 능동 소자(203)로부터 분리시키는 유전체물질(214, 213, 217) 및; 상기 본드 패드(3)로부터 상기 능동 소자(203)까지의 전기적 연결부(251,255,215)를 포함하는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서, 상기 패턴화된 금속층(215)중 상기 적어도 하나가 상기 본드 패드(3)중 적어도 하나에 전기적으로 연결되는 것을 특징으로 하는 집적 회로.
  3. 제2항에 있어서, 상기 패턴화된 금속층(215)중 상기 적어도 하나가 상기 본드 패드(3)의 적어도 하나 아래에서 상기 능동 회로의 적어도 한 소자(203)에 전기적으로 연결되는 것을 특징으로 하는 집적 회로.
  4. 제1항에 있어서, 세개의 금속 레벨(211,215,219)을 갖는 것을 특징으로 하는 집적 회로.
  5. 제1항에 있어서, 적어도 4개의 금속 레벨(211,215,219)을 갖는 것을 특징으로 하는 집적 회로.
  6. 기판(201)과; 상기 기판(201)의 표면에 형성된 능동 소자(203)와; 복수의 본드 패드(3)로서, 상기 본드 패드(3)중 적어도 하나가 상기 능동 소자(203)중 적어도 하나위에 실질적으로 존재하는 상기 본드 패드(3)와; 상기 복수의 본드 패드(3)와 상기 기판(201) 사이에 패턴화된 금속층(215)으로서, 상기 금속층(215)의 적어도 일부분이 상기 능동 소자(203)의 적어도 일부분 위에 실질적으로 존재하는 금속층(215)과; 상기 패턴화된 금속층(215)을 상기 본드 패드(3) 및 상기 능동 소자(203)로부터 분리하는 유전체 물질(213,214,217) 및; 상기 본드 패드(3)로부터 상기 능동 소자(203)까지의 전기적인 연결을 포함하는 것을 특징으로 하는 집적 회로.
  7. 제6항에 있어서, 상기 패턴화된 금속층(215)과 상기 능동 소자(203) 사이에 금속층(211)을 더 포함하고, 상기 금속층(211)은 상기 능동 소자(203)로부터 분리되고 유전체 물질(213)에 의해 상기 패턴화된 금속층(215)으로부터 분리되는 것을 특징으로 하는 집적 회로.
KR1019940018396A 1993-08-05 1994-07-28 집적 회로 KR0146013B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10243493A 1993-08-05 1993-08-05
US102,434 1993-08-05

Publications (2)

Publication Number Publication Date
KR950007059A KR950007059A (ko) 1995-03-21
KR0146013B1 true KR0146013B1 (ko) 1998-11-02

Family

ID=22289821

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940018396A KR0146013B1 (ko) 1993-08-05 1994-07-28 집적 회로

Country Status (4)

Country Link
US (1) US5751065A (ko)
EP (1) EP0637840A1 (ko)
JP (1) JPH07153922A (ko)
KR (1) KR0146013B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000011661A (ko) * 1998-07-14 2000-02-25 윌리엄 비. 켐플러 능동집적회로상의본딩을위한시스템및방법

Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3482779B2 (ja) * 1996-08-20 2004-01-06 セイコーエプソン株式会社 半導体装置およびその製造方法
US6127245A (en) * 1997-02-04 2000-10-03 Micron Technology, Inc. Grinding technique for integrated circuits
EP0923126A1 (en) * 1997-12-05 1999-06-16 STMicroelectronics S.r.l. Integrated electronic device comprising a mechanical stress protection structure
KR100267105B1 (ko) * 1997-12-09 2000-11-01 윤종용 다층패드를구비한반도체소자및그제조방법
US6329712B1 (en) * 1998-03-25 2001-12-11 Micron Technology, Inc. High density flip chip memory arrays
US5986343A (en) * 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits
US6087732A (en) * 1998-09-28 2000-07-11 Lucent Technologies, Inc. Bond pad for a flip-chip package
DE19845064A1 (de) * 1998-09-30 2000-04-13 Siemens Ag Halbleiterschaltkreis mit integrierter Selbsttestschaltung
US6084312A (en) * 1998-10-30 2000-07-04 Samsung Electronics Co., Ltd. Semiconductor devices having double pad structure
TW445616B (en) * 1998-12-04 2001-07-11 Koninkl Philips Electronics Nv An integrated circuit device
JP2000183104A (ja) * 1998-12-15 2000-06-30 Texas Instr Inc <Ti> 集積回路上でボンディングするためのシステム及び方法
US8021976B2 (en) * 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
DE19908188A1 (de) * 1999-02-25 2000-09-07 Siemens Ag Verfahren zum Herstellen einer integrierten elektronischen Schaltung und integrierte elektronische Schaltung
US6486051B1 (en) * 1999-03-17 2002-11-26 Intel Corporation Method for relieving bond stress in an under-bond-pad resistor
JP2000269293A (ja) * 1999-03-18 2000-09-29 Fujitsu Ltd 半導体装置
TW430935B (en) * 1999-03-19 2001-04-21 Ind Tech Res Inst Frame type bonding pad structure having a low parasitic capacitance
US6372621B1 (en) * 1999-04-19 2002-04-16 United Microelectronics Corp. Method of forming a bonding pad on a semiconductor chip
JP2001007149A (ja) * 1999-06-24 2001-01-12 Nec Corp 高出力半導体装置
US6503820B1 (en) * 1999-10-04 2003-01-07 Koninklijke Philips Electronics N.V. Die pad crack absorption system and method for integrated circuit chip fabrication
US6191023B1 (en) * 1999-11-18 2001-02-20 Taiwan Semiconductor Manufacturing Company Method of improving copper pad adhesion
US6838769B1 (en) * 1999-12-16 2005-01-04 Agere Systems Inc. Dual damascene bond pad structure for lowering stress and allowing circuitry under pads
US6417087B1 (en) 1999-12-16 2002-07-09 Agere Systems Guardian Corp. Process for forming a dual damascene bond pad structure over active circuitry
JP3727220B2 (ja) * 2000-04-03 2005-12-14 Necエレクトロニクス株式会社 半導体装置
US6395568B1 (en) * 2000-07-25 2002-05-28 Advanced Micro Devices, Inc. Method and apparatus for achieving bond pad crater sensing and ESD protection integrated circuit products
TW531867B (en) * 2000-10-13 2003-05-11 Texas Instruments Inc Circuit structure integrating the power distribution functions of circuits and leadframes into the chip surface
DE10231385B4 (de) * 2001-07-10 2007-02-22 Samsung Electronics Co., Ltd., Suwon Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung
JP2003031579A (ja) * 2001-07-18 2003-01-31 Denso Corp センサ及びその製造方法
DE10229493B4 (de) * 2002-07-01 2007-03-29 Infineon Technologies Ag Integrierte Halbleiterstruktur
CN100398729C (zh) * 2002-07-05 2008-07-02 乐金电子(天津)电器有限公司 全自动洗衣机离合器的电磁线圈结构
US20040036131A1 (en) * 2002-08-23 2004-02-26 Micron Technology, Inc. Electrostatic discharge protection devices having transistors with textured surfaces
DE10249192A1 (de) * 2002-10-22 2004-05-13 Infineon Technologies Ag Elektronisches Bauelement mit integriertem passiven elektronischen Bauelement und Verfahren zu dessen Herstellung
US7247943B2 (en) * 2002-11-08 2007-07-24 Nxp B.V. Integrated circuit with at least one bump
JP4258205B2 (ja) * 2002-11-11 2009-04-30 パナソニック株式会社 半導体装置
US7453158B2 (en) * 2003-07-31 2008-11-18 Nvidia Corporation Pad over active circuit system and method with meshed support structure
US7495343B1 (en) 2003-07-31 2009-02-24 Nvidia Corporation Pad over active circuit system and method with frame support structure
US7038280B2 (en) * 2003-10-28 2006-05-02 Analog Devices, Inc. Integrated circuit bond pad structures and methods of making
US7429703B2 (en) * 2003-11-26 2008-09-30 Agere Systems Inc. Methods and apparatus for integrated circuit device power distribution via internal wire bonds
US6998335B2 (en) * 2003-12-13 2006-02-14 Chartered Semiconductor Manufacturing, Ltd Structure and method for fabricating a bond pad structure
US20050151265A1 (en) 2004-01-14 2005-07-14 Nian Yang Efficient use of wafer area with device under the pad approach
US7629689B2 (en) * 2004-01-22 2009-12-08 Kawasaki Microelectronics, Inc. Semiconductor integrated circuit having connection pads over active elements
JP4257526B2 (ja) * 2004-06-01 2009-04-22 セイコーエプソン株式会社 半導体装置
US7274108B2 (en) * 2004-11-15 2007-09-25 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
CN100362657C (zh) * 2004-12-22 2008-01-16 中芯国际集成电路制造(上海)有限公司 半导体集成电路的内连焊盘
US7247552B2 (en) * 2005-01-11 2007-07-24 Freescale Semiconductor, Inc. Integrated circuit having structural support for a flip-chip interconnect pad and method therefor
US7241636B2 (en) * 2005-01-11 2007-07-10 Freescale Semiconductor, Inc. Method and apparatus for providing structural support for interconnect pad while allowing signal conductance
JP4094012B2 (ja) * 2005-02-21 2008-06-04 松下電器産業株式会社 半導体装置
US7250311B2 (en) * 2005-02-23 2007-07-31 International Business Machines Corporation Wirebond crack sensor for low-k die
JP4151688B2 (ja) * 2005-06-30 2008-09-17 セイコーエプソン株式会社 集積回路装置及び電子機器
US20070001984A1 (en) * 2005-06-30 2007-01-04 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4186970B2 (ja) * 2005-06-30 2008-11-26 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4010335B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4010336B2 (ja) 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4761880B2 (ja) * 2005-08-09 2011-08-31 パナソニック株式会社 半導体装置
JP5066836B2 (ja) * 2005-08-11 2012-11-07 セイコーエプソン株式会社 電気光学装置及び電子機器
JP4671814B2 (ja) * 2005-09-02 2011-04-20 パナソニック株式会社 半導体装置
US8319343B2 (en) * 2005-09-21 2012-11-27 Agere Systems Llc Routing under bond pad for the replacement of an interconnect layer
US7952206B2 (en) * 2005-09-27 2011-05-31 Agere Systems Inc. Solder bump structure for flip chip semiconductor devices and method of manufacture therefore
US8624346B2 (en) 2005-10-11 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Exclusion zone for stress-sensitive circuit design
US8552560B2 (en) * 2005-11-18 2013-10-08 Lsi Corporation Alternate pad structures/passivation inegration schemes to reduce or eliminate IMC cracking in post wire bonded dies during Cu/Low-K BEOL processing
FR2894716A1 (fr) * 2005-12-09 2007-06-15 St Microelectronics Sa Puce de circuits integres a plots externes et procede de fabrication d'une telle puce
US20070200233A1 (en) * 2005-12-14 2007-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structures with reduced coupling noise
JP4586739B2 (ja) * 2006-02-10 2010-11-24 セイコーエプソン株式会社 半導体集積回路及び電子機器
JP4072697B2 (ja) 2006-05-02 2008-04-09 セイコーエプソン株式会社 半導体装置
US7808117B2 (en) * 2006-05-16 2010-10-05 Freescale Semiconductor, Inc. Integrated circuit having pads and input/output (I/O) cells
US20070267748A1 (en) * 2006-05-16 2007-11-22 Tran Tu-Anh N Integrated circuit having pads and input/output (i/o) cells
US7271485B1 (en) 2006-09-11 2007-09-18 Agere Systems Inc. Systems and methods for distributing I/O in a semiconductor device
US7646078B2 (en) * 2007-01-17 2010-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Die saw crack stopper
US7952167B2 (en) * 2007-04-27 2011-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Scribe line layout design
US8125052B2 (en) * 2007-05-14 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structure with improved cracking protection
DE102007046556A1 (de) * 2007-09-28 2009-04-02 Infineon Technologies Austria Ag Halbleiterbauelement mit Kupfermetallisierungen
US7888257B2 (en) * 2007-10-10 2011-02-15 Agere Systems Inc. Integrated circuit package including wire bonds
JP5329068B2 (ja) * 2007-10-22 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置
EP2568498A3 (en) * 2007-10-31 2013-04-24 Agere Systems Inc. Bond pad support structure for semiconductor device
US8643147B2 (en) * 2007-11-01 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure with improved cracking protection and reduced problems
US8334582B2 (en) * 2008-06-26 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Protective seal ring for preventing die-saw induced stress
US7906836B2 (en) * 2008-11-14 2011-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Heat spreader structures in scribe lines
US8368180B2 (en) * 2009-02-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Scribe line metal structure
CN101996993A (zh) * 2009-08-13 2011-03-30 中芯国际集成电路制造(上海)有限公司 利用单一金属化的焊盘下的器件
JP5485132B2 (ja) * 2010-12-28 2014-05-07 パナソニック株式会社 半導体装置
ITMI20111370A1 (it) * 2011-07-22 2013-01-23 St Microelectronics Srl Piazzola di contatto
US20130154099A1 (en) 2011-12-16 2013-06-20 Semiconductor Components Industries, Llc Pad over interconnect pad structure design
JP5926988B2 (ja) * 2012-03-08 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置
US20210134744A1 (en) * 2019-11-05 2021-05-06 Nanya Technology Corporation Semiconductor device and method for fabricating the same
US11239164B2 (en) * 2020-02-26 2022-02-01 Nanya Technology Corporation Semiconductor device with metal plug having rounded top surface

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5921034A (ja) * 1982-07-27 1984-02-02 Toshiba Corp 半導体装置
JPS6164147A (ja) * 1984-09-05 1986-04-02 Nec Corp 半導体装置
JPS63283040A (ja) * 1987-05-15 1988-11-18 Toshiba Corp 半導体装置
JP2522837B2 (ja) * 1989-09-19 1996-08-07 富士通株式会社 ウエハ・スケ―ル半導体装置
JP3432284B2 (ja) * 1994-07-04 2003-08-04 三菱電機株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000011661A (ko) * 1998-07-14 2000-02-25 윌리엄 비. 켐플러 능동집적회로상의본딩을위한시스템및방법

Also Published As

Publication number Publication date
JPH07153922A (ja) 1995-06-16
KR950007059A (ko) 1995-03-21
US5751065A (en) 1998-05-12
EP0637840A1 (en) 1995-02-08

Similar Documents

Publication Publication Date Title
KR0146013B1 (ko) 집적 회로
US5023699A (en) Resin molded type semiconductor device having a conductor film
US5986343A (en) Bond pad design for integrated circuits
US5539257A (en) Resin molded type semiconductor device having a conductor film
US5084752A (en) Semiconductor device having bonding pad comprising buffer layer
US5220199A (en) Semiconductor integrated circuit device in which a semiconductor chip is mounted with solder bumps for mounting to a wiring substrate
US20060220261A1 (en) Semiconductor device
US4467345A (en) Semiconductor integrated circuit device
US5229642A (en) Resin molded type semiconductor device having a conductor film
KR100514019B1 (ko) 반도체 장치
US4646126A (en) Semiconductor device
US5552639A (en) Resin molded type semiconductor device having a conductor film
JPS62193263A (ja) 樹脂封止型半導体装置
JP2756826B2 (ja) 半導体装置及びその製造方法
GB2068640A (en) Wiring layers for semiconductor devices
JPH09129524A (ja) 半導体装置の製造方法
JPH0476927A (ja) 半導体集積回路
JP2559102B2 (ja) 半導体装置
CA2018847A1 (en) Hybrid circuit working under high voltage
JPS63237552A (ja) 半導体装置
JPS5929430A (ja) 半導体装置
CN111244071A (zh) 半导体器件
JPS6298633A (ja) 半導体装置
KR19980036467A (ko) 반도체장치의 패드(pad)구조
JPH03280441A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130419

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20140421

Year of fee payment: 17