JP2001007149A - 高出力半導体装置 - Google Patents

高出力半導体装置

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JP2001007149A JP11177645A JP17764599A JP2001007149A JP 2001007149 A JP2001007149 A JP 2001007149A JP 11177645 A JP11177645 A JP 11177645A JP 17764599 A JP17764599 A JP 17764599A JP 2001007149 A JP2001007149 A JP 2001007149A
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JP
Japan
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layer
semiconductor device
electrode
bonding
alloy
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Takayoshi Ando
孝由 安藤
Hitoshi Ninomiya
仁 二宮
Kinya Otani
欣也 大谷
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NEC Corp
Original Assignee
NEC Corp
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Abstract

(57)【要約】 【課題】 トランジスタセル上に形成されたボンディン
グパッドにＡｕワイヤをボンディングする際に、Ａｌと
Ａｕとが合金化することによって層間膜がストレスを受
けて損傷することを防止する。 【解決手段】 ｎ+ 型シリコン基板１上にｎ- 型エピタ
キシャル層２を形成し、その上にｐ型ソース層６を設け
る。トレンチ３内にゲート酸化膜４とゲート電極５を形
成しゲート電極の外周部にｎ+ 型ソース領域７を設け
る。ゲート電極５上を層間膜８で覆った後、ＴｉＮ／Ｔ
ｉ層９とＣｕ含有Ａｌ合金層であるＡｌＳｉＣｕ層１０
とからなる電極層を形成する。 【効果】 ボンディングパッドがＣｕを含有するＡｌに
より形成されているため、ボンディング時にＡｌが合金
化することが抑制され、層間膜８が損傷することが防止
される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、パワーＭＯＳトラ
ンジスタや絶縁ゲートバイポーラトランジスタなどの高
出力半導体装置に関し、特に、素子の形成された領域上
に形成されるボンディングパッドに関するものである。
【０００２】
【従来の技術】この種高出力半導体装置においては、基
板表面上にセルと呼ばれる同一形状の単位素子がマトリ
ックス状に複数個形成され、その上に全てのセルに共通
する電極が形成される。従前の電極取り出し方式では、
セル上の電極をセルの形成されていないボンディングパ
ッド上にまで引き出し、そこで外部との接続のためのボ
ンディングワイヤの接続が行われてきたが、オン抵抗を
一層低減させるために、またチップサイズの縮小のため
に、近年ではセル領域上に直接ボンディングパッドを設
けることが多くなってきている。
【０００３】図１１は、トランジスタセル上にボンディ
ングパッドを設けた従来のパワーＭＯＳトランジスタの
断面図である。同図に示されるように、ｎ+ 型シリコン
基板１上にはｎ- 型エピタキシャル層２が形成され、ｎ
- 型エピタキシャル層２の表面には、ｐ型不純物のドー
プされたｐ型ベース層６が形成されている。そして、基
板表面からｎ- 型エピタキシャル層２に到達するように
トレンチ３が開設され、トレンチ内壁面に熱酸化による
ゲート酸化膜４が形成された後、トレンチ内にはポリシ
リコンからなるゲート電極５が埋め込まれる。ゲート電
極５の外周部にはｎ+ 型ソース領域７が形成され、ゲー
ト電極５上にはゲート電極を絶縁分離するための層間膜
８が形成される。基板上には、ソースボンディングパッ
ドとなるＡｌ電極層１３が、ソース領域７とベース層６
とを短絡するように形成される。また、基板裏面側に
は、ドレイン電極１１が形成される。このように形成さ
れたＭＯＳトランジスタは、ドレイン電極１１がダイパ
ッド（図示なし）上にボンディングされ、Ａｌ電極層１
３は、Ａｕボンディングワイヤ１２などによりソースリ
ード（図示なし）に接続される。Ａｕボンディングワイ
ヤに代えＡｌボンディングワイヤを用いることも行われ
ている。
【０００４】このようなＡｌ電極層（ボンディングパッ
ド）を備えた半導体装置は、特開平２−３０８５３９号
公報（特許第２７５６８２６号）（半導体基板と接触す
る側はＳｉを含むＡｌで形成され、ワイヤボンディング
のされる側はＡｌで形成される）、特開平５−１７５２
７３号公報（ゲート電極間に下地Ａｌ層を形成し、ゲー
ト電極上でＡｌ電極層の表面が低くなるようにする）、
特開平１０−１２５７１号公報（シリサイド層上にシリ
コン含有量が０．１％以下のＡｌ電極を設ける）などに
より公知となっている。
【０００５】
【発明が解決しようとする課題】しかしながら、この電
極構造では、この電極層上にＡｕワイヤをボンディング
する際には、Ａｕワイヤ下に形成されるＡｕＡｌ合金
が、下地のトランジスタセルの破損を引き起こし、初期
的なリーク、ショートを発生させることが問題となる。
図１２は、Ａｌ電極層１３上に、Ａｕボンディングワイ
ヤ１２をボンディングした際のボンディング状態を示す
断面図である。通常、ボンディングは、加熱しつつワイ
ヤをキャピラリにより加圧して（熱圧着法）、あるいは
これに超音波振動を加えて（超音波熱圧着併用法）行
う。このボンディング時に、まず、ワイヤとＡｌ電極の
接触面においてＡｕ4 Ａｌ層１４が形成される。このＡ
ｕ4 Ａｌ層１４からＡｕがさらに内部に拡散することに
よりＡｌ電極層内部にＡｕ5 Ａｌ 2 層１５が形成され
る。この合金化が進行する過程において、層間膜８はス
トレスを受け、クラック１６が発生することがある。そ
のため、ゲート電極５とＡｌ電極層１３との間の耐圧が
劣化したりまたショートが起こったりする。また、シリ
コン基板表面がボンディング時の合金化によってストレ
スを受けることによりリーク電流の増大を招いていた。
さらに、従来の半導体装置では、高温保管（１５０℃〜
１７５℃）時にボンディングワイヤの直下に、Ａｌ電極
層１３と下地シリコンとの反応によりアロイスパイク１
７が発生することがあり、これがｐ型ベース層６を突き
抜けてｎ- 型エピタキシャル層２に到達することにより
短絡事故を招いていた。
【０００６】本発明の課題は、上述した従来技術の問題
点を解決することであって、その目的は、第１に、パワ
ーＭＯＳトランジスタなどの高出力半導体装置におい
て、セル上のＡｌ電極層にＡｕワイヤをボンディングす
る際に、Ａｌ電極層の合金化を抑制できるようにするこ
とであり、第２に、高温雰囲気下においてもＡｌ電極よ
りアロイスパイクが成長することのないようにすること
である。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、アクティブ素子の形成された領域
上に電極層が直接形成されている高出力半導体装置にお
いて、前記電極層がＣｕを含有するＡｌ合金層を主体と
して形成されていることを特徴とする高出力半導体装
置、が提供される。そして、好ましくは、前記Ｃｕを含
有するＡｌ合金層は、２．５μｍ以上の膜厚に形成され
る。また、好ましくは、前記電極層が、Ｃｕを含有する
Ａｌ合金層とその下層に形成されたバリア層とによって
形成される。
【０００８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の実施の形
態を説明するための断面図である。同図に示されるよう
に、半導体基板１０１上には、絶縁物からなる層間膜１
０２が形成されている。半導体基板１０１の表面領域内
には、セルトランジスタ（図示なし）が規則的に形成さ
れている。そのセルトランジスタ上には、ボンディング
パッドとなる電極層が形成されるが、電極層はバリア層
１０３とＣｕ含有Ａｌ合金層１０４の２層膜によって形
成される。ここで、バリア層１０３には、ＴｉＮ層、Ｔ
ｉＮ／Ｔｉ層、ＷＳｉ層、ＭｏＳｉ層、ＴｉＳｉ層等が
用いられる。また、Ｃｕ含有Ａｌ合金層１０４には、Ａ
ｌＣｕ合金、ＡｌＳｉＣｕ合金等が用いられその膜厚が
２．５μｍ以上に形成される。Ｃｕ含有Ａｌ合金層１０
４の好ましいＣｕ含有量は、０．１〜５重量％であり、
より好ましくは０．２〜３重量％である。０．１％以下
の含有量では、合金化を抑制する効果が低いからであ
り、また５％以下に抑えるのはこれ以上としてもほとん
ど効果が変わらない上に膜応力が上昇してしまうからで
ある。
【０００９】本発明においては、Ｃｕ含有Ａｌ電極層の
膜厚は、２．５μｍ以上に設定されるが、これは、図２
に示されるように、この膜厚以上であれば、Ａｕボンデ
ィングワイヤを用いた場合にも、リーク、ショートの発
生をほぼ０％とすることができるという発明者らによる
実験結果に基づくものである。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。図３は、本発明の第１の実施例を示
す平面図であり、図４は、図３のＡ−Ａ′線での断面図
である。図３、図４において、図１１に示した従来例と
共通する部分には同一の参照番号が付せられているの
で、重複する説明は省略する。本実施例においては、シ
リコン基板上および層間膜８上全面をバリア層であるＴ
ｉＮ／Ｔｉ層９が被覆しており、その上にＡｌＳｉＣｕ
層１０が形成されている。ＡｌＳｉＣｕ層１０は、ボン
ディングワイヤによりパッケージのソースリードと接続
されるが、このときＡｕボンディングワイヤ１２が用い
られても、ボンディングパッドがＣｕを含有する合金層
により形成されているため、ボンディング時にＡｕのＡ
ｌ層への拡散は抑制され、Ａｌ層の合金化は抑制され
る。また、ＡｌＳｉＣｕ層１０の下層にはＴｉＮ／Ｔｉ
層９が形成されているため、高温保管時におけるＡｌＳ
ｉＣｕ層１０からのアロイスパイクの成長は効果的に防
止される。
【００１１】次に、図５〜図９を参照して、本発明の第
１の実施例の製造方法について説明する。ｎ+ 型シリコ
ン基板１上にｎ- 型エピタキシャル層２を形成しその上
にシリコン酸化膜（図示なし）を１μｍ程度の膜厚に形
成する。次に、フォトリソグラフィ法およびドライエッ
チング法により、基板上を縦横に走る、シリコン基板内
での深さが１．０μｍで幅が０．５μｍのトレンチ３を
形成する。熱酸化法により、膜厚５０ｎｍのゲート酸化
膜４をトレンチ内壁面に形成した後、全面にポリシリコ
ンを堆積し、リン拡散によってポリシリコンを低抵抗化
した後、エッチバック法若しくはＣＭＰ（化学的機械研
磨）法により、基板上のポリシリコンとシリコン酸化膜
を除去してトレンチ内にポリシリコンを埋め込んで、ゲ
ート電極５を形成する。次いで、ボロン（Ｂ）を、ドー
ズ量：２Ｅ１３ｃｍ-2、加速エネルギー：７０ｋｅＶの
条件でイオン注入した後、１１４０℃、１０分間の押し
込みを行って、ｐ型ベース層６を形成する（図５）。
【００１２】続いて、フォトリソグラフィ法によりレジ
ストマスクを形成した後、ヒ素（Ａｓ）を、ドーズ量：
１Ｅ１６ｃｍ-2、加速エネルギー：７０ｋｅＶの条件で
イオン注入し、１０００℃、３０分間の押し込みを行っ
て、ｎ+ 型ソース領域７を形成する（図６）。次に、Ｃ
ＶＤ法によりシリコン酸化膜を約１．０μｍの膜厚に堆
積し、フォトリソグラフィ法およびドライエッチング法
を用いてシリコン酸化膜をパターニングして、ゲート電
極５上を覆う平面形状が格子状の層間膜８を形成する
（図７）。次に、シリコン基板表面、層間膜８表面にス
パッタ法によってＴｉＮ／Ｔｉ層９（Ｔｉ :３０ｎｍ、
ＴｉＮ：１００ｎｍ）を堆積し、ＴｉＮ／Ｔｉ層９の応
力緩和を目的に、６７０℃、３０ｓｅｃの条件でランプ
アニール処理を行なう（図８）。次に、ＡｌＳｉＣｕ層
１０をスパッタ法によって、全面に厚さ４．５μｍの膜
厚に堆積する。そして、基板裏面にスパッタ法によりド
レイン電極１１を形成する。続いて、アロイ化のため４
５０℃、３０ｍｉｎの条件でアニール処理を行なう（図
９）。このようにして形成したＭＯＳトランジスタをダ
イパッド上にマウントした後、ワイヤボンディングを行
って、ソース電極であるＡｌＳｉＣｕ層１０とソースリ
ード（図示なし）との間を７０μｍ径のＡｕボンディン
グワイヤ１２により接続して、図３、図４に示した本発
明の第１の実施例の半導体装置が完成する。
【００１３】図１０は、本発明の第２の実施例を示す断
面図である。第２の実施例においては、ｎ+ 型シリコン
基板１上にｎ- 型エピタキシャル層２を形成した後、熱
酸化を行って膜厚５０ｎｍのゲート酸化膜４を形成し、
全面にポリシリコンを０．５μｍの膜厚に堆積する。リ
ン拡散によってポリシリコンを低抵抗化した後、これを
フォトリソグラフィ法およびドライエッチング法により
パターニングして平面形状が格子状のゲート電極５を形
成する。
【００１４】次いで、ゲート電極５をマスクとして、ボ
ロンを、ドーズ量：２Ｅ１３ｃｍ-2、加速エネルギー：
７０ｋｅＶの条件でイオン注入した後、１１４０℃、１
０分間の押し込みを行って、ｐ型ベース層６を形成す
る。続いて、フォトリソグラフィ法によりゲート電極の
開口部の中央部にレジストマスクを形成した後、ヒ素
を、ドーズ量：１Ｅ１６ｃｍ-2、加速エネルギー：７０
ｋｅＶの条件でイオン注入し、１０００℃、３０分間の
押し込みを行って、ｎ + 型ソース領域７を形成する。そ
の後、全面にシリコン酸化膜を０．８μｍの膜厚に堆積
し、フォトリソグラフィ法およびドライエッチング法に
よりパターニングして、ゲート電極５上を覆う、平面形
状が格子状の層間膜８を形成する。その後、反応性スパ
ッタ法により、ＴｉＮ層９ａを１００ｎｍの膜厚に堆積
し、さらにその上にスパッタ法により膜厚約４．５μｍ
のＡｌＣｕ層１０ａを堆積する。また、基板裏面にドレ
イン電極１１を形成する。このようにして形成したパワ
ーＭＯＳトランジスタをダイパッド上にマウントし、Ａ
ｕボンディングワイヤを用いてＡｌＣｕ層１０ａとソー
スリードとを接続した。
【００１５】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において適宜の変更が可
能なものである。例えば、実施例ではソース電極（Ａｌ
ＳｉＣｕ層１０、ＡｌＣｕ層１０ａ）はＡｕボンディン
グワイヤによりソースリードと接続されていたが、Ａｌ
ボンディングワイヤを用いて接続するようにしてもよ
い。また、実施例ではｎチャネル型トランジスタについ
て説明したが、本発明にｐチャネルＭＯＳトランジスタ
にも適用が可能である。さらに、本発明は、パワーＭＯ
Ｓトランジスタばかりでなく、パワーバイポーラトラン
ジスタ（絶縁ゲートバイポーラトランジスタを含む）に
も適用が可能なものである。
【００１６】
【発明の効果】以上説明したように、本発明の高出力半
導体装置は、セルトランジスタ上にＣｕ含有Ａｌ合金を
用いてボンディングパッドを形成したものであるので、
Ａｕワイヤをボンディングする際にＡｌ電極のＡｕ−Ａ
ｌ合金化を抑制することができる。そのため、ワイヤボ
ンディング時に層間膜に加わるストレスを抑制すること
が可能になり、層間膜が損傷を受けることによって生じ
るリークとショートとを防止することができる。また、
Ｃｕ含有Ａｌ電極層の下層にＴｉＮ／Ｔｉ層等からなる
バリア層を形成しているので、高温下における保管中に
おいてもアロイスパイクが成長することがなくなり、長
期の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明するための断面図。
【図２】本発明の効果を説明するためのグラフ。
【図３】本発明の第１の実施例の平面図。
【図４】図２のＡ−Ａ′線での断面図。
【図５】本発明の第１の実施例の製造方法を説明するた
めの断面図（その１）。
【図６】本発明の第１の実施例の製造方法を説明するた
めの断面図（その２）。
【図７】本発明の第１の実施例の製造方法を説明するた
めの断面図（その３）。
【図８】本発明の第１の実施例の製造方法を説明するた
めの断面図（その４）。
【図９】本発明の第１の実施例の製造方法を説明するた
めの断面図（その５）。
【図１０】本発明の第２の実施例を示す断面図。
【図１１】従来例の断面図。
【図１２】本発明の第１の問題点を説明するための断面
図。
【符号の説明】
１ ｎ+ 型シリコン基板 ２ ｎ- 型エピタキシャル層 ３ トレンチ ４ ゲート酸化膜 ５ ゲート電極 ６ ｐ型ベース層 ７ ｎ+ 型ソース領域 ８ 層間膜 ９ ＴｉＮ／Ｔｉ層 ９ａ ＴｉＮ層 １０ ＡｌＳｉＣｕ層 １０ａ ＡｌＣｕ層 １１ ドレイン電極 １２ Ａｕボンディングワイヤ １３ Ａｌ電極層 １４ Ａｕ4 Ａｌ層 １５ Ａｕ5 Ａｌ2 層 １６ クラック １７ アロイスパイク １０１ 半導体基板 １０２ 層間膜 １０３ バリア層 １０４ Ｃｕ含有Ａｌ合金層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大谷 欣也 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5F044 EE04 EE06

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 アクティブ素子の形成された領域上にボ
    ンディングパッドとなる電極層が直接形成されている高
    出力半導体装置において、前記電極層がＣｕを含有する
    Ａｌ合金層を主体として形成されていることを特徴とす
    る高出力半導体装置。
  2. 【請求項２】 前記Ｃｕを含有するＡｌ合金層がＡｌＣ
    ｕ合金またはＡｌＳｉＣｕ合金によって形成されている
    ことを特徴とする請求項１記載の高出力半導体装置。
  3. 【請求項３】 前記Ｃｕを含有するＡｌ合金層の膜厚が
    ２．５μｍ以上であることを特徴とする請求項１記載の
    高出力半導体装置。
  4. 【請求項４】 前記Ｃｕを含有するＡｌ合金層のＣｕの
    含有率が、０．１〜５重量％であることを特徴とする請
    求項１記載の高出力半導体装置。
  5. 【請求項５】 前記電極層が、Ｃｕを含有するＡｌ合金
    層とその下層に形成されたバリア層とによって形成され
    ていることを特徴とする請求項１記載の高出力半導体装
    置。
  6. 【請求項６】 前記バリア層が、ＴｉＮ／Ｔｉ層または
    ＴｉＮ層によって形成されていることを特徴とする請求
    項１記載の高出力半導体装置。
  7. 【請求項７】 前記バリア層が、高融点金属のシリサイ
    ド層によって形成されていることを特徴とする請求項１
    記載の高出力半導体装置。
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