JP4424287B2

JP4424287B2 - 半導体装置の製造方法

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Publication number: JP4424287B2
Application number: JP2005268121A
Authority: JP
Inventors: 勇介松沢
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-09-15
Filing date: 2005-09-15
Publication date: 2010-03-03
Anticipated expiration: 2025-09-15
Also published as: JP2007081205A

Description

本発明は、半導体装置の製造方法に関し、特に、電極サイズが大きい場合でも、アルミニウムを含むメタル配線に変質、変形等の悪影響を与えることなく、界面準位を十分に低減できるようにしたものである。

ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板上に形成されたＭＯＳ‐ＦＥＴは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型トランジスタ（ＦＤ−ＳＯＩトランジスタ）は、ボディが完全に空乏化されているため、急峻なサブスレッシュホールド特性が得ることができ、低電圧で高速動作できる。その結果、低消費電力かつ高速動作が可能で低電圧駆動が容易であるため、非常に有望なデバイスであるという事が言える（例えば、特許文献１参照）。

しかしながら、ＦＤ−ＳＯＩトランジスタの製造プロセスには、ＳＯＩ層特有の急峻なサブスレッシュホールド（低Ｓ値６０ｍＶ／ｄｅｃ台）を阻害するような問題が存在している。その一つとして挙げられるのが、界面準位である。一般的に、界面準位はＳｉＯ_２／Ｓｉ界面にあるＳｉの未結合手（シリコンダングリングボンド）のことを言う。この界面準位にキャリアがトラップされることでゲート絶縁膜とボディとの間に意図しない容量が生じ、この生じた容量がボディの空乏層容量と並列接続となるため、容量の総量が増えてＳ値の劣化が起こることがある。

ここで、Ｓ値（Ｓｌｏｐｅ値）とは、ドレイン電圧を一定にした状態でドレイン電流を１桁変化させるのに必要なサブスレッシュホールド領域でのゲート電圧値のことである。Ｓ値が小さいトランジスタほど、急峻な立ち上がり特性を有する。このＳ値は（１）式で表される。
Ｓ値＝ｖｇ／ｌｏｇＩｄ・・・（１）
ｖｇ：ゲート電圧
Ｉｄ：ドレイン電流
Ｓ値を小さくするためには界面準位の低減が有効である。界面準位の低減には、通常、アルミニウム等からなるメタル配線（以下、「Ａｌ配線」という。）を形成した後で、水素、および水素含有雰囲気内における熱処理（即ち、水素シンター）によって、シリコンダングリンダボンドを水素で終端することが効果的であることがよく知られている。
特開２００１−２５７３５４号公報特開平１１−１７７０６０号公報

ところで、本発明者は、長チャネル（即ち、ゲート長が長い）トランジスタと、短チャネル（即ち、ゲート長が短い）トランジスタとについて、それぞれメタル配線形成後に水素シンターを行った。そして、水素シンター後に、長チャネルトランジスタのＳ値と、短チャネルトランジスタのＳ値とをそれぞれ測定した。その結果、本発明者は、水素シンター後のトランジスタのＳ値にはゲート長依存性がある、ということを確認した。

図４は、メタル配線形成後に４００℃の水素シンター処理を行った場合のＳ値のゲート長依存性を示す図である。図４の横軸はＦＤ−ＳＯＩトランジスタのゲート長を示し、縦軸はＳ値を示す。図４に示すように、ゲート長が数ｎｍの短チャネルトランジスタでは、そのＳ値が６０〜７０ｍＶ／ｄｅｃ程度と小さく、水素シンターによって界面準位が十分低減されていることが確認された。これに対して、ゲート長が２５μｍ程度の長チャネルトランジスタでは、そのＳ値が８０ｍＶ／ｄｅｃを超えており、水素シンターの効果が十分に現れていない（即ち、界面準位が十分に低減されていない）ことが確認された。

図５（Ａ）及び（Ｂ）は、従来例の問題点を示す図である。詳しくは、図５（Ａ）は長チャネルトランジスタ２００の構成例を示す断面図であり、図５（Ｂ）は短チャネルトランジスタ３００の構成例を示す断面図である。図５（Ａ）及び（Ｂ）の矢印で示すように、長チャネルトランジスタ２００では、短チャネルトランジスタ３００と比べて、ゲート電極９５の横方向からゲート絶縁膜９４の中心部への水素侵入経路Ｒ´が長い。このことが、長チャネルトランジスタ２００で界面準位が十分に低減されていないことの理由と考えられる。

このような界面準位の低減が不十分という問題に対しては、水素シンターの温度を上げるのが一番簡便な方法であるが、メタル配線は主にアルミニウム等で構成されているため、４００℃以上の熱をかけた場合には変質、変形などの問題が起こることが予想される。それゆえ、水素シンターの処理温度を単純に上昇させることはできなかった。
本発明は、このような解決すべき問題に着目してなされたものであって、電極サイズが大きい場合でも、アルミニウムを含むメタル配線に変質、変形等の悪影響を与えることなく、界面準位を十分に低減できるようにした半導体装置の製造方法の提供を目的とする。

本発明の半導体装置の製造方法は、半導体基板と、前記半導体基板上に設けられた絶縁層と、前記絶縁層上に設けられた半導体層とからなるＳＯＩ基板を用意する工程と、前記半導体層を熱酸化してゲート絶縁膜を形成する工程と、前記ゲート電極両側の前記半導体層にソースおよびドレインを形成する工程と、前記ソースおよび前記ドレインが形成された前記半導体層上に層間絶縁膜を形成する工程と、前記層間絶縁膜を選択的にエッチングして前記層間絶縁膜に前記ゲート電極に至る第１コンタクトホール、前記ソースに至る第２コンタクトホールおよび前記ドレインに至る第３コンタクトホールを形成する工程と、前記層間絶縁膜上、前記第１コンタクトホール内、前記第２コンタクトホール内および前記第３コンタクトホール内に、スパッタ法で、Ｔｉおよび前記Ｔｉ上に形成されたＴｉＮからなるバリアメタルを形成する工程と、前記バリアメタル上にアルミニウムを含むメタル配線を形成する工程と、を含み、前記バリアメタルを形成する前記工程と前記メタル配線を形成する前記工程との間に、前記バリアメタルが形成された前記基板に、６００℃、２０分の条件で水素シンターを施し、且つ、前記メタル配線を形成する工程後は、前記メタル配線が形成された前記基板に水素シンターを施さないことを特徴とするものである。

以下、本発明の実施の形態を図面を参照しながら説明する。
（１）実施形態
図１（Ａ）〜（Ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す工程図である。この実施形態では、ＳＯＩ基板に電界効果型のトランジスタ１００を形成する場合について説明する。

まず始めに、図１（Ａ）に示すようなＳＯＩ基板１０を用意する。このＳＯＩ基板１０は、シリコン基板１と、このシリコン基板１上に設けられた埋め込み酸化層３と、この埋め込み酸化層３上に設けられたシリコン層５とから構成されている。このＳＯＩ基板１０は、例えばＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎｂｙｉｍｐｌａｎｔｏｘｙｇｅｎ）法、或いは貼り合わせ法などにより作成される。

次に、このＳＯＩ基板１０のシリコン層５表面を薄く酸化して、酸化シリコン膜（図示せず）を形成する。この酸化シリコン膜は、シリコン層５表面をエッチング雰囲気やイオン注入等から保護するための膜である。
次に、図示しない酸化シリコン膜上に窒化シリコン膜をＣＶＤ法にて堆積させる。そして、フォトリソグラフィ法及びドライエッチング法により、この窒化シリコン膜をパターニングする。これにより、素子領域全体を覆い、且つ素子分離領域を露出させる窒化膜パターン（図示せず）をＳＯＩ基板１０上に形成する。次に、この窒化膜パターンをマスクにして、シリコン層５を熱酸化してフィールド酸化膜１１を形成し、素子分離する。図１（Ａ）に示すように、フィールド酸化膜１１の下側部分は埋め込み酸化層３に接触しており、このようなフィールド酸化膜１１によって各々の素子領域は他の素子領域から電気的に分離された状態となる。

次に、ＳＯＩ基板１０に例えば希フッ酸（ＨＦ）を用いたウエットエッチングを行って、素子領域表面の酸化シリコン膜を取り除く。そして、ＳＯＩ基板１０を熱酸化して、素子領域のシリコン層５表面にゲート絶縁膜１３を形成する。このゲート絶縁膜１３は、例えば酸化シリコン膜であっても良いし、酸窒化シリコン膜であっても良い。ゲート絶縁膜１３形成後、ＳＯＩ基板１０の上方全面にリン又はボロン等の不純物を含むポリシリコン膜を形成する。そして、フォトリソグラフィ技術及びドライエッチング技術とによって、ポリシリコン膜をパターニングしてゲート電極１５を形成する。このゲート電極１５のゲート長は例えば２５μｍである。

次に、このゲート電極１５をマスクにしてシリコン層５にソース及びドレインを形成するための不純物（例えば、リン、ヒ素又はボロン等）をイオン注入する。さらに、このゲート電極１５の側壁にサイドウォール１７を形成する。その後、ゲート電極１５及びサイドウォール１７をマスクにして、ソース及びドレインを形成するための不純物（例えば、リン、ヒ素又はボロン等）をシリコン層５に注入して熱拡散する。これにより、例えばＬＤＤ構造のソース又はドレイン（以下、「Ｓ／Ｄ」という。）１９を形成する。

次に、図１（Ｂ）に示すように、シリコン層５上に層間絶縁膜２１を形成する。この層間絶縁膜２１は、例えば酸化シリコン膜である。次に、フォトリソグラフィ技術とドライエッチング技術とによって、層間絶縁膜２１を選択的にエッチングし、ゲート電極１５の表面に至るコンタクトホールｈ１と、Ｓ／Ｄ１９の表面にそれぞれ至るコンタクトホールｈ２、ｈ３とを形成する。

次に、図１（Ｂ）に示すように、コンタクトホールｈ１〜ｈ３形成後のＳＯＩ基板１０の上方全面にチタン（Ｔｉ）をスパッタし、続いて窒化チタン（ＴｉＮ）をスパッタして、ＴｉＮ／Ｔｉ膜（即ち、バリアメタル）２３を形成する。このＴｉＮ／Ｔｉ膜２３によって、コンタクトホールｈ１の底面で露出していたゲート電極１５の表面と、コンタクトホールｈ２、ｈ３の底面で露出していたＳ／Ｄ１９の表面とがそれぞれ覆われる。

次に、ＴｉＮ／Ｔｉ膜２３が形成されたＳＯＩ基板１０に第１の水素シンターを施す。この水素シンターでは、その処理温度が例えば６００℃であり、その処理時間が例えば２０分である。また、この水素シンターでは、処理ガスとして例えばＨ_２とＡｒとの混合ガスを使用する。処理ガスにおけるＨ_２とＡｒの混合比は、例えばＨ_２：Ａｒ＝１：４０である。

この水素シンター（６００℃−２０分）は、通常の水素シンター（４００〜４５０℃程度）よりも処理温度が高温であるため、図１（Ｂ）の矢印で示すように、Ｈ２はゲート電極１５の横側からゲート絶縁膜１３に入り、その中心部方向へ拡散しやすい。このため、ゲート電極１５の端部付近だけでなく、ゲート電極１５の中心部付近でも、ゲート絶縁膜１３とシリコン層５との間（即ち、ＳｉＯ_２／Ｓｉ界面）のシリコンダングリングボンドを水素で十分に終端することができる。

次に、このような高温の水素シンターを行った後で、ＳＯＩ基板１０の上方全面に例えばアルミニウム（Ａｌ）膜とＴｉＮとを順次形成する。そして、フォトリソグラフィ技術とドライエッチング技術とによって、ＴｉＮ／Ａｌ膜をパターニングし、図１（Ｃ）に示すようにメタル配線３１を形成する。
次に、メタル配線３１が形成されたＳＯＩ基板１０に第２の水素シンターを施す。この水素シンターでは、その処理温度が例えば４００℃であり、その処理時間が例えば２０分である。また、この水素シンターでは、処理ガスとして例えばＨ_２とＡｒとの混合ガスを使用する。処理ガスにおけるＨ_２とＡｒの混合比は、例えばＨ_２：Ａｒ＝１：４０である。このような水素シンター（４００℃−２０分）によって、メタル配線３１の酸化を防止することができ、さらに、メタル配線３１上に形成される膜（例えば、第２層間絶縁膜２１又はパッシベーション膜）の濡れ性を向上することができる。それゆえ、メタル配線３１を形成した後で、水素シンター（４００℃−２０分）を行わない場合と比べて、半導体装置の信頼性を向上することができる。

このように、本発明の実施形態では、ＴｉＮ／Ｔｉ膜２３の形成後であってＡｌ膜の形成前に、高温（例えば、６００℃）の水素シンターを行う。図２に示すように、ＴｉＮ／Ｔｉ膜２３とメタル配線３１は、下側からＴｉ膜２３ａ−ＴｉＮ膜２３ｂ−Ａｌ膜３１ａ−ＴｉＮの順番でスパッタされる。このスパッタは一連（一括）の流れで行われるのではなく、金属膜ごと、例えばＴｉＮ／Ｔｉ膜２３→Ａｌ膜３１ａ→ＴｉＮというようにステップを踏んで行われる。従って、ＴｉＮ／Ｔｉ膜２３をスパッタした後であって、Ａｌ膜３１ａを形成する前であれば、メタル配線３１に変質、変形等の悪影響を与えることなく、高温の水素シンターを施すことができる。

本発明の実施形態によれば、長チャネルトランジスタ１００については、例えば、ゲート長が２５μｍ以上ある長チャネルトランジスタ１００については、メタル配線３１に変質、変形等の悪影響を与えることなく、シリコン層５とゲート絶縁膜１３との間の界面準位を低減することができる。また、ゲート長が２μｍ以下である短チャネルトランジスタについては、下記の実験結果で明らかなように、良い影響も悪い影響もない。従って、長チャネルトランジスタを含む半導体装置の電気特性を向上することができる。

この実施形態では、ＳＯＩ基板１０が本発明の「基板」に対応し、シリコン層５が本発明の「半導体層」に対応している。また、ゲート絶縁膜１３が本発明の「絶縁膜」に対応し、ゲート電極が本発明の「電極」「ゲート電極」に対応している。さらに、Ｓ／Ｄ１９が本発明の「ソース」「ドレイン」に対応している。
なお、この実施形態では、ＳＯＩ基板に電界効果型のトランジスタ１００を形成する場合について説明したが、本発明は、これに限られることはない。例えば、本発明の「基板」はバルクシリコン基板であっても良い。

また、本発明は例えば、平面視での縦横の寸法が大きいＭＯＳキャパシタにも適用可能である。その場合には、例えば、ＳＯＩ基板表面のシリコン層に形成された不純物拡散層が本発明の「半導体層」に対応し、このシリコン層上に形成された酸化シリコン膜が本発明の「絶縁膜」に対応し、この酸化シリコン膜上に形成された上部電極（例えば、リン等の導電型不純物を含むポリシリコン膜が所定形状にパターニングされたもの）が本発明の「電極」に対応する。
（２）実験及びその結果
図３は、水素シンターの処理条件（内容及びそのタイミング）と、Ｓ値との関係を示す図である。図３の横軸は水素シンターの処理条件を示す。また、縦軸はＳ値を示す。

図３の処理条件（１）は、水素シンターを実施しないというものである。また、図３の処理条件（２）は、Ａｌ膜のエッチング後に水素シンターを４００℃で２０分間行うというものである。さらに、図３の処理条件（３）は、Ａｌ膜のエッチング後に水素シンターを４５０℃で２０分間行うというものである。図３の処理条件（４）は、ＴｉＮ／Ｔｉ膜を形成した後であってＡｌ膜を形成する前に、水素シンターを６００℃で２０分間行うというものである。そして、図３の処理条件（５）は、上記（４）と上記（３）との両方を行う、というものである。

本発明者の実験結果によれば、短チャネルトランジスタ（ゲート長が２μｍ）では、どのような内容・タイミングの水素シンターであっても処理を行いさえすれば、界面準位が減りＳ値も良好な値を示すことがわかった。一方、長チャネルトランジスタ（ゲート長が２５μｍ）では、Ａｌ膜形成後での制限された温度（即ち、４００〜４５０℃）における水素シンターを行った場合、及び、水素シンターを全く行わない場合の両方とも、Ｓ値が劣化してしまうという結果を得た。

これに対して、ＴｉＮ／Ｔｉ膜２３をスパッタした後で、高温の水素シンターを行うと、長チャネルトランジスタでもＳ値が改善した。この結果から、ゲート長が長い場合であってもＡｌ膜の形成前に高温の水素シンター処理を行うことで、ＳＯＩ特有の急峻なサブスレッシュホールド特性を得ることができる、ということがわかった。

本発明の実施形態に係る半導体装置の製造方法を示す図。バリアメタル２３とメタル配線３１との積層順を示す図。水素シンターの処理条件と、Ｓ値との関係を示す図。従来例におけるＳ値のゲート長依存性を示す図。従来例の問題点を示す図。

符号の説明

１シリコン基板、３埋め込み酸化層、５シリコン層、１０ＳＯＩ基板、１１フィールド酸化膜、１３ゲート絶縁膜、１５ゲート電極、１７サイドウォール、１９Ｓ／Ｄ、２１層間絶縁膜、２３ＴｉＮ／Ｔｉ膜（バリアメタル膜）、２３ａＴｉ膜、２３ｂＴｉＮ膜、３１メタル配線、３１ａＡｌ膜、１００トランジスタ、ｈ１〜ｈ３コンタクトホール

Claims

半導体基板と、前記半導体基板上に設けられた絶縁層と、前記絶縁層上に設けられた半導体層とからなるＳＯＩ基板を用意する工程と、
前記半導体層を熱酸化してゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極両側の前記半導体層にソースおよびドレインを形成する工程と、
前記ソースおよび前記ドレインが形成された前記半導体層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を選択的にエッチングして前記層間絶縁膜に前記ゲート電極に至る第１コンタクトホール、前記ソースに至る第２コンタクトホールおよび前記ドレインに至る第３コンタクトホールを形成する工程と、
前記層間絶縁膜上、前記第１コンタクトホール内、前記第２コンタクトホール内および前記第３コンタクトホール内に、スパッタ法で、Ｔｉおよび前記Ｔｉ上に形成されたＴｉＮからなるバリアメタルを形成する工程と、
前記バリアメタル上にアルミニウムを含むメタル配線を形成する工程と、を含み、
前記バリアメタルを形成する前記工程と前記メタル配線を形成する前記工程との間に、前記バリアメタルが形成された前記基板に、６００℃、２０分の条件で水素シンターを施し、且つ、前記メタル配線を形成する工程後は、前記メタル配線が形成された前記基板に水素シンターを施さないことを特徴とする半導体装置の製造方法。