JPS6164147A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS6164147A
JPS6164147A JP59185903A JP18590384A JPS6164147A JP S6164147 A JPS6164147 A JP S6164147A JP 59185903 A JP59185903 A JP 59185903A JP 18590384 A JP18590384 A JP 18590384A JP S6164147 A JPS6164147 A JP S6164147A
Authority
JP
Japan
Prior art keywords
bonding pad
layer
wiring
insulating film
upper layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59185903A
Other languages
English (en)
Inventor
Shigeru Ito
繁 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP59185903A priority Critical patent/JPS6164147A/ja
Publication of JPS6164147A publication Critical patent/JPS6164147A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4807—Shape of bonding interfaces, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4845—Details of ball bonds
    • H01L2224/48451—Shape
    • H01L2224/48453—Shape of the interface with the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に２層配線構造を有する
半導体装置のボンディングパッド部の構造に関する。
〔従来の技術〕
近年、半導体装置は大容量化、高集積化が進んでいるが
、それに伴って配線設計の自由度を上げるために、また
素子を効率よく、かつ配線長を短くすることにより配線
抵抗、配線容量による遅延を少＜Ｌ？高速化を実現する
ために多層配線構造が提案され実施されている。
多層配線構造を形成するには、金属配線と眉間絶縁膜と
を繰り返し形成する必要があるが、３Ｒり以上では段差
が急峻となり、配線に断線を生じ易いため２層配線構造
が多く用いられている。
しかしなから、２Ｎ１配線構造の場合においても第１図
に示されるように、ボンディングパッド部にはＭｌや層
間絶縁膜等による段差か形成されるため、ワイヤボンデ
ィング時にバッシベーショ膜や層間絶縁膜等に損傷が与
えられる欠点があった。
すなわち、第１図に示すように２層配線構造は、シリコ
ン基板１の絶縁膜２上に下層のり配線３と層間絶縁膜４
を形成したのち、ボンディングパッ層部とコンタクト部
に開孔５，５′を形成し、続いて上層のＭ配線６と上層
のＭ層からなるポンディングパット部６ａ（以下上層の
ボンディングパッド部という）を形成し、更にボンディ
ングパッド部６ａを除きパッシベーション膜７を形成し
て完成する。
この様に構成された２層配線構造のボンディングパッド
部周辺には、層間絶縁膜４．上層のＡｌ眉６が積層され
て大きな段差や凹凸部が形成されるため、ボンディング
パッド部９ａにワイヤ８がポンディングされた場合、そ
のストレスがこれら８を要部に加わり、パッシベーショ
ン膜７９層間絶縁膜４．Ａｌ配線３等にクラックを生じ
、耐湿性を低下させると共にＡｆｆｌ配線に断線を生ず
る不都合がある。例え断線しない場合でも、半導体の動
作中にトラブルを生じ信頼性を低下させるという欠点が
ある。
〔発明が解決しようとする問題点〕
本発明の目的は、上記欠点を除去し、２層配線構造にお
けるボンディングパッド部を平旦化し、ワイヤボンディ
ングに伴うストレスによる絶縁膜および配線の損傷をな
くした半ｍ体装盾を提供することにある。
〔問題点を鱗決するための手段〕
本発明の半導体装ｇは、２層配線構造を有し下層のＡノ
眉と上層のＡＪＮとからなるボンディングパッド部を有
する半導体装置であって、前記ホンディングパッド部の
周辺部を除いて層間絶縁膜め・形成されることを含んで
構成される。
〔実施例〕
次に本発明を実施例を用い、図面を参照し℃説明する。
第２図は本発明の一実施例の断面図であり、下層の人！
配線をワイヤにより引き出す場合を示している。
第２図において、半導体素子等が形成されたシリコン基
板１上にはフィールド酸化膜や特性保護用窒化膜等から
なる絶に膜２か形成されており、その上に下層のＡＪ配
線３が形成されている。そし℃その上に上層のＡＡ配線
６がＭルｊ絶縁膜４を介して形成されている。
下層のＡｌ配線３と同時に形成された下層のＭ層からな
るボンディングパッド部３ａ（以下、下層のボンディン
グパッド部という）上には、上層のＡ−８配緑６と同時
に形成される上層のボンディングパッド部６ａが下層の
ボンディングパッド部３ａより狭く形成されている。そ
して上層のボンディングパッド部６ａの大部分を除いた
表面はパッシベーション膜７により扱われている。
層間絶縁膜４は下層および上層のボンディングパッド部
３ａ、６ａの周辺部を除いて形成されているため、上／
ｉのボンディングパッド部６ａは平担に形成てれ、従来
のように上層のボンディングパッド部６ａの周辺部に眉
間絶縁膜４による段差や凹凸は形成されない。また、上
層のボンディングパッド部６ａが下層のボンディングパ
ッド部３ａより狭く形成されているためその段差はゆる
やかとなり、これらパッド部に形成されるパッシベーシ
ョン膜７の桧か性も改善されたものとなる。
このように平担に形成された上層のホンディングパッド
部６ａ（（ワイヤ８がボンディングされた場合、ソのス
トレスはボンディングパッド部全体に均一に分散される
ため、パッシベーション膜や下層のＡＪ配線にクラック
を生することはなく、従来のものにくらべ耐湿性および
電気的性性不良か改善された半導体装置が得られる。
次にこのように構成される２層配線構造の半導　　　　
　一体装置の製造方法について簡単に説明する。
周知の技術により半導体素子が形成されたシリコン基板
１には、例えばフィールド酸化膜（Ｓｉｎ２）や特性保
り窒化膜（Ｓ！５Ｎ４）等の絶縁膜２を形成する。この
絶縁膜２上に、例えばマグネトロンスパッタ法により厚
さ約１μｍのＡ形を堆槙し、パターニングして下層のＡ
ｌ配線３および下層のボンデインパッド部３ａを形成す
る。
次に層間絶縁膜４として、減圧ＣＶＤ法によりリンシリ
ケートガラス（ＰＳＧ）膜或いはＳｉ３Ｎ４膜を厚さ約
１μｍ堆積したのち、ドライエツチング法により上層配
線のコンタクト部および下層のホンディングパッド部３
ａ付近の姻間杷す膜４を除去する。この眉間絶縁膜４の
除去される部分のうち、下層のボンディングパッド部３
ａの端部から層間絶縁膜４の端部迄の距離りは、Ａノ配
線３に印加される電圧により異なるが、１０〜３０μｍ
あればよい。
続いて厚さ約１μｍの上層のりを堆積し、パターニング
して上層のＭ配線６および上層のボンディングパッド部
６ａを形成する。
次に、全面にＰ　Ｓ　ＧＭからなるパッシベーション膜
７全形成し、エツチングにより上層のボンデインクハラ
）”ｉ６ａ上のパッシベーション膜７を除去する。この
ようにして平担なボンディングパッド部６ａを有する２
層配線構造の半導体装置が完成する。
尚、層間絶縁膜４およびパッシベーション膜７は他の無
機物からなる絶縁膜やポリイミド等の有機物からなる絶
縁膜を用いることも可能である。
第３図（ａ）、Φ）は本発明の他の実施例の平面図およ
びＡ−Ａ’断面図であり、下層のＡ！配線に接続した上
層のＡ４配線をワイヤにより引き出す場合を示している
。
第３図（ａｌ　、　（ｂｌにおいて、８ｉ０．等の絶縁
膜２上に形成された下層のＡｌ配線３に接続する下１剖
のボンディングパッド部３ａ上には、土間のボンデイン
パッドｉ６ａ：；下層のボンディングパッド部より狭く
形成されている。そして下層０Ａｌ配線３と上層のＡ〕
配線６と全分離する層間絶縁膜４はこれらボンディング
パッド［６３ａ、６ａより規定路離だけ隔れて形成され
ている。従っ℃上層のボンディングパッド部６ａは平担
に形成されるため、この上層こワ・「ヤ８がボンディン
グさｒしてもそのストレスハ均一に分散され、パッシベ
ーション膜７、層間絶縁膜４、上１＝および下１管１の
ノリ配腺６．３にクラックを生ずることれｉなく、早縛
体装置の信頼性は同上する。
尚、第３図（ａｌ　ｔＩＣおいては見やすくする７ζめ
にパッシベーション膜７１−し℃ある。
〔発明の効果〕
以上詳細に説明したように、本発明によれは、２層配線
構造にんしする層間絶縁膜ｔホンディングパッ層部より
離して設は平担なボンディングパッド部を形成すること
により、ワイヤボンディングに伴うストレスによる絶縁
膜および配線の損傷をなくした信頼性の高い半導体装置
が得られるのでその効果は大きい。
【図面の簡単な説明】
第１図は従来の２層配線構造の半導体装置を説明するだ
めの断面図、第２図は本発明の一実施例の断面図、第３
図（ａ）　、　（ｂ）は本発明の他の実施例の平面図お
よび断面図である。 ｌ・・・・・・シリコン基板％　２・・・・・・絶縁膜
、３・・・・・・下層の局配線、３ａ・・・・・・ボン
ディングパッド部、４・・・・・・層間絶縁膜、５，５
’・・・・・・開孔、６・・・・・−上層の人Ｊ配線、
６ａ・・・・・・ボンディングパッド部、７・・・・・
・パッシベーション膜、８・・・・・・ワイヤ。 第３図

Claims (2)

    【特許請求の範囲】
  1. （１）２層配線構造を有し下層のＡｌ層と上層のＡｌ層
    とからなるボンディングパッド部を有する半導体装置に
    おいて、前記ボンディングパッド部の周辺部を除いて層
    間絶縁膜が形成されていることを特徴とする半導体装置
    。
  2. （２）上層のＡｌ層からなるボンディングパッド部は下
    層のＡｌ層からなるボンディングパッド部より狭く形成
    されている特許請求の範囲第（１）項記載の半導体装置
    。
JP59185903A 1984-09-05 1984-09-05 半導体装置 Pending JPS6164147A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59185903A JPS6164147A (ja) 1984-09-05 1984-09-05 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59185903A JPS6164147A (ja) 1984-09-05 1984-09-05 半導体装置

Publications (1)

Publication Number Publication Date
JPS6164147A true JPS6164147A (ja) 1986-04-02

Family

ID=16178895

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59185903A Pending JPS6164147A (ja) 1984-09-05 1984-09-05 半導体装置

Country Status (1)

Country Link
JP (1) JPS6164147A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63307751A (ja) * 1987-06-09 1988-12-15 Nec Corp 半導体集積回路装置
JPH01305531A (ja) * 1988-06-03 1989-12-08 Nec Corp 改良されたボンディングパッドを有する半導体装置
JPH03278551A (ja) * 1990-03-28 1991-12-10 Nec Corp 半導体装置
JPH04199971A (ja) * 1990-11-29 1992-07-21 Fujitsu Ltd 読取装置
EP0637840A1 (en) * 1993-08-05 1995-02-08 AT&T Corp. Integrated circuit with active devices under bond pads
US5965903A (en) * 1995-10-30 1999-10-12 Lucent Technologies Inc. Device and method of manufacture for an integrated circuit having a BIST circuit and bond pads incorporated therein
US5986343A (en) * 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits
WO2014119045A1 (ja) * 2013-02-01 2014-08-07 株式会社村田製作所 半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63307751A (ja) * 1987-06-09 1988-12-15 Nec Corp 半導体集積回路装置
JPH01305531A (ja) * 1988-06-03 1989-12-08 Nec Corp 改良されたボンディングパッドを有する半導体装置
JPH03278551A (ja) * 1990-03-28 1991-12-10 Nec Corp 半導体装置
JPH04199971A (ja) * 1990-11-29 1992-07-21 Fujitsu Ltd 読取装置
EP0637840A1 (en) * 1993-08-05 1995-02-08 AT&T Corp. Integrated circuit with active devices under bond pads
US5751065A (en) * 1993-08-05 1998-05-12 Lucent Technologies Inc. Integrated circuit with active devices under bond pads
US5965903A (en) * 1995-10-30 1999-10-12 Lucent Technologies Inc. Device and method of manufacture for an integrated circuit having a BIST circuit and bond pads incorporated therein
US5986343A (en) * 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits
WO2014119045A1 (ja) * 2013-02-01 2014-08-07 株式会社村田製作所 半導体装置

Similar Documents

Publication Publication Date Title
JPS5851425B2 (ja) ハンドウタイソウチ
US5055906A (en) Semiconductor device having a composite insulating interlayer
JPH1050826A (ja) 前ボンディング空洞エアブリッジ
JPS6164147A (ja) 半導体装置
JP2964999B2 (ja) 半導体装置及びその製造方法
JPS6178151A (ja) 半導体装置
JPH0456237A (ja) 半導体装置
JPS6149452A (ja) 半導体素子
JPH0529376A (ja) 半導体装置のボンデイングパツド
JP3676015B2 (ja) 半導体装置
JPS6151863A (ja) 半導体装置
JPH03112135A (ja) 半導体装置およびその製造方法
JP2002164381A (ja) 半導体装置及びその製造方法
JPH04348047A (ja) 半導体集積回路電極
JP2770390B2 (ja) 半導体装置
JPS61225836A (ja) 半導体装置の配線製造方法
JPH0691126B2 (ja) 半導体装置
JPH06333977A (ja) 半導体装置及びその製造方法
JPH03209823A (ja) 樹脂封止型半導体装置
JP3496372B2 (ja) 半導体集積回路におけるボンディングパッドの構造
JPH0456239A (ja) 半導体装置
JPH02306635A (ja) 半導体装置
JPH03184340A (ja) 半導体装置及びその製造方法
JPH0878470A (ja) 半導体装置
JPH01233741A (ja) 半導体装置の製造方法