JPS6151863A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6151863A JPS6151863A JP59173242A JP17324284A JPS6151863A JP S6151863 A JPS6151863 A JP S6151863A JP 59173242 A JP59173242 A JP 59173242A JP 17324284 A JP17324284 A JP 17324284A JP S6151863 A JPS6151863 A JP S6151863A
- Authority
- JP
- Japan
- Prior art keywords
- section
- film
- bonding pad
- bonding
- polyimide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05005—Structure
- H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05124—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05558—Shape in side view conformal layer on a patterned surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4807—Shape of bonding interfaces, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4845—Details of ball bonds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置、特に有機性絶縁膜を層間膜とする
多層配線を有する半導体装置におけろボンディングパッ
ド構造に関する。
多層配線を有する半導体装置におけろボンディングパッ
ド構造に関する。
ＩＣ，ＬＳＩなどの半導体装置においては、高集積化を
実現する多層配線方式として、樹脂絶縁多層配線技術が
開発され、その絶縁材料として高純度ポリ、イミド系樹
脂が開発されている。（工業調査会発行、電子材料１９
８１年１１月、Ｐ、２２−３０、高分子樹脂とデバイス
への応用、斉木篤、梅崎宏、佐藤喜久治） このポリイミド系樹脂、例えばポリイミド・インインド
ロキナゾリンジオンは高耐熱性（，５００℃）を有し、
絶縁破壊電圧が高い（３００Ｖ／μｍ）ことによりパッ
シベーション効果が高（、また溶ＲＶ状態で塗布して被
膜を形成するために表面の平坦化効果を有する等の特色
をもつものである。
実現する多層配線方式として、樹脂絶縁多層配線技術が
開発され、その絶縁材料として高純度ポリ、イミド系樹
脂が開発されている。（工業調査会発行、電子材料１９
８１年１１月、Ｐ、２２−３０、高分子樹脂とデバイス
への応用、斉木篤、梅崎宏、佐藤喜久治） このポリイミド系樹脂、例えばポリイミド・インインド
ロキナゾリンジオンは高耐熱性（，５００℃）を有し、
絶縁破壊電圧が高い（３００Ｖ／μｍ）ことによりパッ
シベーション効果が高（、また溶ＲＶ状態で塗布して被
膜を形成するために表面の平坦化効果を有する等の特色
をもつものである。
ポリイミド系樹脂を用いて２Ｎ配線構造を形成”ｊ ’
） ４３ 合Ｋ、特に問題となるのはボンディングパッ
ドの部分であることが発明者の検討によりわかつた。
） ４３ 合Ｋ、特に問題となるのはボンディングパッ
ドの部分であることが発明者の検討によりわかつた。
第９図は本出願人により現在採用されている２層配線バ
イポーラＩＣの一例を示すボンディングパッド近傍部分
の断面図である。
イポーラＩＣの一例を示すボンディングパッド近傍部分
の断面図である。
１はシリコン基体であって、その表面に半導体素子、た
とえばトランジスタのベース等となる拡散層２が形成さ
れ、その上は酸化膜（Ｓｉ０２ｍ）３で覆われている。
とえばトランジスタのベース等となる拡散層２が形成さ
れ、その上は酸化膜（Ｓｉ０２ｍ）３で覆われている。
４は上記素子に接続する電極で第１ＪＶ：ＩのＡ、ｌア
ルミニウム）配線よりなり、その一部は酸化膜３上を延
びてボンディングパッドの下地膜５となる。６はポリイ
ミド系樹脂からなる眉間絶縁膜で、その一部にスルーホ
ール７をあけてあり第２層のＡｌ配線の一部であるボン
ディングパッド部８がスルーホール７を通じて下地膜５
と重なっている。このボンディングパット部の上にＡｕ
（金）線からなるワイヤ９がボンディングされるが、同
図に示すように、ボンディングパッドの上層のＡｌが層
間膜縁部と重なる部分１０で盛り上っている。
ルミニウム）配線よりなり、その一部は酸化膜３上を延
びてボンディングパッドの下地膜５となる。６はポリイ
ミド系樹脂からなる眉間絶縁膜で、その一部にスルーホ
ール７をあけてあり第２層のＡｌ配線の一部であるボン
ディングパッド部８がスルーホール７を通じて下地膜５
と重なっている。このボンディングパット部の上にＡｕ
（金）線からなるワイヤ９がボンディングされるが、同
図に示すように、ボンディングパッドの上層のＡｌが層
間膜縁部と重なる部分１０で盛り上っている。
一方、パッド中央部は凹状となっていることによりボン
ディング時に、この凹状部には力が充分にかがりにくい
。このため、ワイヤの金ボール１１がＡｌ膜のもつ上っ
ている部分１０では合金層１２ができて良好な接続部が
得られるが凹状部１３には充分に力がかからないために
合金層１２ができにくく、接続不良となることがわかっ
た。
ディング時に、この凹状部には力が充分にかがりにくい
。このため、ワイヤの金ボール１１がＡｌ膜のもつ上っ
ている部分１０では合金層１２ができて良好な接続部が
得られるが凹状部１３には充分に力がかからないために
合金層１２ができにくく、接続不良となることがわかっ
た。
この例は２／１５Ａｌ配線構造の場合であるが、３層Ａ
ｌ配線、ｔ１４造の場合は層間の樹脂膜との重なり部分
がさらに厚くなってワイヤボンディング不良はいっそう
問題となることがわかった。
ｌ配線、ｔ１４造の場合は層間の樹脂膜との重なり部分
がさらに厚くなってワイヤボンディング不良はいっそう
問題となることがわかった。
ワイヤとのボンディング性を良くするために、ボンディ
ングパッド面積を広く（縦横の寸法を１００μｍとする
）することも考えられるが、ＩＣの高集積化には相反す
ることになるといえる。
ングパッド面積を広く（縦横の寸法を１００μｍとする
）することも考えられるが、ＩＣの高集積化には相反す
ることになるといえる。
本発明は上記した問題を克服するためになされたもので
あり、その目的とするところは、ボンディングパッド面
を平坦化し良好なボンダビリティ−を得ることにある。
あり、その目的とするところは、ボンディングパッド面
を平坦化し良好なボンダビリティ−を得ることにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面よりあきらかになるであ
ろう。
本明細書の記述および添付図面よりあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を説明すれば下記のとおりである。
を説明すれば下記のとおりである。
半導体基体表面に有機膜を眉間膜に使用した多層配線を
有し、上記層間膜にあけた窓開部を通して上下の配線が
重なってボンディングパッドを形成スる半導体装置にお
いて、上記基体表面又は表面上に上記窓開部による凹部
に対応する凸部を形成することにより、ボンディングパ
ッド面を平坦化し、もって、ワイヤボンディング不良を
な（したものである。
有し、上記層間膜にあけた窓開部を通して上下の配線が
重なってボンディングパッドを形成スる半導体装置にお
いて、上記基体表面又は表面上に上記窓開部による凹部
に対応する凸部を形成することにより、ボンディングパ
ッド面を平坦化し、もって、ワイヤボンディング不良を
な（したものである。
〔実施例１〕
第１図乃至第６図は本発明の一実施例を示すものであっ
て、半導体基体表面に２層アルミニウム配線によるポン
ティジグパッドを形成する場合のプロセスに従った工程
断面図（第２図は平面図）である。
て、半導体基体表面に２層アルミニウム配線によるポン
ティジグパッドを形成する場合のプロセスに従った工程
断面図（第２図は平面図）である。
以下、各工程に従って詳述する。
（１）半導体基体表面に形成するボンディングパッド部
の最上ＪＷｊｒ７ＪＸ、極面を平坦化するための凹凸を
あげる。すなわち、第１図に示すように半導体基体１の
表面酸化膜３の一部をホトレジスト処理し、これをマス
クにして基体表面をエッチし、ボンディングパッドとな
る部分の中央部１４が凸部となるようにその周辺部に深
さ０．８〜１．０μｍの凹部１５をあげる。第２図は凹
凸を示す平面図であって、同図のＡ−Ａ’断面が第１図
に対応する。
の最上ＪＷｊｒ７ＪＸ、極面を平坦化するための凹凸を
あげる。すなわち、第１図に示すように半導体基体１の
表面酸化膜３の一部をホトレジスト処理し、これをマス
クにして基体表面をエッチし、ボンディングパッドとな
る部分の中央部１４が凸部となるようにその周辺部に深
さ０．８〜１．０μｍの凹部１５をあげる。第２図は凹
凸を示す平面図であって、同図のＡ−Ａ’断面が第１図
に対応する。
このエツチングは、本発明者が開発している浅溝分離技
術（浅溝とＰ＋型層で分離領域を形成する。）の浅溝形
成と同一工程で行なう。
術（浅溝とＰ＋型層で分離領域を形成する。）の浅溝形
成と同一工程で行なう。
（２）半導体基体表面に選択拡散を行ってトランジスタ
等の素子のため拡散層（図示されない）を形成する。こ
の拡散により、前記凹部１５表面にも熱酸化膜３が形成
される。このあと、コンタクトホトエッチを行い、アル
ミニウム、蒸着、パターニングすることにより、電極、
第１層アルミニウム配線及び第３図に示すように上記凸
部１４、凹部１５を覆う位置忙ボンディングパッド下地
用アルミニウム膜５を形成する。
等の素子のため拡散層（図示されない）を形成する。こ
の拡散により、前記凹部１５表面にも熱酸化膜３が形成
される。このあと、コンタクトホトエッチを行い、アル
ミニウム、蒸着、パターニングすることにより、電極、
第１層アルミニウム配線及び第３図に示すように上記凸
部１４、凹部１５を覆う位置忙ボンディングパッド下地
用アルミニウム膜５を形成する。
（３）全面にポリイミド系樹脂のフェスをスピンナ塗布
し、ベークすることにより、第４図に示すようにポリイ
ミド系樹脂、たとえばポリイミドインインドロキナゾリ
ンジオン膜６を０．８−１．０μｍ程度の厚さに形成す
る。
し、ベークすることにより、第４図に示すようにポリイ
ミド系樹脂、たとえばポリイミドインインドロキナゾリ
ンジオン膜６を０．８−１．０μｍ程度の厚さに形成す
る。
（４）このあと、ＣＦ、等をエッチャントとするプラズ
マドライエッチを行りてポリイミド樹脂膜の突出部をエ
ッチして第５図に示すように表面を平坦化する。だの場
合第１層アルミニウムからなるボンディングパッド下地
の突出部分５が表面に露出し、かつその側面がポリイミ
ド樹脂６で覆われた形態となるようにする。
マドライエッチを行りてポリイミド樹脂膜の突出部をエ
ッチして第５図に示すように表面を平坦化する。だの場
合第１層アルミニウムからなるボンディングパッド下地
の突出部分５が表面に露出し、かつその側面がポリイミ
ド樹脂６で覆われた形態となるようにする。
（５）このあとアルミニウムを蒸着し、パターニングエ
ッチにより第２層配線（図示されない）を形成するとと
もにボンディングパッド部８を形成する。このボンディ
ングパッド部のアルミニウム膜は第６図に示すように平
坦な面で下地のアルミニウム膜５と接続する。
ッチにより第２層配線（図示されない）を形成するとと
もにボンディングパッド部８を形成する。このボンディ
ングパッド部のアルミニウム膜は第６図に示すように平
坦な面で下地のアルミニウム膜５と接続する。
このよ’１１てスルーホールによる凹部に対応する凸部
をあらかじめエッチすることにより基板表面に形成する
ことにより得られたボンディングパッド部に対して金ワ
イヤボンディングを行うとき、第６図に示すように、パ
ッド面は平坦であることにより、金ボール１１の下部と
ボンディングパッド８のアルミニウム面との接する部分
全体にわたって合金層１３ができ、ボンディング性が良
好となる。このように本発明によればボンディングパッ
ドの面積を広（することなく、ワイヤのボンダビリティ
を向上する効果が得られる。
をあらかじめエッチすることにより基板表面に形成する
ことにより得られたボンディングパッド部に対して金ワ
イヤボンディングを行うとき、第６図に示すように、パ
ッド面は平坦であることにより、金ボール１１の下部と
ボンディングパッド８のアルミニウム面との接する部分
全体にわたって合金層１３ができ、ボンディング性が良
好となる。このように本発明によればボンディングパッ
ドの面積を広（することなく、ワイヤのボンダビリティ
を向上する効果が得られる。
〔実施例２〕
第７図は本発明の他の一実施例を示すものであって、２
層配線を有する半導体装置のボンディングパッド近傍部
分の縦断面図である。
層配線を有する半導体装置のボンディングパッド近傍部
分の縦断面図である。
この実施例では、ボンディングパッド部となる基板表面
にエツチングによって凹凸を形成する代りに、凸部とな
る部分をポリシリコン膜１６等により形成するものであ
る。なお、第７図において、前掲の第６図と共通の構成
部分には同じ指示番号を与えである。この場合、第１層
配線形成後のプロセスは第３図乃至第６図で示す工程と
全（同様である。
にエツチングによって凹凸を形成する代りに、凸部とな
る部分をポリシリコン膜１６等により形成するものであ
る。なお、第７図において、前掲の第６図と共通の構成
部分には同じ指示番号を与えである。この場合、第１層
配線形成後のプロセスは第３図乃至第６図で示す工程と
全（同様である。
このようにして、スルーホールにょる凹部に対応するポ
リシリコン凸部を、あらかじめ基板表面上に形成するこ
とによって得られた表面平坦化したボンディングパッド
に対して、ワイヤポンディグする場合の効果は実施例１
の場合と全く同様である。この実施例はポリシリコンを
ゲート等に用いるＭＯＳＦＥＴを素子とするＩＣに適用
する場合有効である。
リシリコン凸部を、あらかじめ基板表面上に形成するこ
とによって得られた表面平坦化したボンディングパッド
に対して、ワイヤポンディグする場合の効果は実施例１
の場合と全く同様である。この実施例はポリシリコンを
ゲート等に用いるＭＯＳＦＥＴを素子とするＩＣに適用
する場合有効である。
〔実施例３〕
第８図は本発明の他の実施例を示すものであってボンデ
ィングパッド部分の構造は実施例２（第７図）のものと
同じであり、ワイヤの代りにリード部材１７を直接にボ
ンディングパッド８に接続する場合の形態を示している
。
ィングパッド部分の構造は実施例２（第７図）のものと
同じであり、ワイヤの代りにリード部材１７を直接にボ
ンディングパッド８に接続する場合の形態を示している
。
従来のように表面に凹凸のあるボンディングパッドに対
してはリードを直接にボンディングすることは困難であ
ったが、本発明の場合、ポンディグパッド表面が平坦で
あることによりリードの接続は比較的に容易となる。な
おリード１７とパッド８との間は半田１８等を介在させ
ても良く、いずれにしても接続性は良好である。
してはリードを直接にボンディングすることは困難であ
ったが、本発明の場合、ポンディグパッド表面が平坦で
あることによりリードの接続は比較的に容易となる。な
おリード１７とパッド８との間は半田１８等を介在させ
ても良く、いずれにしても接続性は良好である。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。
たとえば、３層以上の多層配線を有する半導体装置のボ
ンディングパッド部の場合、層間膜との重なり部分によ
る凹凸もそれだけ大きいため、本発明によりパッド表面
を平坦化した効果は大きくボンダビリティの向上がいっ
そう期待できろ。
ンディングパッド部の場合、層間膜との重なり部分によ
る凹凸もそれだけ大きいため、本発明によりパッド表面
を平坦化した効果は大きくボンダビリティの向上がいっ
そう期待できろ。
本発明は２／１１配線又はそれ以上の配線を有する半導
体装置のワイヤボンディングパノドに全て適用できる。
体装置のワイヤボンディングパノドに全て適用できる。
ワイヤの材料としては金、アルミニウムその他を適用で
きろ。半導体装置を構成する素子はバイポーラ素子、Ｍ
ＯＳＦＥＴその他を含む □ものである。
きろ。半導体装置を構成する素子はバイポーラ素子、Ｍ
ＯＳＦＥＴその他を含む □ものである。
ボンディングは通常のネールヘッドによるボンディング
リードを直接にボンディングする場合のいずれも利用で
きる。
リードを直接にボンディングする場合のいずれも利用で
きる。
第１図乃至第６図は本発明の一実施例を示し、第１図、
第３図乃至第６図は半導体装置の製造プロセスにおける
ボンディングパッド近傍部分の工程断面図、 第２図は第１図に対応する平面図である、第７図は本発
明の他の一実施例を示す半導体装ボンディングパッド近
傍の断面図である。 １・・・半導体基体、２・・・素子を構成する拡散層、
３・・・表面酸化膜、４・・・第１層アルミニウム電極
（配線）、５・・・ボンディングパッド下地層（第１層
アルミニウム）、６・・・層間絶縁膜（ポリイミド系樹
脂）、７・・・スルーホール、８・・・ボンディングパ
ッド（第２層アルミニウム）、９・・・ワイヤ、１０・
・・ｈ’！’、ｃ ’） 部分、１１・・・ポール、１
２・・・合金層、１３・・・中央凹部、１４・・・凸部
、１５・・・周辺凹部、１６・・・ポリシリコンよりな
る凸部、１７・・リード部材。 第 １ 図 第 ２ 図 第 ３ 図 ／・シ 第 ４ 図 第 ５ 図 〜ざ ρ テ） ３フ （・ 向 第 ７ 図 第 ８ 図 第 ９ 図
第３図乃至第６図は半導体装置の製造プロセスにおける
ボンディングパッド近傍部分の工程断面図、 第２図は第１図に対応する平面図である、第７図は本発
明の他の一実施例を示す半導体装ボンディングパッド近
傍の断面図である。 １・・・半導体基体、２・・・素子を構成する拡散層、
３・・・表面酸化膜、４・・・第１層アルミニウム電極
（配線）、５・・・ボンディングパッド下地層（第１層
アルミニウム）、６・・・層間絶縁膜（ポリイミド系樹
脂）、７・・・スルーホール、８・・・ボンディングパ
ッド（第２層アルミニウム）、９・・・ワイヤ、１０・
・・ｈ’！’、ｃ ’） 部分、１１・・・ポール、１
２・・・合金層、１３・・・中央凹部、１４・・・凸部
、１５・・・周辺凹部、１６・・・ポリシリコンよりな
る凸部、１７・・リード部材。 第 １ 図 第 ２ 図 第 ３ 図 ／・シ 第 ４ 図 第 ５ 図 〜ざ ρ テ） ３フ （・ 向 第 ７ 図 第 ８ 図 第 ９ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基体の一主面に半導体素子が形成され、この
半導体素子の表面は半導体酸化膜で覆われ、この半導体
酸化膜上に多層の金属配線が絶縁膜を配線層間膜として
形成され、上層の金属配線の一部はボンディングパッド
として絶縁膜にあけた窓開部を通して下層の金属配線又
は、下地層と重なる半導体装置であって、上記半導体基
体主面に上記絶縁膜の窓開部による凹部に対応する凸部
が形成されていることを特徴とする半導体装置。 ２、上記絶縁膜はポリイミド系樹脂からなり、金属配線
はアルミニウム又はアルミニウム合金よりなる特許請求
の範囲第１項に記載の半導体装置。 ３、半導体基板上に設けられたボンディングパッド下に
、凸部を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173242A JPS6151863A (ja) | 1984-08-22 | 1984-08-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173242A JPS6151863A (ja) | 1984-08-22 | 1984-08-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6151863A true JPS6151863A (ja) | 1986-03-14 |
Family
ID=15956790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59173242A Pending JPS6151863A (ja) | 1984-08-22 | 1984-08-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6151863A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334338A (ja) * | 1989-06-29 | 1991-02-14 | Nec Corp | 半導体装置 |
| US6789304B2 (en) | 2001-08-30 | 2004-09-14 | Sumitomo Rubber Industries, Ltd. | Golf clubhead and method of manufacturing the same |
| JP2008066451A (ja) * | 2006-09-06 | 2008-03-21 | Rohm Co Ltd | 半導体装置 |
| JP2016207707A (ja) * | 2015-04-16 | 2016-12-08 | 日本電信電話株式会社 | 半導体装置およびその製造方法 |
-
1984
- 1984-08-22 JP JP59173242A patent/JPS6151863A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334338A (ja) * | 1989-06-29 | 1991-02-14 | Nec Corp | 半導体装置 |
| US6789304B2 (en) | 2001-08-30 | 2004-09-14 | Sumitomo Rubber Industries, Ltd. | Golf clubhead and method of manufacturing the same |
| JP2008066451A (ja) * | 2006-09-06 | 2008-03-21 | Rohm Co Ltd | 半導体装置 |
| JP2016207707A (ja) * | 2015-04-16 | 2016-12-08 | 日本電信電話株式会社 | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5707894A (en) | Bonding pad structure and method thereof | |
| US5654206A (en) | Amorphous silicon layer for top surface of semiconductor device | |
| JPH06105726B2 (ja) | 半導体集積回路装置 | |
| JPH07114214B2 (ja) | 半導体装置 | |
| JPS6248892B2 (ja) | ||
| JPS6151863A (ja) | 半導体装置 | |
| JP2697592B2 (ja) | 半導体装置のパッド構造 | |
| JP3603673B2 (ja) | ボンディングパッド構造の製法 | |
| JPS6164147A (ja) | 半導体装置 | |
| JPS63166273A (ja) | 縦形半導体装置 | |
| JPH0214527A (ja) | Ｍｏｓ型半導体装置 | |
| JPS60235446A (ja) | 半導体装置とその製造方法 | |
| JPH03209823A (ja) | 樹脂封止型半導体装置 | |
| JP2770390B2 (ja) | 半導体装置 | |
| JPH08203952A (ja) | 半導体装置 | |
| JPS6227734B2 (ja) | ||
| JPH04348047A (ja) | 半導体集積回路電極 | |
| KR200198274Y1 (ko) | 반도체장치의범프 | |
| JPS58219741A (ja) | 半導体装置 | |
| JPS59161840A (ja) | 半導体集積回路装置 | |
| JPH0334323A (ja) | 半導体装置の製造方法 | |
| JPH02308539A (ja) | 半導体装置及びその製造方法 | |
| JPH10112540A (ja) | Ｇｔｏサイリスタのための陰極装置 | |
| JPS6248381B2 (ja) | ||
| JPS63252445A (ja) | 半導体装置の製造方法 |