JP2008066451A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2008066451A
JP2008066451A JP2006241551A JP2006241551A JP2008066451A JP 2008066451 A JP2008066451 A JP 2008066451A JP 2006241551 A JP2006241551 A JP 2006241551A JP 2006241551 A JP2006241551 A JP 2006241551A JP 2008066451 A JP2008066451 A JP 2008066451A
Authority
JP
Japan
Prior art keywords
nitride film
copper
semiconductor device
copper wiring
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006241551A
Other languages
English (en)
Inventor
Mitsuhide Kori
充秀 郡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2006241551A priority Critical patent/JP2008066451A/ja
Publication of JP2008066451A publication Critical patent/JP2008066451A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00011Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】イオンマイグレーションなどによる銅配線間の短絡を抑制可能な半導体装置を提供する。
【解決手段】半導体装置1は、第1窒化膜4と、銅配線5と、第2窒化膜6と、保護膜7と、バリア層8と、接着層9と、ワイヤ10とを備えている。第1窒化膜4は、SiNからなり、銅配線5の下面の一部を覆うとともに、隣接する銅配線5間にわたって形成されている。第2窒化膜6は、第1窒化膜4と同じSiNからなり、銅配線5の側面を覆うとともに、隣接する銅配線5間にわたって第1窒化膜4と接触するように形成されている。
【選択図】図1

Description

本発明は、銅配線を有する半導体装置に関する。
従来、低抵抗化を実現可能な銅配線を複数備えた半導体装置が知られている。そして、これらの銅配線を保護するための様々な技術が知られている。その一つとして、樹脂製の膜により銅配線の表面を覆う技術が知られているが、樹脂は粒子が粗いために水分を吸収しやすいといった問題があった。このためイオン化しやすい銅が、樹脂に吸収された水分によりイオンマイグレーションを起こし、隣接する銅配線同士が短絡するといった問題があった。そこで、銅のイオンマイグレーションによる銅配線同士の短絡を防ぐために、緻密な構造を有し水分をほとんど吸収しない窒化物により銅配線を覆う技術が提案されている。
例えば、特許文献1には、ダマシン法により誘電体内に形成された銅配線と、銅配線の側面及び下面を覆う窒化タンタルと、銅配線の上面の一部を覆い一部が窒化タンタルと接触するように形成された窒化シリコンとを備えた半導体装置が開示されている。この半導体装置では、窒化タンタルと窒化シリコンによって銅配線を覆っているので、水分を吸収しやすい樹脂で銅配線を覆った場合に比べて、イオンマイグレーションによる銅配線同士の短絡を抑制することができた。
特開2001−319946号公報
しかしながら、特許文献1の半導体装置では、導電性を有する窒化タンタルにより銅配線の側面を覆っているため、隣接する銅配線間が絶縁されているのではなく、隣接する窒化タンタル間のみが絶縁されていることになるので、隣接する銅配線間において絶縁されている領域が短い。このため、イオンマイグレーションにより銅が窒化タンタル間のみを移動すれば銅配線同士が短絡されるので、銅配線間での短絡を充分に防ぐことができないといった課題がある。
本発明は、上述した課題を解決するために創案されたものであり、イオンマイグレーションなどによる銅配線間の短絡をより抑制可能な半導体装置を提供することを目的としている。
上記目的を達成するために、請求項1記載の発明は、半導体素子と配線のうち最上層に形成された複数の銅配線とを備えた半導体装置において、前記銅配線の下面の一部を覆う絶縁性の第1窒化膜と、前記銅配線の少なくとも側面を覆う絶縁性の第2窒化膜とを備え、前記第1窒化膜と前記第2窒化膜とは、隣接する前記銅配線間で少なくとも一部が接触していることを特徴とする半導体装置である。
また、請求項2記載の発明は、前記第1窒化膜及び第2窒化膜は、同じ窒化物からなることを特徴とする請求項1に記載の半導体装置である。
また、請求項3記載の発明は、前記第1窒化膜及び前記第2窒化膜は、互いが接触するように隣接する前記銅配線間にわたって形成されていることを特徴とする請求項1又は2のいずれか1項に記載の半導体装置である。
また、請求項4記載の発明は、前記銅配線の酸化及び拡散を防止するための第1バリア層及び接着層を備え、前記第1バリア層及び前記接着層は、前記銅配線よりも面積が大きく前記銅配線を覆うように形成されていることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置である。尚、第1バリア層は、銅配線上に直接的又は間接的に形成されているものを含む。
また、請求項5記載の発明は、前記銅配線と前記第1バリア層の間には、第2バリア層が形成されていることを特徴とする請求項4に記載の半導体装置である。
本発明によれば、銅配線の下面を覆う第1窒化膜と銅配線の側面を覆う第2窒化膜とが隣接する銅配線間において接触するように形成されているので、イオンマイグレーションの原因となる水分の経路を隣接する銅配線間において遮断することができる。これにより銅配線を構成する銅のイオンマイグレーションを抑制することができるので、隣接する銅配線同士が短絡することを抑制できる。更に、第1窒化膜及び第2窒化膜が絶縁性を有するので、隣接する銅配線間の全域が絶縁される。このため、導電性の窒化タンタルなどにより銅配線を覆った場合に比べて、隣接する銅配線間において絶縁されている領域が長くなるので、隣接する銅配線間の短絡をより抑制することができる。
また、第1窒化膜及び第2窒化膜を同じ窒化物により構成することによって、熱により膨張・収縮した場合でも、第1窒化膜及び第2窒化膜が同じように膨張・収縮するので、第1窒化膜及び第2窒化膜の接触領域が剥離することを防止できる。
また、隣接する銅配線間にわたって互いが接触するように第1窒化膜及び第2窒化膜を形成することによって、隣接する銅配線間において第1窒化膜及び第2窒化膜により遮断される水分の経路が長くなるので、銅のイオンマイグレーションをより抑制することができる。
また、第1バリア層及び接着層を銅配線よりも面積が大きくなるように形成することによって、銅配線の酸化及び拡散を確実に抑制することができる。
また、銅配線上に第1バリア層及び第2バリア層を形成することにより、銅配線の酸化及び拡散をより抑制することができる。
以下、図面を参照して本発明をLSIに適用した第1実施形態による半導体装置について説明する。図1は、本発明の第1実施形態による半導体装置の断面図である。
図1に示すように、半導体装置1は、複数の半導体素子(図示略)が形成された半導体素子層2と、配線層3と、第1窒化膜4と、銅配線5と、第2窒化膜6と、保護膜7と、バリア層(請求項記載の第1バリア層に相当)8と、接着層9と、ワイヤ10とを備えている。
配線層3は、3層構造のアルミニウム配線15と、アルミニウム配線15同士を接続するタングステン又はアルミニウムからなるビア16と、SiOからなりアルミニウム配線15間を絶縁するための層間絶縁膜17とを備えている。尚、アルミニウム配線15の層構造は、3層に限定されるものではなく、3層以外の多層構造にしてもよい。
第1窒化膜4は、約0.5μm〜約4.0μmの厚みを有する絶縁性のSiNからなり配線層3上に形成されている。第1窒化膜4は、各銅配線5の下面の一部を覆うとともに、隣接する銅配線5と銅配線5との間にわたって形成されている。
銅配線5は、低抵抗化を実現するために約10μmの厚みを有し、半導体素子層2に形成された半導体素子等を互いに接続するためのものである。銅配線5は、アルミニウム配線15よりも上層、即ち、配線のうちで最上層に形成されている。銅配線5の下面のうち、第1窒化膜4から露出している領域は、配線層3のアルミニウム配線15と接続されるように形成されている。
第2窒化膜6は、約0.5μm〜約4.0μmの厚みを有し、第1窒化膜4と同じ絶縁性のSiNからなる。第2窒化膜6は、各銅配線5の側面を覆うとともに、隣接する銅配線5と銅配線5との間にわたって形成されている。ここで、銅のイオンマイグレーションの原因となる、銅配線5と第2窒化膜6の界面の上端部から浸入してきた水分による経路が銅配線5間に形成されることを防止するために、第1窒化膜4と第2窒化膜6は、隣接する銅配線5間にわたって互いに接触し、水分の侵入を防止できるように構成されている。
保護膜7は、銅配線5や窒化膜4、6などを物理的な破損から保護するためのものである。保護膜7は、キレート剤を含むPBO(ポリベンゾオキサゾール)からなり、隣接する銅配線5間に形成された第2窒化膜6の凹部を埋めるように形成されている。ここで、銅配線5、第2窒化膜6及び保護膜7の上面は、後述するCMP法(化学的機械的研磨法)により平坦化されている。
バリア層8は、銅配線5の酸化及び拡散を防止しつつ、ワイヤ10と銅配線5とを電気的に接続するためのものである。バリア層8は、銅配線5上に形成され、約0.05μmの厚みを有し、銅が拡散しにくいTiW、Ti又はTiNなどからなる。
接着層9は、金からなるワイヤ10との接着性の低い銅配線5に代わってワイヤ10との接着性を高めつつ、ワイヤ10と銅配線5とを電気的に接続するためのものである。接着層9は、バリア層8上に同じ幅で形成され、約0.2μm〜約4.0μmの厚みを有し、AlCu、Al又はAlSiCuなどからなる。ここで、バリア層8及び接着層9の面積が銅配線5の面積に比べて大きくなるように、バリア層8及び接着層9は形成されている。
次に、上述の半導体装置の製造方法について図2〜図5を参照して説明する。尚、図2〜図5は、各製造工程での半導体装置の断面図である。
まず、図2に示すように、半導体素子を含む半導体素子層2を形成した後、アルミニウム配線15を含む配線層3を形成する。その後、プラズマCVDによりSiNからなる第1窒化膜4を形成する。そして、銅配線5とアルミニウム配線15とを電気的に接続するために、アルミニウム配線15の一部が露出するように、第1窒化膜4をパターニングする。
次に、図3に示すように、スパッタ法により、銅配線5を成長させるための約0.1μm〜約1.0μmの厚みの銅シード層(図示略)を露出している配線層3及び第1窒化膜4上の全面に形成し、その後、銅配線5を成長させない領域にのみレジスト膜19を形成する。次に、電解メッキ法により銅配線5を、レジスト膜19により覆われていない銅シード層上に成長させる。そして、レジスト膜19を除去し、更に、レジスト膜19の除去により露出した銅シード層もエッチングにより除去する。
次に、図4に示すように、SiNからなる第2窒化膜6をプラズマCVDにより全面に形成する。その後、第2窒化膜6の上にPBO原料を塗布した後、ベークにより溶媒を蒸発させて保護膜7を硬化させる。
次に、図5に示すように、保護膜7及び第2窒化膜6をCMP法により、銅配線5が露出するまで研磨する。
次に、バリア層8及び接着層9を全面に形成した後、図1に示すように、銅配線5よりも面積が大きくなるように接着層9及びバリア層8を順にエッチングして、パターニングする。その後、接着層9の所定の領域にワイヤ10を接着した後、全体をモールド樹脂(図示略)によって覆って半導体装置1が完成する。
上述したように、第1実施形態による半導体装置1では、第1窒化膜4及び第2窒化膜6を絶縁性のSiNにより構成しているので、隣接する銅配線5間の全域において絶縁することができる。このため、導電性の窒化膜により銅配線を覆った場合に比べ、絶縁されている領域が長くなるので、隣接する銅配線5同士を短絡させるのに必要な距離を長くすることができる。この結果、銅のイオンマイグレーションなどによる隣接する銅配線5同士の短絡を抑制することができる。
また、隣接する銅配線5間にわたって第1窒化膜4及び第2窒化膜6を接触するように形成することにより、イオンマイグレーションの原因となる浸入してくる水分の経路を銅配線5間の全域で遮断することができる。これにより、隣接する銅配線5間の全域で銅のイオンマイグレーションを防止することができるので、より銅配線5同士の短絡を防止できる。
また、第1窒化膜4及び第2窒化膜6を同じSiNによって構成することにより、熱により両窒化膜4、6が膨張・収縮した場合でも、両窒化膜4、6が同じように膨張・収縮するので、銅配線5間における第1窒化膜4と第2窒化膜6との接触領域での剥離を防止できる。これにより、水分の経路を確実に防ぐことができるので、イオンマイグレーションをより抑制することができる。
また、バリア層8及び接着層9を銅配線5よりも面積が大きくなるように形成することによって、銅の酸化及び拡散を確実に抑制することができる。
また、CMP法により第2窒化膜6及び保護膜7を除去することによって、銅配線5、第2窒化膜6及び保護膜7の上面の平坦性を向上させることができるので、バリア層8及び接着層9の厚みを均一に形成することができる。更に、CMP法によりマスクを使わずに第2窒化膜6及び保護膜7を除去して銅配線5を露出させることができるので、製造工程を簡略化することができる。
次に、第1実施形態の一部を変更した第2実施形態による半導体装置について説明する。尚、図6は、本発明の第2実施形態による半導体装置の断面図である。また、第1実施形態と同じ構成には、同じ符号を付けて説明を省略する。
図6に示すように、半導体装置1Aは、銅配線5とバリア層8との間にバリア層(請求項記載の第2バリア層に相当)20が形成されている。バリア層20は、銅配線5の酸化及び拡散を防止することができ、イオンマイグレーションを起こしにくい、例えば、Ni、W、Co、Cr、Ti、Mo及びこれらを含む合金からなる。
次に、半導体装置1Aの製造方法について、図7を参照して説明する。図7は、製造工程での半導体装置の断面図である。
まず、第1実施形態と同様に配線層3上に第1窒化膜4を形成し、パターニングする(図2参照)。
次に、図7に示すように、露出している配線層3及び第1窒化膜4上に銅シード層(図示略)をスパッタ法により形成した後、所望の領域にレジスト膜21を形成する。その後、電解メッキ法により銅配線5及びバリア層20を露出している銅シード層上に形成する。そして、レジスト膜21及びレジスト膜21の除去により露出した銅シード層を除去する。
次に、第2窒化膜6及び保護膜7を順に全面に形成した後、CMP法によりバリア層20が露出するまで保護膜7及び第2窒化膜6を除去する。その後、バリア層8及び接着層9を全面に形成した後、パターニングする。最後に、接着層9の所定の領域にワイヤ10を接着して、図6に示す半導体装置1Aが完成する。
上述したように、第2実施形態による半導体装置1Aでは、銅配線5とバリア層8の間に、例えば、Ni、W、Co、Cr、Ti、Mo及びこれらを含む合金からなるバリア層20を形成しているので、バリア層8及び接着層9を形成する際などにおいて、銅配線5の酸化及び拡散をより防止することができる。
次に、第1実施形態の製造工程の一部を変更した第3実施形態による半導体装置について図面を参照して説明する。尚、図8及び図9は、本発明の第3実施形態による各製造工程での半導体装置の断面図である。また、第1実施形態と同様の構成には同じ符号を付けて説明を省略する。
第3実施形態における半導体装置の製造方法においては、第1実施形態の保護膜を全面に形成する工程まで同じ工程である(図4参照)。
次に、図8に示すように、第2窒化膜6が露出するまで保護膜7をウェットエッチングにより除去した後、銅配線5が露出するまで第2窒化膜6をドライエッチングにより除去する(エッチバック工程)。
次に、バリア層8及び接着層9を全面に形成した後、図9に示すように、バリア層8及び接着層9をパターニングする。最後に、接着層9の所定の領域にワイヤ10を接着して半導体装置1Bが完成する。
上述したように、第3実施形態の半導体装置の製造方法においては、安価で技術的に容易なエッチバック法により第2窒化膜6及び保護膜7を除去しているので、製造コストを削減すると共に、製造工程を簡略化することができる。更に、エッチバック法によりマスクを使わずに第2窒化膜6及び保護膜7を除去することができるので、製造工程を簡略化することができる。
以上、実施形態を用いて本発明を詳細に説明したが、本発明は本明細書中に説明した実施形態に限定されるものではない。本発明の範囲は、特許請求の範囲の記載及び特許請求の範囲の記載と均等の範囲により決定されるものである。以下、上記実施形態を一部変更した変更形態について説明する。
上述の実施形態では、第1窒化膜4及び第2窒化膜6をSiNで構成したが、両窒化膜4、6を構成する材料はSiNに限定されるものではなく、絶縁性の窒化物により構成すればよい。但し、第1窒化膜を構成する材料と第2窒化膜を構成する材料は、熱膨張係数が近い材料が好ましく、更には、両窒化膜を同じ材料で構成することが、より好ましい。
また、上述の実施形態では、第1窒化膜4及び第2窒化膜6を隣接する銅配線5間にわたって形成したが、第1窒化膜及び第2窒化膜を銅配線間の一部にのみ互いが接触するように形成してもよい。
また、上述した第2実施形態では、CMP法により第2窒化膜6及び保護膜7の一部を除去したが、第3実施形態のようにエッチバック工程により第2窒化膜6及び保護膜7の一部を除去してもよい。
また、上述の実施形態では、本発明をLSIに適用した例を示したが、ディスクリート半導体など他の半導体装置に本発明を適用してもよい。
本発明の第1実施形態による半導体装置の断面図である。 各製造工程での半導体装置の断面図である。 各製造工程での半導体装置の断面図である。 各製造工程での半導体装置の断面図である。 各製造工程での半導体装置の断面図である。 本発明の第2実施形態による半導体装置の断面図である。 製造工程での半導体装置の断面図である。 本発明の第3実施形態による各製造工程での半導体装置の断面図である。 各製造工程での半導体装置の断面図である。
符号の説明
1、1A、1B 半導体装置
2 半導体素子層
3 配線層
4 第1窒化膜
5 銅配線
6 第2窒化膜
7 保護膜
8 バリア層
9 接着層
10 ワイヤ
15 アルミニウム配線
16 ビア
17 層間絶縁膜
20 バリア層

Claims (5)

  1. 半導体素子と配線のうち最上層に形成された複数の銅配線とを備えた半導体装置において、
    前記銅配線の下面の一部を覆う絶縁性の第1窒化膜と、
    前記銅配線の少なくとも側面を覆う絶縁性の第2窒化膜とを備え、
    前記第1窒化膜と前記第2窒化膜とは、隣接する前記銅配線間で少なくとも一部が接触していることを特徴とする半導体装置。
  2. 前記第1窒化膜及び第2窒化膜は、同じ窒化物からなることを特徴とする請求項1に記載の半導体装置。
  3. 前記第1窒化膜及び前記第2窒化膜は、互いが接触するように隣接する前記銅配線間にわたって形成されていることを特徴とする請求項1又は2のいずれか1項に記載の半導体装置。
  4. 前記銅配線の酸化及び拡散を防止するための第1バリア層及び接着層を備え、
    前記第1バリア層及び前記接着層は、前記銅配線よりも面積が大きく前記銅配線を覆うように形成されていることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
  5. 前記銅配線と前記第1バリア層の間には、第2バリア層が形成されていることを特徴とする請求項4に記載の半導体装置。
JP2006241551A 2006-09-06 2006-09-06 半導体装置 Pending JP2008066451A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006241551A JP2008066451A (ja) 2006-09-06 2006-09-06 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006241551A JP2008066451A (ja) 2006-09-06 2006-09-06 半導体装置

Publications (1)

Publication Number Publication Date
JP2008066451A true JP2008066451A (ja) 2008-03-21

Family

ID=39288900

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006241551A Pending JP2008066451A (ja) 2006-09-06 2006-09-06 半導体装置

Country Status (1)

Country Link
JP (1) JP2008066451A (ja)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6151863A (ja) * 1984-08-22 1986-03-14 Hitachi Ltd 半導体装置
JPS6425439A (en) * 1987-07-21 1989-01-27 Hitachi Ltd Semiconductor integrated circuit device
JPH0236535A (ja) * 1988-07-27 1990-02-06 Hitachi Ltd 半導体集積回路装置
JP2000216191A (ja) * 1999-01-23 2000-08-04 Lucent Technol Inc 半導体集積回路の製造方法
JP2001015516A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 半導体装置及びその製造方法
JP2002353221A (ja) * 2001-05-29 2002-12-06 Sony Corp 半導体装置およびその製造方法
JP2005012098A (ja) * 2003-06-20 2005-01-13 Fujitsu Ltd 半導体装置及びその製造方法
JP2006005325A (ja) * 2004-05-20 2006-01-05 Denso Corp パワー複合集積型半導体装置およびその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6151863A (ja) * 1984-08-22 1986-03-14 Hitachi Ltd 半導体装置
JPS6425439A (en) * 1987-07-21 1989-01-27 Hitachi Ltd Semiconductor integrated circuit device
JPH0236535A (ja) * 1988-07-27 1990-02-06 Hitachi Ltd 半導体集積回路装置
JP2000216191A (ja) * 1999-01-23 2000-08-04 Lucent Technol Inc 半導体集積回路の製造方法
JP2001015516A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 半導体装置及びその製造方法
JP2002353221A (ja) * 2001-05-29 2002-12-06 Sony Corp 半導体装置およびその製造方法
JP2005012098A (ja) * 2003-06-20 2005-01-13 Fujitsu Ltd 半導体装置及びその製造方法
JP2006005325A (ja) * 2004-05-20 2006-01-05 Denso Corp パワー複合集積型半導体装置およびその製造方法

Similar Documents

Publication Publication Date Title
JP3540302B2 (ja) 半導体装置およびその製造方法
JP4088120B2 (ja) 半導体装置
US6297563B1 (en) Bonding pad structure of semiconductor device
JP5106933B2 (ja) 半導体装置
JP2004064046A (ja) 半導体装置及びその製造方法
JP4434606B2 (ja) 半導体装置、半導体装置の製造方法
JP2007123328A (ja) 半導体装置およびその製造方法
JP4417202B2 (ja) 半導体装置
JP2008091454A (ja) 半導体装置及び半導体装置の製造方法
JP4231055B2 (ja) 半導体装置及びその製造方法
JP5117112B2 (ja) 半導体装置
JP2007019128A (ja) 半導体装置
JP5214913B2 (ja) 半導体装置
KR100691051B1 (ko) 반도체 디바이스 및 본드 패드 형성 프로세스
JP4926918B2 (ja) 半導体装置の製造方法
JP6688490B2 (ja) 電子デバイス及びその製造方法
JP2008091457A (ja) 半導体装置及び半導体装置の製造方法
JP4001115B2 (ja) 半導体装置及びその製造方法
JP2004221498A (ja) 半導体装置の製造方法および半導体装置
US6642622B2 (en) Semiconductor device with protective layer
JP2006147923A (ja) 半導体装置及びその製造方法
TWI571964B (zh) 半導體結構與其製備方法
JP2008066450A (ja) 半導体装置
JP2008066451A (ja) 半導体装置
JP2006203025A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090901

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120517

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120529

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121002