JP2005012098A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体チップ1及び回路基板11の電極4,14及びこれを覆う接着性及び熱可塑性に優れた絶縁膜5,15が形成された各表面において、バイトを用いた切削加工により電極4,14の表面及び絶縁膜5,15の表面が連続して平坦となるように平坦化処理し、平坦化された前記表面における電極4,14及び絶縁膜5,15を対向させて接続し、加圧・加熱して一体化する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、一対の基体(回路基板と半導体チップ等)が電極同士で接続されてなる半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
近年の電子機器の小型化、薄膜化に伴い、電子部品の高密度実装の要求が高まっており、半導体チップなどの電子部品を裸の状態でダイレクトに基板に搭載するフリップチップ実装が用いられてきた。フリップチップ実装に使用する半導体チップの電極上には突起電極が形成されており、突起電極と回路基板上の配線とを電気的に接合する。
【0003】
金属端子の形成技術には、代表的なものとして、電解メッキ法、無電解メッキ法、ハンダ浸漬法、ハンダ印刷法などがある。
【0004】
電解メッキ法では、メッキ溶液中に試料を設置し、電極パッドに繋がるシード電極に電流を供給しながら、フォト工程にてパターニングされた電極パッド上に、金属端子を一括形成する。特徴として、高解像度のレジストを使用することにより、光アスペクト比を有する数μm〜数10μmピッチの金属端子を形成することができる。
【0005】
無電解メッキ法では、任意の電極パッド上に、金属端子を一括形成できる。特徴として、等方的にメッキ成長する他、フォト工程が不要となる。
【0006】
ハンダ浸漬法では、溶融したSnやPbなどを主成分とする低融点金属中に、電極パッドを有する試料を浸漬して、引上げることにより、表面張力で電極パッド上にのみに濡れた低融点金属が冷却固化して、金属端子を形成する。
【0007】
ハンダ印刷転写法では、Sn、Pbなどを主成分とする低融点金属をペースト状として、メタルプレート上の電極パッド位置に形成された窪み部に印刷塗布し、リフローさせ、低融点金属を球状電極とした後、試料上の電極パッドに一括転写する。
【0008】
また、LSIなどの電子部品の接合においては、溶融ハンダを用いた拡散接合、金属の固相結合、または絶縁接着フィルムを介したバンプ同士の接合などがあり、いずれも、荷重、熱、あるいは超音波などのバンプへ負荷を与える方法で接合している。
【0009】
【特許文献1】
特開平11−265910号公報
【特許文献2】
特開平11−274224号公報
【特許文献3】
特開2000−36506号公報
【0010】
【発明が解決しようとする課題】
上述した従来技術をLSIなどの電子部品の金属端子形成、及び実装工程に用いると、次のような問題が発生する。
【0011】
電解メッキ法では、パターニング用マスク、フォト工程、シード電極形成及びその除去工程が必要であるため、プロセスコストが大幅に増加する。
【0012】
無電解メッキ法や浸漬ハンダ法では、電極パッドの形状、面積、配線パターンへの接続の有無、メッキ条件又は浸漬条件の不均一性などの要因により、金属端子の高さに数μm〜数10μmもの大きなバラツキが生じる。
【0013】
ハンダ印刷転写法では、ペースト印刷を用いるため、金属端子の微細化に限界がある。
【0014】
また、LSI部品の実装においては、高さバラツキを有するため、一定量の荷重、加熱等の外部エネルギーが要求され、実装後のLSI部品へのダメージの問題が発生する。
【0015】
本発明は、上記問題点を解決し、低コストで高さが均一且つ平滑な金属端子の形成が可能であり、低ダメージの実装を可能とする高信頼性を有する半導体装置、及びその製造方法を提供することにある。
【0016】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、接着性を有する絶縁材料を用いて、一対の基体の各表面にそれぞれ形成された複数の電極を埋め込み封止する絶縁膜を形成する工程と、前記一対の基体のうち、少なくとも一方の前記基体について、バイトを用いた切削加工により、前記複数の電極の表面及び前記絶縁膜の表面が連続して平坦となるように平坦化処理する工程と、前記各基体を、前記複数の電極同士及び前記絶縁膜同士を対向させて接続し、一体化する工程とを含む。
【0017】
本発明の半導体装置は、それぞれ表面に複数の電極と、当該複数の電極を埋め込み封止する絶縁膜とを含む一対の基体を備え、前記絶縁膜が接着性を有する絶縁材料からなるとともに、前記一対の基体のうち、少なくとも一方の前記基体について、前記複数の電極の表面及び前記絶縁膜の表面が連続して平坦化されており、前記各基体は、前記複数の電極同士及び前記絶縁膜同士を対向させて接続し、一体化してなるものである。
【0018】
【発明の実施の形態】
−本発明の基本骨子−
本発明では、CMP法に替わり、基板上に形成された多数の電極の表面を安価に高速で一斉に平坦化する手法として、ダイヤモンド等の硬質バイトを用いた切削加工を適用する。この切削加工によれば、半導体基板上で絶縁膜内に電極が埋め込み形成されているような場合でも、CMP法のように金属と絶縁物の研磨速度等に依存することなく、基板上で一斉に金属と絶縁物を連続して切削し、ディッシング等を発生せしめることなく全体的に両者を均一に平坦化することができる。
【0019】
上述の切削加工の後、レジスト材等からなる絶縁膜を除去し、切削加工により表面が平坦化された一対の基体、例えばセラミック等からなる回路基板と半導体チップとを、平坦化された電極表面同士を対向するようにして接続することが考えられる。このとき、両基体の電極表面は共に高精度に平坦化されているため、電極同士の接着性により比較的容易に接続されるであろう。しかしながら、両基体の接続をより確実に行うことに鑑みれば、更なる工夫を要する。
【0020】
本発明者は、製造工程の増加や煩雑化を招くことなく、両基体を確実に接続することを鋭意検討し、電極を埋め込む絶縁膜として、接着性及び熱可塑性を有する絶縁封止材(アンダーフィル、絶縁シート又は絶縁フィルム等)を用いる。即ち、当該絶縁膜を電極を埋め込み保護する封止材料として用いるとともに、両基体の電極接続の際に接続強化材料としても用いる。この場合、切削加工後に絶縁膜を除去することなく、その接着性を利用して電極同士及び絶縁膜同士を対向させて接続させる。この絶縁膜は熱可塑性も有するため、比較的低圧・低温の加圧・加熱により、両者は強固且つ安定に一体化する。
【0021】
電極の材料としては、Au,Cu,Ni,Cr,Pdなどの金属、あるいはSn,Sn合金、Bi合金,In合金,Pb合金などの低融点金属を用いることが好適である。電極の形成方法としては、電解メッキ法や無電解メッキ法、あるいは浸漬ハンダ法が好ましい。
【0022】
なお、上述の説明では、基体表面の平坦化法として、バイトを用いた切削加工を用いることを前提としたが、切削加工の替わりに、CMPやエッチャントを用いたウェットエッチング、ミリングを用いたドライエッチング等の手法でも、両基体間の接着性は前記絶縁膜により担保させることから、適用可能であると言える。
【0023】
このように、本発明では、LSI部品の実装において、両基体の平坦な金属端子同士及び平坦な樹脂同士が低荷重及び低温で接合されるため、外部エネルギー供給量を抑制することができ、なお且つ高集積実装に不可欠な数μm〜数10μmレベルの微細化及び狭ピッチ化における接続信頼性及び歩留りの向上が実現される。
【0024】
−本発明を適用した具体的な実施形態−
図1及び図2は、本発明を適用した具体的な実施形態を工程順に示す概略断面図である。ここでは、一対の基体として回路基板及び半導体チップを挙げ、半導体素子の形成されてなる回路基板上に半導体チップを搭載する場合について例示する。本実施形態では、回路基板及び半導体チップの各表面を平坦化し、電極同士を接続する。この平坦化工程は両基体で同様であるため、便宜上、半導体チップの平坦化工程のみを示す。
【0025】
先ず、図1(a)に示すように、所望の半導体素子(MOSトランジスタや各種半導体メモリ等)の形成された半導体チップ1の表面に、当該半導体素子を外部接続するための電極パッド2を例えばAuを材料としてパターン形成する。
電極パッド2の材料としては、Au,Cu,Ni,Cr,Pdなどの金属、あるいはSn,Sn合金、Bi合金,In合金,Pb合金などの低融点金属を用いることが好適であり、電極パッド2の形成方法としては、電解メッキ法や無電解メッキ法、あるいは浸漬ハンダ法が好ましい。
【0026】
続いて、電極パッド2を埋め込むように、例えばシリコン酸化膜からなる第1の絶縁膜3を堆積した後、第1の絶縁膜3をパターニングして、各電極パッド2の表面を露出する開口3aを形成する。
【0027】
続いて、開口3aを介して電極パッド2と接続される電極4をパターン形成する。
具体的には、図1(b)に示すように、Au,Cu,Ni,Cr,Pdなどの金属、あるいはSn,Sn合金、Bi合金,In合金,Pb合金などの低融点金属等を材料として、電解メッキ法や無電解メッキ法、あるいは浸漬ハンダ法により金属膜を成膜し、これをパターニングすることにより、電極4を形成する。このとき、各電極4はその形成状態等に起因して、図示の如く各々不均一な高さに形成されることがある。
【0028】
続いて、図1(c)に示すように、アンダーフィルして機能する絶縁封止材であり、接着性に優れ熱可塑性を有する材料、例えばエポキシ系樹脂を用いて、電極4を覆うように第2の絶縁膜5を堆積する。なお、第2の絶縁膜5の材料としては、接着性に富むことを前提として、熱可塑性に限定されず、熱硬化性や熱可塑性と熱硬化性を併有する混合材料等でも好適である。
【0029】
続いて、図1(d)に示すように、ダイヤモンド等の硬質バイトを用いて、電極4の表面及び第2の絶縁膜5の表面が連続して平坦となるように切削加工し、平坦化する。このとき、表面平坦化に伴い各電極4の高さが均一となる。
【0030】
なお、図2(a)に示すように、半導体チップ1と同様に、セラミック等からなる回路基板11の表面が平坦化される。即ち、半導体素子及び電極パッド12、第1の絶縁膜13、電極パッド12と接続された電極14、電極14を埋め込む第2の絶縁膜15の形成された回路基板11において、バイトを用いた切削加工により電極14の表面及び第2の絶縁膜15の表面を連続して平坦する。
【0031】
そして、図2(a)のように半導体チップ1と回路基板11とを各平坦化表面で対向させ、図2(b)に示すように、電極2,12同士及び第2の絶縁膜5,15同士を対応させて接触させ、加圧及び加熱(例えば200℃程度の温度条件下で1バンプ当たり20g〜50g程度の圧力)し、半導体チップ1と回路基板11とを接合し、半導体装置を完成させる。このとき、電極2,12が接続されて導通するとともに、第2の絶縁膜5,15がその優れた接着性及び熱可塑性に起因して強固に接着し、両基体の接合が確実となる。
【0032】
以上説明したように、本実施形態によれば、低コストで高さが均一且つ平滑な金属端子の形成がリソグラフィー工程なしで可能であり、半導体デバイスの高密度実装に伴う数μm〜数10μmレベルの微細化要求に対しても十分に応えることができ、低ダメージの実装を可能とする高信頼性を有する半導体装置が実現する。
【0033】
【発明の効果】
本発明によれば、低コストで高さが均一且つ平滑な金属端子の形成が可能であり、低ダメージの実装を可能とする高信頼性を有する半導体装置が実現する。
【図面の簡単な説明】
【図1】. 本発明を適用した具体的な実施形態を工程順に示す概略断面図である。
【図2】. 図1に引き続き、本発明を適用した具体的な実施形態を工程順に示す概略断面図である。
【符号の説明】
1 半導体チップ
2,12 電極パッド
3,13 第1の絶縁膜
4,14 電極
5,15 第2の絶縁膜
11 回路基板
Claims (5)
- 接着性を有する絶縁材料を用いて、一対の基体の各表面にそれぞれ形成された複数の電極を埋め込み封止する絶縁膜を形成する工程と、
前記一対の基体のうち、少なくとも一方の前記基体について、バイトを用いた切削加工により、前記複数の電極の表面及び前記絶縁膜の表面が連続して平坦となるように平坦化処理する工程と、
前記各基体を、前記複数の電極同士及び前記絶縁膜同士を対向させて接続し、一体化する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記一対の基体の双方について、前記切削加工により、前記複数の電極の表面及び前記絶縁膜の表面が連続して平坦となるように平坦化処理することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記絶縁膜の前記絶縁材料は熱可塑性を有するものであり、加圧及び加熱しながら前記基体同士を一体化させることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- それぞれ表面に複数の電極と、当該複数の電極を埋め込み封止する絶縁膜とを含む一対の基体を備え、
前記絶縁膜が接着性を有する絶縁材料からなるとともに、前記一対の基体のうち、少なくとも一方の前記基体について、前記複数の電極の表面及び前記絶縁膜の表面が連続して平坦化されており、
前記各基体は、前記複数の電極同士及び前記絶縁膜同士を対向させて接続し、一体化してなることを特徴とする半導体装置。 - 前記一対の基体の双方について、前記複数の電極の表面及び前記絶縁膜の表面が連続して平坦化されていることを特徴とする請求項4に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003176751A JP4131681B2 (ja) | 2003-06-20 | 2003-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003176751A JP4131681B2 (ja) | 2003-06-20 | 2003-06-20 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005012098A true JP2005012098A (ja) | 2005-01-13 |
JP4131681B2 JP4131681B2 (ja) | 2008-08-13 |
Family
ID=34099544
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003176751A Expired - Fee Related JP4131681B2 (ja) | 2003-06-20 | 2003-06-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4131681B2 (ja) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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