JP2008218521A - 回路装置およびその製造方法 - Google Patents

Abstract

【課題】ウエハレベルパッケージ技術により製造される回路装置の反りを抑制する。
【解決手段】回路装置１０は、半導体基板２０とこれに対応する半導体基板２０’を有する。半導体基板２０は、回路素子２２および回路素子２２に接続された電極２４を有する。半導体基板２０の主表面側において電極２４に接続された突起部４１を有する配線層４０が設けられている。半導体基板２０’は、回路素子２２’および回路素子２２’に接続された電極２４’を有する。半導体基板２０’の主表面側において電極２４’に接続された突起部４１’を有する配線層４０’が設けられている。半導体基板２０の主表面と反対側の面と半導体基板２０’の主表面と反対側の面とは、接着層６０により接着されている。
【選択図】図１

Description

本発明は、回路装置およびその製造方法に関する。

従来の回路装置にはＣＳＰ（Chip Size Package）と呼ばれるものがある。このＣＳＰによる回路装置は、一主面にＬＳＩ（回路素子）およびこれに接続された外部接続電極が形成された半導体ウエハ（半導体基板）をダイシングして個別化することにより形成される。このため、回路装置はＬＳＩチップと同等のサイズにて配線基板に固着することが可能となり、回路装置が実装される側の配線基板を小型化することが可能となる。

近年、電子機器の小型化・高機能化に伴い、電子機器に使用される回路装置のさらなる小型化が求められている。こうした回路装置の小型化に伴い、配線基板に実装するための電極間の狭ピッチ化が不可欠となっている。回路装置の表面実装方法としては、回路装置の外部接続電極にはんだバンプを形成し、はんだバンプと配線基板の電極パッドとをはんだ付けするフリップチップ実装方法が知られている。フリップチップ実装方法では、はんだバンプ自体の大きさや、はんだ付け時のブリッジ発生などが制約となり、外部接続電極の狭ピッチ化に限界があった。近年では、このような限界を克服するために、回路装置に再配線を形成することによる外部接続電極の再配置が行われている。このような再配置の方法としては、たとえば、金属板をハーフエッチすることによって形成した突起構造を電極またはビアとし、金属板にエポキシ樹脂などの絶縁層を介して回路装置を装着し、突起構造に回路装置の外部接続電極を接続する方法が知られている（特許文献１参照）。
特開平９−２８９２６４号公報

半導体基板に回路素子が複数配設されたウエハ段階で再配線をプレス加工により形成すると、半導体基板と再配線を構成する金属、たとえば、銅との熱膨張率の違いにより、プレス加工後の冷却過程によりウエハが反ってしまう。ウエハに反りが生じると、ウエハにひびが生じたり、その後に行われるリソグラフィ工程において面内で焦点深度からずれが生じ、露光を適切に行えなくなるなどの問題が生じる。

本発明はこうした課題に鑑みてなされたものであり、その目的は、ウエハレベルプロセス技術により回路装置を製造する場合に、反りを抑制することができる技術の提供にある。

本発明のある態様は、回路装置である。当該回路装置は、第１の回路素子および第１の回路素子に電気的に接続された第１の電極が形成された第１の半導体基板と、第１の半導体基板の主表面側において第１の電極に電気的に接続された第１の突起部を有する第１の配線層と、第１の半導体基板と第１の配線層との間に設けられ、加圧によって塑性流動を起こす第１の絶縁層と、第１の配線層に電気的に接続された第１の外部電極と、第２の回路素子および第２の回路素子に電気的に接続された第２の電極が形成された第２の半導体基板と、第２の半導体基板の主表面側において第２の電極に電気的に接続された第２の突起部を有する第２の配線層と、第２の半導体基板と第２の配線層との間に設けられ、加圧によって塑性流動を起こす第２の絶縁層と、第２の配線層に電気的に接続された第２の外部電極と、第１の半導体基板の主表面と反対側の面と、第２の半導体基板の主表面と反対側の面とを接着する接着層と、を備えることを特徴とする。

この態様によれば、第１の配線層および第２の配線層を熱加圧により形成したときに、第１の配線層と第１の半導体基板との熱膨張率の差に起因して第１の半導体基板に生じる応力が、第２の配線層と第２の半導体基板との熱膨張率の差に起因して第２の半導体基板に生じる応力に生じる応力によって相殺される。このため、回路装置の反りを低減し、平坦性を良好に保つことができる。

上記態様において、接着層に金属層が埋設されていてもよい。この場合に、多層配線基板と、多層配線基板を貫通するサーマルビアと、多層配線基板に埋め込まれサーマルビアと接続する金属コア層と、を含む配線構造をさらに備え、配線構造に、少なくとも、第１の半導体基板、接着層および第２の半導体基板が埋め込まれ、金属層は、金属コア層と接触していてもよい。また、金属層は、第１の半導体基板および第２の半導体基板と部分的に接触していてもよい。また、第１の配線層および第２の配線層が圧延金属で形成されていてもよい。

また、本発明の他の態様は、回路装置の製造方法である。当該回路装置の製造方法は、 金属板を加工して突起部が設けられた第１および第２の配線層を形成する工程と、接着層の一方の側に、第１の半導体基板の主表面と反対側を接着し、接着層の他方の側に、第２の半導体基板の主表面と反対側を接着する工程と、加圧によって塑性流動を起こす第１の絶縁層を介して、第１の回路素子および第１の回路素子に電気的に接続された電極が形成された第１の半導体基板の主表面側に第１の配線層を圧着し、加圧によって塑性流動を起こす第２の絶縁層を介して、第２の回路素子および第２の回路素子に電気的に接続された電極が形成された第２の半導体基板の主表面側に第２の配線層を圧着する工程と、備えることを特徴とする。

上記態様の回路装置の製造方法において、第１の配線層および第２の配線層を圧着する工程が、接着層に第１の半導体基板および第２の半導体基板を接着する工程と同時に行われてもよい。

上記態様の回路装置の製造方法において、第１の回路素子および第１の電極が第１の半導体基板の複数の区画にそれぞれ形成され、かつ、第２の回路素子および第２の電極が、第１の半導体基板の各区画に対応する第２の半導体基板の複数の区画にそれぞれ形成され、第１の配線層および第２の配線層を圧着した後に、第１の回路素子、第１の電極、第２の回路素子、および第２の電極を含む区画を個片化する工程と、をさらに備えてもよい。

上記態様の回路装置の製造方法において、接着層に金属層が埋め込まれていてもよい。

上記態様の回路装置の製造方法において、記接着層が剥離可能であり、各区画を個片化する工程の後に、接着層を除去する工程をさらに備えてもよい。

本発明によれば、ウエハレベルパッケージ技術により製造された回路装置の反りを抑制することができる。

以下、本発明を具現化した実施の形態について図面を参照して説明する。

（実施の形態１）
図１は、実施の形態１に係る回路装置の概略断面図である。回路装置１０は、主な構成として、半導体基板２０、絶縁層３０、配線層４０、外部電極５０、接着層６０、半導体基板２０’、絶縁層３０’、配線層４０’、および外部電極５０’を備える。本実施の形態の回路装置１０は、後述するウエハレベルパッケージ技術により製造される。

半導体基板２０としては、Ｐ型シリコン基板などが用いられる。半導体基板２０の主表面Ｓ１（図１では下側）に、周知の技術によりＬＳＩなどの回路素子２２および回路素子２２に電気的に接続された電極２４が形成されている。電極２４を除く半導体基板２０の主表面Ｓ１の上（図１では下側）には保護膜２６が形成されている。保護膜２６として、シリコン酸化膜（ＳｉＯ_２）、シリコン窒化膜（ＳｉＮ）などを用いることができる。

半導体基板２０の主表面Ｓ１には、電極２４および保護膜２６の上に絶縁層３０が形成されている。絶縁層３０は、加圧したときに塑性流動を引き起こす材料、たとえばエポキシ系熱硬化型樹脂からなる。絶縁層３０に用いられるエポキシ系熱硬化型樹脂は、たとえば、温度１６０℃、圧力８ＭＰａの条件下で、粘度が１ｋＰａ・ｓの特性を有する材料であればよい。温度１６０℃の条件下で、この材料を１５ＭＰａで加圧した場合に、加圧しない場合と比較して、樹脂の粘度が約１／８に低下する。これに対して、熱硬化前のＢステージのエポキシ樹脂は、ガラス転移温度Ｔｇ以下の条件下では、樹脂を加圧しない場合と同程度に粘性がなく、加圧しても粘性は生じない。

配線層（再配線パターン）４０は、絶縁層３０の上に形成されている。より具体的には、配線層４０は、電極２４に対応する位置に設けられ、絶縁層３０を貫通して電極２４の露出面に接続する突起部（突起状の導体部）４１と、この突起部４１が一体的に設けられた再配線部４２とを有する。配線層４０として、たとえば、圧延された銅からなる圧延金属を用いることができる。銅からなる圧延金属は、めっき処理等によって形成された銅からなる金属膜と比較すると、機械的強度の点において強く、再配線のための材料として優れている。再配線部４２の厚さは、たとえば、約３０μｍであり、突起部４１の高さ（厚さ）は、たとえば、約６０μｍである。突起部４１は、丸形に設けられ、半導体基板２０の電極２４との接触面となる先端部４３と、先端部４３に近づくにつれて径が細くなるように形成された側面部４４とを備える。突起部４１の先端部４３の径および再配線との接続部の径は、たとえば、それぞれ約４０μｍΦおよび約６０μｍΦである。

配線層４０の上面（図１では下面側）には、はんだバンプなどの外部電極５０が設けられている。これにより、外部電極５０のピッチが電極２４のピッチに比べて広げられている。外部電極５０の間には、フォトソルダーレジスト層４８が設けられている。フォトソルダーレジスト層４８により、外部電極５０をはんだ付けする際の熱によるダメージが軽減される。

半導体基板２０の主表面Ｓ１と反対側に、接着層６０が設けられている。本実施の形態の接着層６０として、エポキシ系熱硬化型樹脂を用いることができる。接着層６０の厚さは、たとえば３０μｍから５０μｍである。本実施の形態の回路装置は、接着層６０を介して対称的な構造を有する。このため、接着層６０の上方に位置する構成については、接着層６０の下方に位置し、それぞれ対応する構成の符号に「’」を付し、説明を省略する。

本実施の形態の回路装置１０によれば、たとえば２００℃で配線層４０、４０’を形成したときに、配線層４０と半導体基板２０との熱膨張率の差に起因して半導体基板２０に生じる応力が、配線層４０’と半導体基板２０’との熱膨張率の差に起因して半導体基板２０’に生じる応力によって相殺される。このため、回路装置１０は、反りが低減され、平坦性が良好に保たれている。

（製造方法）
まず、図２（Ａ）に示すように、図１の突起部４１の高さと再配線部４２の厚さとの和より厚い銅板１００を用意する。ここでは、銅板１００の厚さは約３００μｍである。銅板１００として、圧延された銅からなる圧延金属を用いることができる。

次に、図２（Ｂ）に示すように、周知のリソグラフィ法を用いて、スクライブライン１２０によって区画された各回路装置形成領域Ｒ内の突起部形成領域にレジストマスク１１０を形成する。ここで、突起部形成領域の配列は、回路装置形成領域内に設けられる電極の位置に対応している。

次に、図２（Ｃ）に示すように、レジストマスク１１０をマスクとしてエッチング処理を行い、銅板１００に所定パターンの突起部４１を形成する。この際、エッチング条件を調整することにより、先端部４３に近づくにつれて径が細くなる側面部４４を有する突起部４１を形成する。ここでは、突起部４１の高さは約６０μｍとし、突起部４１の先端部４３の径および再配線との接続部の径は、それぞれ約４０μｍΦおよび約６０μｍΦとする。なお、レジストマスク１１０に代えて銀（Ａｇ）などの金属マスクを用いてもよい。これによれば、銅板１００とのエッチング選択比が十分確保されるため、突起部４１のパターニングのさらなる微細化を図ることができる。

レジストマスク１１０を剥離した後、図２（Ｄ）に示すように、突起部４１が設けられた面と反対側に、周知のリソグラフィ法を用いて各回路装置形成領域内の再配線パターン形成領域にレジストマスク１１２を形成する。

次に、図２（Ｅ）に示すように、レジストマスク１１２をマスクとしてハーフエッチ加工を行うことにより、再配線パターン形成領域を除く銅板１００を選択的に除去した後、図２（Ｄ）に示したレジストマスク１１２を除去する。これにより、一方の面に突起部４１が形成され、他方の面に突起部４１に対応する再配線部４２が形成された銅板１００が得られる。

以上の工程により製造した銅板１００、および同様な工程により製造した銅板１００’（図３参照）を別途用意しておき、これを以下に説明する実施の形態１に係る回路装置の製造プロセスに用いる。

まず、図４（Ａ）に示すように、一方の表面に回路素子２２、電極２４、保護膜２６を有する半導体基板２０がマトリクス状に形成された半導体ウエハ２００を用意する。なお、半導体ウエハ２００は、図５（Ａ）に示すように、複数のスクライブライン１２０によって複数の回路装置形成領域Ｒに区画されている。この回路装置形成領域Ｒのそれぞれに回路装置が形成される。また、半導体ウエハ２００に対応する半導体ウエハ２００’を用意する。半導体ウエハ２００’は、図５（Ｂ）に示すように、複数のスクライブライン１２０’によって複数の回路装置形成領域Ｒ’に区画されている。半導体ウエハ２００の主表面と反対側の面と、半導体ウエハ２００’の主表面と反対側の面とを向かい合わせたときに、スクライブライン１２０の位置とスクライブライン１２０’の位置、および回路装置形成領域Ｒの位置と回路装置形成領域Ｒ’の位置とが一致する。これにより、スクライブライン１２０に沿ってウエハを切断することにより、各回路装置形成領域Ｒとこれに対応する回路装置形成領域Ｒ’が個別化（個片化）可能である。

具体的には、図４（Ａ）に示すように、Ｐ型シリコン基板などの半導体ウエハ内の各半導体基板２０に対して、一方の表面（図４（Ａ）では下面側）に周知の技術により所定のＬＳＩなどの回路素子２２、および回路素子２２に接続された電極２４を形成する。電極２４の材料として、アルミニウム等の金属を用いることができる。電極２４を除いた半導体基板２０の表面の領域に絶縁性の保護膜２６を形成する。保護膜２６により半導体基板２０が保護される。保護膜２６として、シリコン酸化膜（ＳｉＯ_２）、シリコン窒化膜（ＳｉＮ）などを用いることができる。

次に、図４（Ｂ）に示すように、半導体基板２０の上面側（図４（Ｂ）では裏面側）に、ラミネート装置を用いて、接着層６０を積層する。接着層６０としては、エポキシ系熱硬化型樹脂などの接着剤を用いることができる。

次に、図６に示すように、半導体基板２０の下面側において、半導体基板２０と、突起部４１を上方に向けた銅板１００との間に絶縁層３０を狭持する。同様に、半導体基板２０’の上面側において、半導体基板２０’と、突起部４１’を下方に向けた銅板１００’との間に絶縁層３０’を狭持する。絶縁層３０、３０’の厚さは、それぞれ突起部４１、４１’の高さと同程度の約６０μｍである。

次に、図７に示すように、プレス装置を用いて加圧成形することにより、接着層６０を介して半導体基板２０と半導体基板２０’とを一体化する。プレス加工時の圧力および温度は、それぞれ約５ＭＰａおよび２００℃である。プレス加工により、絶縁層３０、３０’の粘度が低下し、絶縁層３０、３０’は塑性流動を起こす。これにより、突起部４１が絶縁層３０を貫通し、突起部４１と半導体基板２０の電極２４とが電気的に接続される。この際、突起部４１の側面部４４が先端部４３に近づくにつれて径が細くなるように形成されているので、突起部４１が絶縁層３０をスムースに貫通する。同様に、突起部４１’が絶縁層３０’を貫通し、突起部４１’と半導体基板２０’の電極２４’とが電気的に接続される。この際、突起部４１’の側面部４４’が先端部４３’に近づくにつれて径が細くなるように形成されているので、突起部４１’が絶縁層３０’をスムースに貫通する。

また、接着層６０を介して半導体基板２０と半導体基板２０’とが対になっているので、冷却時において半導体基板２０と配線層４０との熱膨張率の差により半導体基板２０が受ける応力と、半導体基板２０’と配線層４０’との熱膨張率の差により半導体基板２０’が受ける応力とが均衡する。このため、半導体基板２０、２０’が反ることが抑制され、回路装置１０の平面性が向上する。

次に、図８（Ａ）に示すように、銅板１００の下面全体をエッチングすることにより、再配線に不要な部分を除去するとともに、配線層４０の厚さを調整する。同様に、銅板１００’の下面全体をエッチングすることにより、再配線に不要な部分を除去するとともに、配線層４０’の厚さを調整する。本実施の形態の再配線部４２、４２’の厚さは約３０μｍである。

次に、図８（Ｂ）に示すように、表面粗化剤などを用いて、再配線部４２、４２’の表面を粗化した後、ラミネート装置を用いて再配線部４２および絶縁層３０の上に、フォトソルダーレジスト層４８を積層する。これと同様に、ラミネート装置を用いて再配線部４２’および絶縁層３０’の上に、フォトソルダーレジスト層４８’を積層する。

次に、図８（Ｃ）に示すように、外部電極形成領域を除くフォトソルダーレジスト層４８、４８’を露光機を用いて選択的に硬化させた後、現像により外部電極形成領域を除去する。この後、ＵＶ照射により、フォトソルダーレジスト層４８、４８’をさらに硬化させる。

次に、図９（Ａ）に示すように、はんだ印刷法を用いて、再配線部４２、４２’に、それぞれ外部接続端子として機能する外部電極（はんだボール）５０、５０’を形成する。具体的には、樹脂とはんだ材をペースト状にした「はんだペースト」をスクリーンマスクにより所望の箇所に印刷し、はんだ溶融温度に加熱することで、外部電極５０、５０’を形成する。あるいは、他の方法として、配線層４０、４０’側にフラックスを予め塗布しておき、はんだボールを再配線部４２、４２’にマウントしてもよい。

次に、図９（Ｂ）に示すように、複数の回路装置形成領域Ｒを区画するスクライブライン１２０に沿って、半導体ウエハの裏面（上面側）から半導体ウエハをダイシングすることにより半導体基板２０（半導体基板２０’）と同じ外形寸法を有する回路装置に個別化する。この後、薬液による洗浄処理を行うことで、ダイシング時に発生する残渣などを除去する。

以上説明した工程により、反りを抑制し、平坦性を良好に保った状態で、図１に示した実施の形態１に係る回路装置を製造することができる。

（実施の形態２）
図１０は、実施の形態２に係る回路装置の概略断面図である。本実施の形態の回路装置１０の基本的な構成は、半導体基板２０と半導体基板２０’との接着構造部分を除き、実施の形態１と同様である。このため、実施の形態１と同様な構成についての説明は適宜省略する。

本実施の形態では、半導体基板２０の裏面（主表面と反対側の面）と半導体基板２０’の裏面（主表面と反対側の面）とが、接着層６２、金属層６４、接着層６６が順に積層された積層構造を介して一体化されている。すなわち、この積層構造は、金属層６４が埋設された接着層である。接着層６２、６６として、上述した接着層６０と同様に、エポキシ系熱硬化型樹脂を用いることができる。また、金属層６４は、熱伝導性が良好な銅などの金属板で形成されることが好ましい。金属層６４の厚さは、たとえば、１５０μｍであってよい。

本実施の形態に係る回路装置１０によれば、実施の形態１と同様な反り低減を実現できることに加えて、以下の効果が得られる。すなわち、金属層６４により回路装置１０全体の強度が高められる。このため、半導体基板２０、２０’をより薄型化することができる。また、半導体基板２０、２０’で発生した熱が金属層６４を介して効率的に熱伝導するため、回路装置１０の放熱性を向上させることができる。

（製造方法）
本実施の形態に係る回路装置１０は、図４（Ｂ）を除き、実施の形態１と同様な製造方法により製造可能である。本実施の形態の場合には、上述した図４（Ｂ）に代えて、図１１に示すように、半導体基板２０の上面側（裏面側）に、ラミネート装置を用いて、エポキシ系熱硬化型樹脂などの接着剤からなる接着層６２を積層する。一方、半導体基板２０’の下面側（裏面側）に、ラミネート装置を用いて、エポキシ系熱硬化型樹脂などの接着層６６を積層する。また、接着層６２と接着層６６との間に銅などの金属板からなる金属層６４を載置する。

この後、実施の形態１に関する図６から図９（Ｂ）に示した工程と同様な工程を実行することにより、実施の形態２に係る回路装置１０を製造することができる。

（実施の形態３）
図１２は、実施の形態３に係る回路装置１０の概略断面図である。本実施の形態の回路装置１０は、実施の形態１に係る回路装置の接着層６０を剥離することにより得られる構造を有する。

（製造方法）
本実施の形態に係る回路装置１０を製造する工程は、以下に示す工程を除き、実施の形態１の回路装置を製造する方法と同様である。

本実施の形態に係る回路装置１０を製造する場合には、図４（Ｂ）で用いる接着層６０として、エポキシ系可剥離接着剤（たとえば、日化精工株式会社製のＷボンド、Ｑボンド、Ｆボンドなど）などの接着剤を用いる。これにより、図９（Ｂ）の工程と同様に、回路装置１０を個別化した後に、配線層４０、４０’をＳｉＯ_２膜などの非有機系膜からなる保護膜（図示せず）により保護した後、エポキシ剥離剤によりエポキシ系可剥離接着剤を除去することにより半導体基板２０，２０’を分離する。以上の工程により、ウエハの反りが低減できるだけでなく、実施の形態３に係る回路装置１０の対を同一の工程により一度に製造することが可能になるため、生産性を大幅に向上させることができる。

（実施の形態４）
図１３は、実施の形態４に係る回路装置４００の概略断面図である。本実施の形態の回路装置４００は、ＷＬＰチップ４１０が多層配線基板３００に埋め込まれた構造を有する。

ＷＬＰチップ４１０は、実施の形態２の回路装置１０と同様なウエハレベルプロセス技術により得られる。ただし、本実施の形態では、金属層６４は、半導体基板２０、２０’にそれぞれ接する突起部６５、６５’を有する。これにより、半導体基板２０、２０’で発生した熱が金属層６４に伝達しやすくなり、回路装置４００の放熱性が向上する。なお、突起部６５、６５’は、それぞれ半導体基板２０、２０’の高温領域に接していることが望ましい。これによれば、半導体基板２０、２０’で発生した熱をより効率的に金属層６４に伝達させることができる。

多層配線基板３００は、金属コア層３０２と、金属コア層３０２の一方の面（下面）にエポキシ系熱硬化型樹脂などからなる接着層３１０（厚さは、たとえば３０μｍ）によって接着された絶縁層３３０と、絶縁層３３０の下面側に設けられた圧延銅箔（厚さは、たとえば３０μｍ）などからなる配線層３５０を有する。また、多層配線基板３００は、金属コア層３０２の他方の面（上面）にエポキシ系熱硬化型樹脂などからなる接着層３２０（厚さは、たとえば３０μｍ））によって接着された絶縁層３４０と、絶縁層３４０の上面側に設けられた圧延銅箔などからなる配線層３６０を有する。金属コア層３０２は、銅などの金属により形成され（厚さは、たとえば１２５μｍ）、多層配線基板３００の中央部分に埋め込まれたＷＬＰチップ４１０の金属層６４と接している。これにより、金属層６４に伝達された熱が、金属コア層３０２にさらに伝達されるので、回路装置４００の放熱性が向上する。絶縁層３３０および絶縁層３４０は、それぞれガラスエポキシ樹脂などで形成される。絶縁層３３０および絶縁層３４０の厚さは、たとえば、３００〜６００μｍである。

また、多層配線基板３００には、絶縁層３４０、接着層３２０、金属コア層３０２、接着層３１０、絶縁層３３０からなる積層構造を貫通するサーマルビア３７０が設けられている。サーマルビア３７０は、金属コア層３０２と接しているため、金属コア層３０２に伝達された熱が、サーマルビア３７０をさらに伝達することにより、回路装置４００の外部へ熱を逃がすことが可能になる。これにより、回路装置４００の内部に熱がこもることが抑制されるので、回路装置４００の放熱性がより一層向上する。

絶縁層３３０の下面側には、配線層３５０の所定部分が開口領域となるように選択的に形成されたフォトソルダーレジスト層３８０が設けられている。フォトソルダーレジスト層３８０の開口領域の配線層３５０には外部電極（はんだバンプ）４２０が形成されている。これにより、回路装置４００を実装基板（図示せず）に実装することができる。一方、絶縁層３４０の上面側には、配線層３６０の所定部分が開口領域となるように選択的に形成されたフォトソルダーレジスト層３９０が設けられている。これにより、配線層３６０と外部の接続端子等とを適宜接続することができる。

（製造方法）
まず、図１４（Ａ）に示すように、金属コア層３０２の両面に、それぞれ接着層３１０、３２０を介して、絶縁層３３０、３４０をプレス加工により熱圧着する。金属コア層３０２には、チップ埋め込み用の貫通部３０３、およびサーマルビア用の貫通部３０４が予め設けられている。貫通部３０３、３０４は、ドリル加工、レーザ加工などの掘削加工により形成可能である。

次に、図１４（Ｂ）および図１４（Ｃ）に示すように、リソグラフィ技術、エッチング技術、レーザー加工等を用いて貫通部３０３、３０４領域の絶縁層３３０、３４０および接着層３１０、３２０などの絶縁性樹脂を除去する。

次に、図１５（Ａ）に示すように、貫通部３０４に熱伝導率の高い導電性ペースト（銀ペースト）を充填し、サーマルビア３７０を形成する。サーマルビア３７０は、金属コア層３０２と接続しており、金属コア層３０２に伝わった熱がサーマルビア３７０を経由して外部にさらに伝達される。

次に、図１５（Ｂ）に示すように、貫通部３０３にＷＬＰチップ４１０を埋め込む。なお、ＷＬＰチップ４１０は、実施の形態２の製造方法に従い予め用意する。ただし、ダイシングによる個別化は、外部電極（はんだバンプ）を形成する前に行う。本実施の形態の金属層６４は、半導体基板２０、２０’にそれぞれ接続する突起部６５、６５’を有する。突起部６５、６５’は、リソグラフィ技術、エッチング技術などにより形成される。

次に、図１５（Ｃ）に示すように、配線層３５０、３６０を両面にそれぞれ形成する。たとえば、配線層３５０、３６０は、図８（Ａ）と同様に、所定パターンの圧延銅をエッチバックすることにより形成可能である。

次に、図１６（Ａ）に示すように、両面にフォトソルダーレジスト層４３０、４３２を形成し、ＷＬＰチップ４１０を固定するとともに、表面を保護する。

次に、図１６（Ｂ）に示すように、露光機を用いてフォトソルダーレジスト層４３０、４３２を選択的に硬化させた後、現像により外部電極形成領域を除去する。この後、ＵＶ照射により、フォトソルダーレジスト層４３０、４３２をさらに硬化させる。さらに、外部電極形成領域、すなわち、フォトソルダーレジスト層４３０の開口部分に、プリント印刷法などにより外部電極４２０を形成する。

以上の製造方法により、実施の形態４に係る回路装置４００を製造することができる。

（回路装置の許容反り量）
露光機の焦点深度をｈ、半導体ウエハ２００の半径をｒ_ｓｉ、半導体ウエハ２００の反りをｈ_ｓｉとする（図１７参照）、回路装置の一辺の長さをＬとする。なお、ｈ_ｓｉは、半導体ウエハ２００の中心Ｃが接している面２０２と、半導体ウエハ２００の端部との間の距離である。この場合、回路装置の１つ当たりに許容される反り量ｈ_ｃｈｉｐは、次式により表される。たとえば、ｈ_ｓｉ＝１００μｍ、ｒ_ｓｉ＝７５ｍｍ、Ｌ＝１０ｍｍとすると、下式より、ｒｃ＝１．８μｍとなる。上述した回路装置の製造方法によれば、１０ｍｍ角の回路装置における反り量を１．８μｍ以下に抑えることが可能である。

本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。

例えば、上述の実施の形態では、図２のように、銅板１００の一方の面に突起部４１を形成し、銅板１００の他方の面に再配線部４２を形成した後に、銅板１００を半導体基板２０に圧着している。この他、一方の面に突起部４１が設けられ、他方の面が平坦な銅板１００を半導体ウエハに圧着した後、フォトリソグラフィ法を用いて、銅板１００の下面側を選択的に除去することにより再配線部４２を形成してもよい。

実施の形態１に係る回路装置の概略断面図である。 実施の形態１に係る回路装置の製造プロセスで用いられる銅板の製法を示す工程断面図である。 実施の形態１に係る回路装置の製造プロセスを示す工程断面図である。 実施の形態１に係る回路装置の製造プロセスを示す工程断面図である。 複数のスクライブラインにより区画された半導体基板がマトリクス状に配置された半導体ウエハを示す平面図である。 実施の形態１に係る回路装置の製造プロセスを示す工程断面図である。 実施の形態１に係る回路装置の製造プロセスを示す工程断面図である。 実施の形態１に係る回路装置の製造プロセスを示す工程断面図である。 実施の形態１に係る回路装置の製造プロセスを示す工程断面図である。 実施の形態２に係る回路装置の概略断面図である。 実施の形態２に係る回路装置の製造プロセスを示す工程断面図である。 実施の形態３に係る回路装置の概略断面図である。 実施の形態４に係る回路装置の概略断面図である。 実施の形態４に係る回路装置の製造プロセスを示す工程断面図である。 実施の形態４に係る回路装置の製造プロセスを示す工程断面図である。 実施の形態４に係る回路装置の製造プロセスを示す工程断面図である。 半導体基板の反りを示す図である。

符号の説明

１０ 回路装置、２０、２０’ 半導体基板、２４、２４’ 電極、２６、２６’ 保護膜、３０、３０’ 絶縁層、４０、４０’ 配線層、４８、４８’ フォトソルダーレジスト層、５０、５０’ 外部電極、６０、６２、６６ 接着層、６４ 金属層。

Claims (10)

1. 第１の回路素子および前記第１の回路素子に電気的に接続された第１の電極が形成された第１の半導体基板と、
   前記第１の半導体基板の主表面側において前記第１の電極に電気的に接続された第１の突起部を有する第１の配線層と、
   前記第１の半導体基板と前記第１の配線層との間に設けられ、加圧によって塑性流動を起こす第１の絶縁層と、
   前記第１の配線層に電気的に接続された第１の外部電極と、
   第２の回路素子および前記第２の回路素子に電気的に接続された第２の電極が形成された第２の半導体基板と、
   前記第２の半導体基板の主表面側において前記第２の電極に電気的に接続された第２の突起部を有する第２の配線層と、
   前記第２の半導体基板と前記第２の配線層との間に設けられ、加圧によって塑性流動を起こす第２の絶縁層と、
   前記第２の配線層に電気的に接続された第２の外部電極と、
   前記第１の半導体基板の主表面と反対側の面と、前記第２の半導体基板の主表面と反対側の面とを接着する接着層と、
   を備えることを特徴とする回路装置。
2. 前記接着層に金属層が埋設されていることを特徴とする請求項１に記載の回路装置。
3. 多層配線基板と、
   前記多層配線基板を貫通するサーマルビアと、
   前記多層配線基板に埋め込まれ前記サーマルビアと接続する金属コア層と、
   を含む配線構造をさらに備え、
   前記配線構造に、少なくとも、前記第１の半導体基板、前記接着層および前記第２の半導体基板が埋め込まれ、
   前記金属層は、前記金属コア層と接触していることを特徴とする請求項２に記載の回路装置。
4. 前記金属層は、前記第１の半導体基板および前記第２の半導体基板と部分的に接触していることを特徴とする請求項３に記載の回路装置。
5. 前記第１の配線層および前記第２の配線層が圧延金属からなることを特徴とする請求項１乃至４のいずれか１項に記載の回路装置。
6. 金属板を加工して突起部が設けられた第１および第２の配線層を形成する工程と、
   接着層の一方の側に、第１の半導体基板の主表面と反対側を接着し、前記接着層の他方の側に、第２の半導体基板の主表面と反対側を接着する工程と、
   加圧によって塑性流動を起こす第１の絶縁層を介して、第１の回路素子および前記第１の回路素子に電気的に接続された電極が形成された前記第１の半導体基板の主表面側に前記第１の配線層を圧着し、加圧によって塑性流動を起こす第２の絶縁層を介して、第２の回路素子および前記第２の回路素子に電気的に接続された電極が形成された前記第２の半導体基板の主表面側に前記第２の配線層を圧着する工程と、
   を備えることを特徴とする回路装置の製造方法。
7. 前記第１の配線層および前記第２の配線層を圧着する工程が、前記接着層に前記第１の半導体基板および前記第２の半導体基板を接着する工程と同時に行われることを特徴とする請求項６に記載の回路装置の製造方法。
8. 前記第１の回路素子および前記第１の電極が前記第１の半導体基板の複数の区画にそれぞれ形成され、かつ、前記第２の回路素子および前記第２の電極が、前記第１の半導体基板の各区画に対応する前記第２の半導体基板の複数の区画にそれぞれ形成され、
   前記第１の配線層および前記第２の配線層を圧着した後に、前記第１の回路素子、前記第１の電極、前記第２の回路素子、および前記第２の電極を含む区画を個片化する工程と、
   をさらに備えることを特徴とする請求項６または７に記載の回路装置の製造方法。
9. 前記接着層に金属層が埋め込まれていることを特徴とする請求項６乃至８のいずれか１項に記載の回路装置の製造方法。
10. 前記接着層が剥離可能であり、各区画を個片化する工程の後に、前記接着層を除去する工程をさらに備えることを特徴とする請求項８に記載の回路装置の製造方法。

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