JP2008294415A - 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器 - Google Patents
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Abstract
【解決手段】半導体モジュールの製造方法において、絶縁層16の一方の面上に導電性バンプ20を形成する第1の工程と、絶縁層16の他方の面から導電性バンプ20を露出させる第2の工程と、導電性バンプ20の露出した箇所および絶縁層16の他方の面上に第1の配線層18を設ける第3の工程と、回路素子が形成された半導体基板であって、基板の表面に電極が形成されている半導体基板を用意する第4の工程と、第3の工程により第1の配線層18が設けられた導電性バンプ20と、電極とを対向させた状態で、絶縁層16と半導体基板とを圧着して導電性バンプ20を絶縁層16に埋め込む第5の工程と、を含む。
【選択図】図3
Description
[半導体モジュールの構造]
図1は、第1の実施の形態に係る半導体モジュールの構成を示す概略断面図である。図1に示すように、第1の実施の形態に係る半導体モジュール10は、表面S(上面側)に周知の技術により所定の電気回路、例えばMOSFETなどの回路素子(不図示)が形成された半導体基板12と、半導体基板12の実装面となる表面S(特に周辺部)に形成された第2の配線層の一部である回路素子の電極14と、電極14の上に設けられた絶縁層16と、絶縁層16の上に設けられた第1の配線層18と、絶縁層16に埋め込まれた状態で電極14および第1の配線層18を電気的に接続する導体部としての導電性バンプ20と、を備える。
次に、図2〜図4を参照して第1の実施の形態に係る半導体モジュールの製造方法について説明する。図2(a)〜図2(c)は、第1の実施の形態に係る半導体モジュールの製造方法における第1の工程を説明するための概略断面図である。図3(a)、図3(b)は、第1の実施の形態に係る半導体モジュールの製造方法における第2の工程および第3の工程を説明するための概略断面図である。図4(a)、図4(b)は、第1の実施の形態に係る半導体モジュールの製造方法における第4の工程および第5の工程を説明するための概略断面図である。
図6は、第2の実施の形態に係る半導体モジュールの構成を示す概略断面図である。第2の実施の形態に係る半導体モジュール210は、第1の実施の形態に係る半導体モジュール10と比較して、絶縁層16の内部にガラス繊維17を含有している点が大きく異なる。以下の説明では、第1の実施の形態と同様の内容については説明を適宜省略する。
次に、図7〜図9を参照して第2の実施の形態に係る半導体モジュールの製造方法について説明する。図7(a)〜図7(c)は、第2の実施の形態に係る半導体モジュールの製造方法における第1の工程を説明するための概略断面図である。図8(a)、図8(b)は、第2の実施の形態に係る半導体モジュールの製造方法における第2の工程および第3の工程を説明するための概略断面図である。図9(a)、図9(b)は、第2の実施の形態に係る半導体モジュールの製造方法における第4の工程および第5の工程を説明するための概略断面図である。
次に、上述の各実施の形態に係る半導体モジュールを備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、例えば、個人用携帯情報端末(PDA)、デジタルビデオカメラ(DVC)、及びデジタルスチルカメラ(DSC)といった電子機器であってもよい。
Claims (18)
- 絶縁層の一方の面上に導体部を形成する第1の工程と、
前記絶縁層の他方の面から前記導体部を露出させる第2の工程と、
前記導体部の露出した箇所および前記絶縁層の他方の面上に第1の配線層を設ける第3の工程と、
回路素子が形成された基板であって、該基板の表面に第2の配線層が形成されている基板を用意する第4の工程と、
前記第3の工程により前記第1の配線層が設けられた前記導体部と、前記第2の配線層とを対向させた状態で、前記絶縁層と前記基板とを圧着して前記導体部を前記絶縁層に埋め込む第5の工程と、
を含むことを特徴とする半導体モジュールの製造方法。 - 繊維の向きが絶縁層の厚さ方向と交差するように配向された繊維状の充填材であって該絶縁層より熱膨張係数が小さい繊維状の充填材、を含有する絶縁層の一方の面上に導体部を形成する第1の工程と、
前記絶縁層の他方の面から前記導体部を露出させる第2の工程と、
前記導体部の露出した箇所および前記絶縁層の他方の面上に第1の配線層を設ける第3の工程と、
回路素子が形成された基板であって、該基板の表面に第2の配線層が形成されている基板を用意する第4の工程と、
前記第3の工程により前記第1の配線層が設けられた前記導体部と、前記第2の配線層とを対向させた状態で、前記絶縁層と前記基板とを圧着して前記導体部を前記絶縁層に埋め込む第5の工程と、
を含むことを特徴とする半導体モジュールの製造方法。 - 前記第2の工程において、前記導体部の露出する面を粗化する粗化手段を用いることを特徴とする請求項1または2に記載の半導体モジュールの製造方法。
- 前記粗化手段としてレーザを用い、複数回のレーザ照射により、前記絶縁層の他方の面からレーザのスポット径より大きなビアホールを形成するとともに前記導体部の露出する面を粗化することを特徴とする請求項3に記載の半導体モジュールの製造方法。
- 前記第2の工程において、前記導体部の露出する面の算術平均粗さRaが2〜50μmとなるように前記絶縁層の他方の面から開口部を形成することを特徴とする請求項3または4に記載の半導体モジュールの製造方法。
- 前記第1の工程において、前記絶縁層の表面と垂直な方向の前記導体部の高さが、前記絶縁層の表面と平行な方向の前記導体部の長さより小さくなるように該導体部を形成することを特徴とする請求項1乃至5のいずれかに記載の半導体モジュールの製造方法。
- 絶縁層の一方の面上に導体部を形成する第1の工程と、
前記絶縁層の他方の面から前記導体部を露出させる第2の工程と、
前記導体部の露出した箇所および前記絶縁層の他方の面上に配線層を設ける第3の工程と、を含み、
前記第2の工程において、前記導体部の露出する面を粗化する粗化手段を用いることを特徴とする素子搭載用基板の製造方法。 - 前記第1の工程において、前記絶縁層は、繊維の向きが絶縁層の厚さ方向と交差するように配向された繊維状の充填材であって該絶縁層より熱膨張係数が小さい繊維状の充填材、を含有する絶縁層していることを特徴とする請求項7に記載の素子搭載用基板の製造方法。
- 前記粗化手段としてレーザを用い、複数回のレーザ照射により、前記絶縁層の他方の面からレーザのスポット径より大きなビアホールを形成するとともに前記導体部の露出する面を粗化することを特徴とする請求項7または8に記載の素子搭載用基板の製造方法。
- 前記第2の工程において、前記導体部の露出する面の算術平均粗さRaが2〜50μmとなるように前記絶縁層の他方の面から開口部を形成することを特徴とする請求項7乃至9のいずれかに記載の素子搭載用基板の製造方法。
- 前記第1の工程において、前記絶縁層の表面と垂直な方向の前記導体部の高さが、前記絶縁層の表面と平行な方向の前記導体部の長さより小さくなるように該導体部を形成することを特徴とする請求項7乃至10のいずれかに記載の素子搭載用基板の製造方法。
- 絶縁層と、
前記絶縁層の一方の面上に形成された導体部と、
前記絶縁層の他方の面上および前記絶縁層の他方の面から前記導体部まで貫通している貫通部に設けられた配線層と、を備え、
前記導体部は、前記配線層と接触する面の算術平均粗さRaが2〜50μmであることを特徴とする素子搭載用基板。 - 前記絶縁層は、繊維の向きが絶縁層の厚さ方向と交差するように配向された繊維状の充填材であって該絶縁層より熱膨張係数が小さい繊維状の充填材、を含有することを特徴とする請求項12に記載の素子搭載用基板。
- 前記導体部は、前記絶縁層の表面と垂直な方向の高さが、前記絶縁層の表面と平行な方向の長さより小さいことを特徴とする請求項12または13に記載の素子搭載用基板。
- 絶縁層と、
前記絶縁層の上に設けられた第1の配線層と、
回路素子が形成された基板と、
前記基板の表面に形成された第2の配線層と、
前記絶縁層に埋め込まれた状態で前記第1の配線層および前記第2の配線層を電気的に接続する導体部と、を備え、
前記導体部は、前記第1の配線層と接触する面の算術平均粗さRaが2〜50μmであることを特徴とする半導体モジュール。 - 繊維の向きが絶縁層の厚さ方向と交差するように配向された繊維状の充填材であって該絶縁層より熱膨張係数が小さい繊維状の充填材、を含有する絶縁層と、
前記絶縁層の上に設けられた第1の配線層と、
回路素子が形成された基板と、
前記基板の表面に形成された第2の配線層と、
前記絶縁層に埋め込まれた状態で前記第1の配線層および前記第2の配線層を電気的に接続する導体部と、を備え、
前記繊維状の充填材は、前記絶縁層より熱膨張係数が小さく、前記導体部の近傍において前記第1の配線層に向かって湾曲しており、
前記導体部は、前記第1の配線層と接触する面の算術平均粗さRaが2〜50μmであることを特徴とする半導体モジュール。 - 前記導体部は、前記絶縁層の表面と垂直な方向の高さが、前記絶縁層の表面と平行な方向の長さより小さいことを特徴とする請求項15または16に記載の半導体モジュール。
- 請求項15乃至17のいずれか1項に記載の半導体モジュールを搭載したことを特徴とする携帯機器。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013065687A (ja) * | 2011-09-16 | 2013-04-11 | Ricoh Co Ltd | 多層配線基板、アクティブマトリクス基板及びこれを用いた画像表示装置、並びに多層配線基板の製造方法 |
WO2021241447A1 (ja) * | 2020-05-26 | 2021-12-02 | ローム株式会社 | 半導体装置、および半導体装置の製造方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11224919A (ja) * | 1997-12-05 | 1999-08-17 | Toppan Printing Co Ltd | 半導体装置用基板 |
JP2000261149A (ja) * | 1999-03-08 | 2000-09-22 | Ibiden Co Ltd | 多層プリント配線板およびその製造方法 |
JP2001144441A (ja) * | 1999-11-05 | 2001-05-25 | Three M Innovative Properties Co | 多層両面配線基板とその製造方法 |
JP2002118210A (ja) * | 2000-10-10 | 2002-04-19 | Hitachi Cable Ltd | 半導体装置用インタポーザ及びこれを用いた半導体装置 |
JP2002237663A (ja) * | 2001-02-09 | 2002-08-23 | Mitsui Chemicals Inc | 金属回路付樹脂基板およびその製造方法 |
JP2003017622A (ja) * | 2001-04-27 | 2003-01-17 | Ibiden Co Ltd | 半導体チップの製造方法及び半導体チップ |
-
2008
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11224919A (ja) * | 1997-12-05 | 1999-08-17 | Toppan Printing Co Ltd | 半導体装置用基板 |
JP2000261149A (ja) * | 1999-03-08 | 2000-09-22 | Ibiden Co Ltd | 多層プリント配線板およびその製造方法 |
JP2001144441A (ja) * | 1999-11-05 | 2001-05-25 | Three M Innovative Properties Co | 多層両面配線基板とその製造方法 |
JP2002118210A (ja) * | 2000-10-10 | 2002-04-19 | Hitachi Cable Ltd | 半導体装置用インタポーザ及びこれを用いた半導体装置 |
JP2002237663A (ja) * | 2001-02-09 | 2002-08-23 | Mitsui Chemicals Inc | 金属回路付樹脂基板およびその製造方法 |
JP2003017622A (ja) * | 2001-04-27 | 2003-01-17 | Ibiden Co Ltd | 半導体チップの製造方法及び半導体チップ |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013065687A (ja) * | 2011-09-16 | 2013-04-11 | Ricoh Co Ltd | 多層配線基板、アクティブマトリクス基板及びこれを用いた画像表示装置、並びに多層配線基板の製造方法 |
WO2021241447A1 (ja) * | 2020-05-26 | 2021-12-02 | ローム株式会社 | 半導体装置、および半導体装置の製造方法 |
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