KR100514019B1 - 반도체 장치 - Google Patents

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KR100514019B1
KR100514019B1 KR10-2003-0086420A KR20030086420A KR100514019B1 KR 100514019 B1 KR100514019 B1 KR 100514019B1 KR 20030086420 A KR20030086420 A KR 20030086420A KR 100514019 B1 KR100514019 B1 KR 100514019B1
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야마구찌야스오
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명은, 제조 마진이 우수한 구조를 실현하면서, 내습성이 우수하여 특성 변동이 없는 신뢰성이 높은 반도체 장치를 제공한다. 최하층의 게이트 배선(1)에 층간 절연막(8)에 매립된 비아 형상의 구리 배선(2)이 접속되어 있다. 구리 배선(2)의 외측에는 실드 링(5)의 구리 배선(6)이 층간 절연막(8)에 매립되어 있다. 구리 배선(2, 6) 및 층간 절연막(8) 상에는 실리콘 질화막(9)이 형성되고, 실리콘 질화막(9) 상에는 실리콘 산화막(10)이 형성되어 있다. 실리콘 산화막(10)에는, 다른 구리 배선간을 연결하는 퓨즈 배선(3)이 매립되며, 퓨즈 배선(3) 및 알루미늄 배선(7)을 포함하는 상면에는 실리콘 산화막(10)이 형성되어 있다. 실리콘 산화막(10) 상에 실리콘 질화막(11)이 형성되어 있다. 알루미늄 배선(7) 상에 위치하는 실리콘 질화막(11)은 제거되고, 개구부(4)를 형성하고, 실리콘 질화막(11)과 알루미늄 배선(7)이 직접 접속되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 따른 발명에 관한 것으로, 특히, 내구성이 우수한 퓨즈 구조 및 패드 구조를 구비하는 반도체 장치에 관한 것이다.
CMOS(Complementary Metal Oxide Semiconductor) 디바이스는, 스케일링 법칙에 따라 미세화함으로써 트랜지스터의 지연 성능을 높여, 각종 전자 기기의 고속화 및 고기능화를 도모해 왔다. 이 CMOS 디바이스에 사용되어 온 배선 재료는, 저저항이며 안정적인 알루미늄이 계속적으로 사용되어 왔다. 그러나, 한층 더한 미세화에 의해 트랜지스터의 등가 저항이 저하됨으로써, 배선 재료인 알루미늄의 저항이 트랜지스터의 성능을 제한하게 되었다. 따라서, 최근 알루미늄의 배선 재료 대신에 구리의 배선 재료가 사용되도록 되었다.
다음으로, 종래의 퓨즈 구조를 이하에 설명한다. 우선, 게이트 배선 등에 접속된 구리 배선이 층간 절연막에 매립되어 있다. 이 구리 배선간을 접속하며 퓨즈 구조를 형성하는 알루미늄 배선이, 층간 절연막 상의 실리콘 산화막에 매립되어 있다. 또한, 실리콘 산화막 상에는 폴리이미드 등이 형성되어 있다. 또한, 일본 특개평11-224900호 공보(제3-4페이지, 도 1-도 8)에도 퓨즈 구조가 도시되어 있다. 이 문헌에서는, Cu 듀얼 다마신 배선 상에 퓨즈 링크 및 전극 패드가 동일 층에 형성되어 있다. 그리고, 문헌에서는, 퓨즈 링크 상에 층간 절연막과 패시베이션막의 2층이 형성되어 있다.
다음으로, 종래의 패드 구조를 이하에 설명한다. 우선, 게이트 배선 등에 접속된 구리 배선이 층간 절연막에 매립되어 있다. 이 구리 배선 상에 직접 접하도록 알루미늄의 전극 패드가 형성된다. 전극 패드의 일부는, 층간 절연막 상에 형성된 실리콘 산화막에 매립되어 있다. 그리고, 실리콘 산화막 상에는, 폴리이미드 등이 형성되어 있다.
그러나, 종래의 퓨즈 및 패드 구조에서는 이하와 같은 문제가 있었다. 반도체 장치는, 신뢰성 시험으로서 고습도·고온도 하의 환경에서 시험을 행하는 경우가 있다. 이 신뢰성 시험은, 일반적으로 프레셔 쿠커(pressure-cooker) 시험으로 불리고 있다. 이 시험을 종래의 퓨즈 및 패드 구조의 반도체 장치에 행하면, 실리콘 산화막으로부터 수분이 침입하여, 반도체 장치 내의 배선 등의 성능을 열화시키거나, 실리콘 산화막 자체가 팽창하는 등의 문제가 발생하였다.
또한, 상기 문헌에 도시하는 퓨즈 구조에서는, 퓨즈 링크 상에 층간 절연막과 패시베이션막의 2층 구조로 하고, 내습성에 문제가 있는 실리콘 산화막을 외부로 노출시키지 않음으로써 상기의 문제를 해결하고 있다. 그러나, 패시베이션막으로서 사용되는 실리콘 질화막은, 블로우용의 레이저광에 대하여 흡수성이 있는 것이나, 실리콘 산화막과 복합함으로써 다중 반사를 일으키는 문제가 있다. 이들 문제가 퓨즈 배선 상에서 발생하면 레이저 블로우를 저해하여, 제조 마진이 우수한 퓨즈 구조를 형성하는 것이 곤란하였다. 즉, 퓨즈 배선 상에는, 투과성이 우수한 실리콘 산화막만으로 하는 것이 바람직하다.
따라서, 본 발명은, 제조 마진이 우수한 구조를 실현하면서, 내습성이 우수하여 특성 변동이 없는 신뢰성이 높은 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 해결 수단은, 기재(underlying layer)에 형성된 실리콘 산화막과, 실리콘 산화막에 매립되며, 퓨즈를 형성하는 퓨즈 배선과, 퓨즈 배선을 둘러싸는 위치에, 실리콘 산화막 및 기재에 매립되며, 실드 링을 구성하는 금속 배선과, 실리콘 산화막 상에 형성된 내습성을 갖는 보호막을 포함하며, 보호막은, 퓨즈 배선 상이 개구되어 실리콘 산화막이 노출되고, 또한 금속 배선의 상면과 실리콘 산화막을 재재하지 않고 직접 접속되어 있는 부분을 갖는다.
이하, 본 발명을 그 실시예를 도시한 도면에 기초하여 구체적으로 설명한다.
(실시예 1)
도 1에 본 실시예에 따른 반도체 장치의 평면도를 도시한다. 도 1에서는, 게이트 배선(1)이 도면의 위 방향으로 5개, 아래 방향으로 5개 형성되어 있고, 상하 각각의 게이트 배선(1)을 비아 형상의 구리 배선(2)을 통해 퓨즈 배선(3)으로 전기적으로 접속하고 있다. 도 1에서는 도시되어 있지 않지만, 도면의 최상면에는 실리콘 질화막이 형성되어 있다. 단, 퓨즈 배선(3) 상의 부분에는 실리콘 질화막의 개구부(4)가 형성되어 있다. 또한, 도 1에서는 퓨즈 배선(3)을 둘러싸는 위치에 실드 링(5)이 형성되어 있다. 이 실드 링(5)은, 구리 배선(6) 상에 알루미늄 배선(7)이 적층된 구조이다.
여기서, 실드 링(5)의 기능에 대하여 설명한다. 퓨즈에 대하여 레이저 블로우를 행하면 퓨즈에 손상이 발생한다. 이 손상 정도에 따라서는, 퓨즈를 포함하는 실리콘 산화막 등에 크랙을 발생시키는 경우도 있다. 따라서, 퓨즈를 둘러싸는 위치에, 벽이 되는 실드 링(5)을 형성하고 있다. 이 실드 링(5)을 형성함으로써 레이저 블로우에 의해 발생하는 클럭을 실드 링(5)으로 스톱시켜, 다른 영역까지 크랙이 생기지 않도록 하고 있다.
도 2에 본 실시예에 따른 반도체 장치의 단면도를 도시한다. 도 2의 단면도는, 도 1의 Ⅱ-Ⅱ부의 단면도이다. 도 2에서는, 최하층의 게이트 배선(1)에 층간 절연막(8)에 매립된 비아 형상의 구리 배선(2)이 접속되어 있다. 구리 배선(2)의 외측에는 실드 링(5)의 구리 배선(6)이 층간 절연막(8)에 매립되어 있다. 평면적으로는 게이트 배선(1)과 실드 링(5)과는 중첩되어 있지만, 구리 배선(6)은 게이트 배선(1)과 접속되어 있지 않다.
구리 배선(2, 6) 및 층간 절연막(8) 상에는 실리콘 질화막(9)이 형성되어 있다. 이 실리콘 질화막(9)은, 구리 배선(2, 6)으로부터의 구리 성분의 확산을 방지하고, 외부로부터 수분 등의 불순물의 침입을 방지하는 패시베이션막으로서 기능하고 있다. 실리콘 질화막(9) 상에는 실리콘 산화막(10)이 형성되어 있다. 그리고, 이 실리콘 산화막(10)에는, 다른 구리 배선(2) 간을 연결하는 퓨즈 배선(3)이 매립되어 있다. 이 퓨즈 배선(3)에는 알루미늄 재료가 이용되고 있다. 또한, 퓨즈 배선(3)과 구리 배선(2)을 접속시키는 개소의 실리콘 질화막(9)은 제거되고, 퓨즈 배선(3)과 구리 배선(2)이 전기적으로 접속되어 있다. 실드 링(5)의 알루미늄 배선(7)도, 실리콘 산화막(10)에 매립되고, 구리 배선(6)과 접속되어 있다. 알루미늄 배선(7)과 구리 배선(6)을 접속시키는 개소의 실리콘 질화막(9)도 제거되어 있다.
퓨즈 배선(3) 및 알루미늄 배선(7)의 상면에도 실리콘 산화막(10)이 형성되어 있다. 이 실리콘 산화막(10) 상에 실리콘 질화막(11)이 형성되어 있다. 그러나, 퓨즈 배선(3) 상에 위치하는 실리콘 질화막(11)은 제거되고, 개구부(4)를 형성하고 있다. 그리고, 알루미늄 배선(7) 상에 위치하는 실리콘 산화막(10)의 일부가 제거되고, 실리콘 질화막(11)과 알루미늄 배선(7)이 직접 접속되어 있다. 또한, 실리콘 질화막(11)과 알루미늄 배선(7)을 접속하기 위해, 알루미늄 배선(7)의 폭을 종래의 퓨즈 구조를 구성하는 알루미늄 배선보다 굵게 해 둘 필요가 있다.
다음으로, 본 실시예에 따른 퓨즈 구조의 구체적인 치수예를 도시한다. 우선, 실리콘 질화막(11)의 막 두께는 약 4㎛, 퓨즈 배선(3) 상의 실리콘 산화막(10)의 막 두께는 약 1㎛, 퓨즈 배선(3)의 막 두께는 약 300㎚∼약 1500㎚, 퓨즈 배선(3) 아래의 실리콘 산화막(10)의 막 두께는 약 200㎚∼약 500㎚, 실리콘 질화막(9)의 막 두께는 약 50㎚∼약 4000㎚이다. 실드 링(5)의 알루미늄 배선(7) 상에서 실리콘 산화막(10)이 제거된 부분의 폭은 약 0.5㎛∼약 10㎛, 알루미늄 배선(7)의 폭은 약 0.6㎛∼약 12㎛이다. 또한, 0.13㎛ 세대의 구리 배선(2, 6)의 막 두께는 약 250㎚∼약 1.5㎛, 구리 배선(2, 6)의 배선 폭은 최소로 약 0.16㎛이다.
이상, 본 실시예에 기재된 반도체 장치는, 기재인 층간 절연막(8) 상에 실리콘 질화막(9)을 개재하여 형성된 실리콘 산화막(10)과, 실리콘 산화막(10)에 매립되며, 퓨즈를 형성하는 퓨즈 배선(3)과, 퓨즈 배선(3)을 둘러싸는 위치에, 실리콘 산화막(10) 및 기재인 층간 절연막(8)에 매립되며, 실드 링(5)을 구성하는 구리 배선(6) 및 알루미늄 배선(7)과, 실리콘 산화막(10) 상에 형성된 내습성을 갖는 실리콘 질화막(11)을 포함하며, 실리콘 질화막(11)은, 퓨즈 배선(3) 상이 개구되며 실리콘 산화막(10)이 노출되고, 또한 알루미늄 배선(7)의 상면과 실리콘 산화막(10)을 개재하지 않고 직접 접속되어 있는 부분을 갖기 때문에, 실드 링(5)이 실리콘 산화막(10)을 외부로 노출하는 부분과 노출하지 않는 부분으로 분단하여, 그 이상 반도체 장치 내에 수분 등의 불순물이 침입하지 않는 구조로 되므로 내습성이 향상된다. 또한, 퓨즈 배선(3) 상에는 실리콘 질화막(11)이 없기 때문에 제조 마진이 우수한 구조를 구축할 수 있다. 또한, 레이저 블로우 시에 발생하는 크랙에 대한 내성도 향상된다.
또한, 본 실시예에서는, 구리 배선(2, 6)을 이용하고 있기 때문에, 층간 절연막(8) 상에 실리콘 질화막(9)을 형성하고 있는 퓨즈 구조를 설명하였지만, 본 발명에서는, 배선 재료로서 구리 또는 구리를 주성분으로 하는 합금 이외의 금속 예를 들면 알루미늄 등을 사용한 경우, 실리콘 질화막(9)을 특별히 형성할 필요가 없다. 또한, 본 실시예에서는 퓨즈 배선(3)에 알루미늄을 사용하였지만, 본 발명은 퓨즈 배선(3)에 알루미늄을 포함하는 복합막, TiN/AlCu/TiN이나 구리를 이용해도 된다.
또한, 본 실시예에서는, 최상층에 실리콘 질화막(11)을 이용하였지만, 본 발명에서는, 내습성을 갖는 보호막이면 되고, 실리콘 질화막과 실리콘 산화막과의 복합막이나 폴리이미드막 등이어도 된다. 실리콘 질화막과 실리콘 산화막과의 복합막인 경우에는, 적어도 실리콘 질화막이 50㎚ 이상인 막 두께이면 문제가 없는 내습성이 얻어진다. 이와 같이 내습성을 갖는 보호막으로 하기 때문에, 실드 링(5)이 실리콘 산화막(10)을 외부로 노출하는 부분과 노출하지 않는 부분으로 분단하여, 그 이상 반도체 장치 내에 수분 등의 불순물이 침입하지 않는 구조로 되므로 내습성이 향상된다.
(실시예 2)
도 3에 본 실시예에 따른 반도체 장치의 단면도를 도시한다. 도 3에서는, 퓨즈부와 패드부가 기재되어 있지만, 퓨즈부는 실시예 1에서 설명한 것과 동일한 구조이다. 즉, 도 3의 퓨즈부는, 최하층의 게이트 배선(1)에 층간 절연막(8)에 매립된 비아 형상의 구리 배선(2)이 접속되어 있다. 구리 배선(2)의 외측에는 실드 링(5)의 구리 배선(6)이 층간 절연막(8)에 매립되어 있다. 평면적으로는 게이트 배선(1)과 실드 링(5)과는 중첩되어 있지만, 구리 배선(6)은 게이트 배선(1)과 접속되어 있지 않다.
구리 배선(2, 6) 및 층간 절연막(8) 상에는 실리콘 질화막(9)이 형성되어 있다. 이 실리콘 질화막(9)은, 구리 배선(2, 6)으로부터의 구리 성분의 확산을 방지하고, 외부로부터 수분 등의 불순물의 침입을 방지하는 패시베이션막으로서 기능하고 있다. 실리콘 질화막(9) 상에는 실리콘 산화막(10)이 형성되어 있다. 그리고, 이 실리콘 산화막(10)에는, 다른 구리 배선(2) 간을 연결하는 퓨즈 배선(3)이 매립되어 있다. 이 퓨즈 배선(3)에는 알루미늄 재료가 이용된다. 또한, 퓨즈 배선(3)과 구리 배선(2)을 접속시키는 개소의 실리콘 질화막(9)은 제거되며, 퓨즈 배선(3)과 구리 배선(2)이 전기적으로 접속되어 있다. 실드 링(5)의 알루미늄 배선(7)도, 실리콘 산화막(10)에 매립되며, 구리 배선(6)과 접속되어 있다. 또한, 알루미늄 배선(7)과 구리 배선(6)을 접속시키는 개소의 실리콘 질화막(9)도 제거되어 있다.
퓨즈 배선(3) 및 알루미늄 배선(7)의 상면에도 실리콘 산화막(10)이 형성되어 있다. 이 실리콘 산화막(10) 상에 실리콘 질화막(11)이 형성되어 있다. 그러나, 퓨즈 배선(3) 상에 위치하는 실리콘 질화막(11)은 제거되며, 개구부(4)를 형성하고 있다. 그리고, 알루미늄 배선(7) 상에 위치하는 실리콘 산화막(10)의 일부가 제거되며, 실리콘 질화막(11)과 알루미늄 배선(7)이 직접 접속되어 있다.
다음으로, 도 3의 패드부에서, 최하층의 게이트 배선(21)과 층간 절연막(22)에 매립된 비아 형상의 구리 배선(23)이 접속되어 있다. 이 구리 배선(23)은, 층간 절연막(22)의 상면에 매립된 평면 형상의 구리 배선(24)과 접속되어 있다. 여기서, 퓨즈부의 게이트 배선(1)과 패드부의 게이트 배선(21)은 동일층에 위치하고, 퓨즈부의 층간 절연막(8)과 패드부의 층간 절연막(22)은 연속하는 동일한 층간 절연막이다.
구리 배선(24) 및 층간 절연막(22) 상에는 실리콘 질화막(25)이 형성되어 있다. 이 실리콘 질화막(25)은, 구리 배선(24)으로부터의 구리 성분의 확산을 방지하고, 외부로부터 수분 등의 불순물의 침입을 방지하는 패시베이션막으로서 기능하고 있다. 실리콘 질화막(25) 상에는 실리콘 산화막(26)이 형성되어 있다. 또한, 퓨즈부의 실리콘 질화막(9) 및 실리콘 산화막(10)과 패드부의 실리콘 질화막(25) 및 실리콘 산화막(26)은 연속하는 동일한 실리콘 질화막 및 실리콘 산화막이다.
그리고, 이 실리콘 산화막(26)에는 전극 패드(27)가 매립되어 있다. 이 전극 패드(27)에는 알루미늄 재료가 이용된다. 그리고, 전극 패드(27)의 저면은, 구리 배선(24)과 전기적으로 접속되어 있다. 그 때문에, 전극 패드(27)의 저면에 위치하는 실리콘 질화막(25) 및 실리콘 산화막(26)은 제거되어 있다. 실리콘 산화막(26) 상에는 실리콘 질화막(28)이 형성되어 있다. 그 때문에, 전극 패드(27)는 실리콘 산화막(26) 및 실리콘 질화막(28)에 형성된 개구 내에 형성된 구성으로 된다.
이 실리콘 질화막(28)은, 패드부에서 실리콘 산화막(26)이 외부로 노출되지 않도록 전극 패드(27)와 직접 접속되어 있다. 그 때문에, 실리콘 질화막(28)은, 실리콘 산화막(26)의 개구 측면을 피복하여 전극 패드(27)와 직접 접속되어 있는 부분을 갖는다. 도 3에서는, 실리콘 질화막(28)의 단부가 실리콘 산화막(26)을 피복하도록 전극 패드(27)와 접속되어 있다. 또한, 퓨즈부의 실리콘 질화막(11)과 패드부의 실리콘 질화막(28)은 연속하는 동일한 실리콘 질화막이다.
이상과 같이, 본 실시예에 기재된 반도체 장치는, 퓨즈부가, 기재인 층간 절연막(8) 상에 실리콘 질화막(9)을 개재하여 형성된 실리콘 산화막(10)과, 실리콘 산화막(10)에 매립되며, 퓨즈를 형성하는 퓨즈 배선(3)과, 퓨즈 배선(3)을 둘러싸는 위치에, 실리콘 산화막(10) 및 기재인 층간 절연막(8)에 매립되며, 실드 링(5)을 구성하는 구리 배선(6) 및 알루미늄 배선(7)과, 실리콘 산화막(10) 상에 형성된 내습성을 갖는 실리콘 질화막(11)을 포함하며, 실리콘 질화막(11)은, 퓨즈 배선(3) 상이 개구되며 실리콘 산화막(10)이 노출되고, 또한 알루미늄 배선(7)의 상면과 실리콘 산화막(10)을 개재하지 않고 직접 접속되어 있는 부분을 가지며, 패드부는, 실리콘 산화막(26) 및 실리콘 질화막(28)에 형성된 개구 내에 형성된 전극 패드(27)를 더 포함하며, 실리콘 질화막(28)은, 실리콘 산화막(26)의 개구 측면을 피복하여 전극 패드(27)와 직접 접속되어 있는 부분을 갖기 때문에, 실드 링(5)이 실리콘 산화막(10)을 노출하는 부분과 노출하지 않는 부분으로 분단하여, 그 이상 반도체 장치 내에 수분 등의 불순물이 침입하지 않는 퓨즈 구조와 실리콘 산화막(26)이 외부로 노출되지 않는 패드 구조로 되므로 내습성이 향상된다. 또한, 퓨즈 배선(3) 상에는 실리콘 질화막(11)이 없기 때문에 제조 마진이 우수한 구조를 구축할 수 있다. 또한, 레이저 블로우 시에 발생하는 크랙에 대한 내성도 향상된다.
또한, 본 실시예에서는, 구리 배선(2, 6, 23, 24)을 이용하고 있기 때문에, 층간 절연막(8, 22) 상에 실리콘 질화막(9, 25)을 형성하고 있는 퓨즈 구조 및 패드 구조를 설명하였지만, 본 발명에서는, 배선 재료로서 구리 또는 구리를 주성분으로 하는 합금 이외의 금속, 예를 들면 알루미늄 등을 사용한 경우, 실리콘 질화막(9, 25)을 특별히 형성할 필요가 없다. 또한, 본 실시예에서는 퓨즈 배선(3) 및 전극 패드(27)에 알루미늄을 사용하였지만, 본 발명은 퓨즈 배선(3) 및 전극 패드(27)에 알루미늄을 포함하는 복합막, TiN/AlCu/TiN이나 구리를 이용해도 된다.
또한, 본 실시예에서는, 최상층에 실리콘 질화막(11, 28)을 이용하였지만, 본 발명에서는, 내습성을 갖는 보호막이면 되고, 실리콘 질화막과 실리콘 산화막과의 복합막이나 폴리이미드막 등이어도 된다. 실리콘 질화막과 실리콘 산화막의 복합막인 경우에는, 적어도 실리콘 질화막이 50㎚ 이상의 막 두께이면 문제가 없는 내습성이 얻어진다.
본 발명에 기재된 반도체 장치는, 기재 상에 형성된 실리콘 산화막과, 실리콘 산화막에 매립되며, 퓨즈를 형성하는 퓨즈 배선과, 퓨즈 배선을 둘러싸는 위치에, 실리콘 산화막 및 기재에 매립되며, 실드 링을 구성하는 금속 배선과, 실리콘 산화막 상에 형성된 내습성을 갖는 보호막을 포함하고, 보호막은, 퓨즈 배선 상이 개구되어 실리콘 산화막이 노출되고, 또한 금속 배선의 상면과 실리콘 산화막을 개재하지 않고 직접 접속되어 있는 부분을 갖기 때문에, 실드 링이 실리콘 산화막을 노출하는 부분과 노출하지 않는 부분으로 분단하여, 그 이상 반도체 장치 내에 수분 등의 불순물이 침입하지 않는 구조로 되므로 내습성이 향상되는 효과가 있다. 또한, 퓨즈 배선 상에는 실리콘 질화막이 없기 때문에 제조 마진이 우수한 구조를 구축할 수 있는 효과가 있다. 또한, 레이저 블로우 시에 발생하는 크랙에 대한 내성도 향상되는 효과가 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 평면도.
도 2는 본 발명의 실시예 1에 따른 반도체 장치의 단면도.
도 3은 본 발명의 실시예 2에 따른 반도체 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 21 : 게이트 배선
2, 6, 23, 24 : 구리 배선
3 : 퓨즈 배선
4 : 개구부
5 : 실드 링
7 : 알루미늄 배선
8, 22 : 층간 절연막
9, 11, 25, 28 : 실리콘 질화막
10, 26 : 실리콘 산화막
27 : 전극 패드

Claims (3)

  1. 기재(underlying layer) 상에 형성된 실리콘 산화막과,
    상기 실리콘 산화막에 매립되며, 퓨즈를 형성하는 퓨즈 배선과,
    상기 퓨즈 배선을 둘러싸는 위치에, 상기 실리콘 산화막 및 상기 기재에 매립되며, 실드 링을 구성하는 금속 배선과,
    상기 실리콘 산화막 상에 형성된 내습성을 갖는 보호막
    을 포함하며,
    상기 보호막은, 상기 퓨즈 배선 상이 개구되어 상기 실리콘 산화막이 노출되고, 또한 상기 금속 배선의 상면과 상기 실리콘 산화막을 개재하지 않고 직접 접속되어 있는 부분을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 실리콘 산화막 및 상기 보호막에 형성된 개구 내에 형성된 전극 패드를 더 포함하며,
    상기 보호막은, 상기 실리콘 산화막의 개구 측면을 피복하여 상기 전극 패드와 직접 접속되어 있는 부분을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 기재와 상기 실리콘 산화막과의 사이에 형성된 실리콘 질화막을 더 포함하는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7115512B2 (en) * 2004-05-17 2006-10-03 Micron Technology Methods of forming semiconductor constructions
KR100701697B1 (ko) * 2005-06-29 2007-03-29 주식회사 하이닉스반도체 듀얼 폴리사이드 게이트를 갖는 씨모스 소자의 제조방법
JP2007081152A (ja) * 2005-09-14 2007-03-29 Renesas Technology Corp 半導体装置
US7701035B2 (en) 2005-11-30 2010-04-20 International Business Machines Corporation Laser fuse structures for high power applications
JP4278672B2 (ja) * 2005-12-08 2009-06-17 パナソニック株式会社 半導体装置の製造方法
JP2007165387A (ja) * 2005-12-09 2007-06-28 Renesas Technology Corp 半導体装置およびその製造方法
US7397106B2 (en) * 2005-12-12 2008-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Laser fuse with efficient heat dissipation
JP2008186846A (ja) * 2007-01-26 2008-08-14 Elpida Memory Inc 半導体装置及びヒューズ素子の切断方法
KR100909755B1 (ko) 2007-10-31 2009-07-29 주식회사 하이닉스반도체 반도체소자의 퓨즈 및 그 형성방법
KR101043832B1 (ko) * 2008-03-11 2011-06-22 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP5849478B2 (ja) * 2011-07-11 2016-01-27 富士通セミコンダクター株式会社 半導体装置および試験方法
US8896090B2 (en) * 2013-02-22 2014-11-25 International Business Machines Corporation Electrical fuses and methods of making electrical fuses
US9318607B2 (en) 2013-07-12 2016-04-19 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
JP2014057086A (ja) * 2013-11-01 2014-03-27 Renesas Electronics Corp 半導体装置
JP6448424B2 (ja) * 2015-03-17 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6384122A (ja) * 1986-09-29 1988-04-14 Matsushita Electronics Corp 半導体装置
JP2695548B2 (ja) * 1991-09-04 1997-12-24 富士通株式会社 半導体装置
JPH09153552A (ja) * 1995-11-29 1997-06-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH11224900A (ja) 1998-02-05 1999-08-17 Toshiba Corp 半導体装置及びその製造方法
JP3275875B2 (ja) * 1999-04-16 2002-04-22 日本電気株式会社 半導体装置
JP2001035876A (ja) 1999-07-23 2001-02-09 Nec Corp フリップチップ接続構造、半導体装置および半導体装置製造方法
JP2002164433A (ja) * 2000-11-27 2002-06-07 Mitsubishi Electric Corp 半導体装置とその製造方法
JP2002184777A (ja) * 2000-12-15 2002-06-28 Toshiba Corp 半導体装置

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