JP4278672B2

JP4278672B2 - 半導体装置の製造方法

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Publication number: JP4278672B2
Application number: JP2006272365A
Authority: JP
Inventors: 和美渡瀬; 毅濱谷; 俊彦阪下
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2005-12-08
Filing date: 2006-10-04
Publication date: 2009-06-17
Anticipated expiration: 2026-10-04
Also published as: US7622792B2; US20070132096A1; JP2007184536A

Description

本発明は、層間絶縁膜により絶縁された配線層を備える半導体基板上に封止樹脂のフィラーアタックを防止する為のバッファーコート膜を設けた半導体装置及び半導体装置の製造方法に関するものである。

近年、半導体集積回路の微細化、高集積化に伴い、半導体基板上に形成される電源配線等における金属配線の配線間隔の微細化が進み、層間絶縁膜の寄生容量を抑制する為に比誘電率の低いＬｏｗ−ｋ膜が用いられている。しかしながら、Ｌｏｗ−ｋ膜は従来の層間絶縁膜と比較すると膜の耐電圧が低いのみならず、Ｌｏｗ−ｋ膜の膜厚は薄く、金属配線の配線間隔もより微細化され、層間絶縁膜の静電破壊を防止する為の装置管理や工程管理が必要かつ重要となっている。半導体装置における静電破壊は、人間自身に溜まった静電気や製造工程や搬送工程中の摩擦によって帯電した電荷の放電により、数１００Ｖから数１０００Ｖの高電圧が外部入出力端子に一挙に印加され、ゲート酸化膜や層間絶縁膜、そして金属配線に絶縁破壊を生じさせるものであり、ＩＣ回路の動作不良に至るものである。静電破壊の解決策として、ＣＭＯＳデバイスでは外部入出力端子に抵抗とダイオードから構成される保護回路を設けることで、ＩＣ回路に過電圧が印加されることを防止し、ＩＣ回路を保護している。

ここで、図７は従来の外部入力端子における保護回路の一例を示す回路図である。
図７の保護回路において、高電圧が印加された場合、印加電圧を抵抗１１２により印加ノイズレベルまでなまらせ、その間に保護ダイオード１１３、保護ダイオード１１４を介して電源（Ｖｃｃ）ライン及びグランド（ＧＮＤ）ラインに電流をリークさせることにより、ゲート酸化膜１１１に放電による高電圧が直接印加されることを防いでデバイスを保護する構造を有する。このような保護回路では、保護ダイオード１１３、１１４を流れる電流には限度がある為、印加ノイズの持つエネルギーが大きい場合、ダイオードがジャンクション破壊を起こすこともある。ここで、抵抗１１２は１ｋΩから１０ｋΩが一般的であり、拡散層やポリシリコンで構成されている（例えば、特許文献１参照）。

図８は従来の半導体装置における素子電極近傍の構造を例示する断面図である。
図８において、例えば、半導体基板１０１と、半導体基板１０１内部に層間絶縁膜１０２と金属配線１０３を有している。半導体基板１０１上には外部への信号の入出力を行う為の複数の素子電極１０４が設けられ、素子電極１０４上の一部又は全面を開口したパッシベーション膜１０５を有し、パッシベーション膜１０５上に封止樹脂のフィラーアタックを防止する為のバッファーコート膜１０６を有している。バッファーコート膜１０６の材料は、一般にポリイミドといった絶縁性の有機材料が用いられ、厚みは数ｕｍ程度である。半導体基板１０１上に形成される種々の膜が数１００ｎｍであることと比較すると、バッファーコート膜１０５の膜厚は非常に厚く、更にはバッファーコート膜１０６の表面はマイナスの電荷に帯電しやすい性質がある。金属配線１０３の材料は、通常ＡｌやＣｕ等が一般に用いられる。
特開平６−２９４７１号公報

図８に示すように、従来の半導体装置では、製造工程や製造装置で発生した静電気によって、半導体基板１０１上のバッファーコート膜１０６表面に電荷が蓄積され、蓄積された電荷と金属配線１０３との間に寄生容量１０７が発生する。寄生容量１０７により、バッファーコート膜１０６の表面に次々と電荷が蓄積され続けるが、ある程度以上電荷が蓄積されると、寄生容量１０７によって電位差が発生している最も近い素子電極１０４との間で放電を起こし、内部回路に高電圧が印加されるようになる。この高電圧による印加ノイズに、図７に示すような従来の保護回路における抵抗１１２や保護ダイオード１１３、１１４が追従できず、ゲート酸化膜１１１を保護することが困難である。更には、層間絶縁膜１０２の耐電圧を超えると、層間絶縁膜１０２の破壊や金属配線１０３の溶断が起こり、層間絶縁膜１０２間や金属配線１０３間でのオープン・ショート不良が発生する場合もある。組立工程では、大気中での作業が多く、半導体基板がウェハから個片状態に切り離されている為、静電気といった外部からの電気的な影響を最も受けやすい。特に、バックグラインドやダイシング工程中にバッファーコート膜１０６の表面には数１００Ｖから数１０００Ｖの電荷が蓄積される為、イオナイザーによる除電が必要不可欠となっている。

しかしながら、近年の拡散プロセスの微細化により、層間絶縁膜１０２に用いられるＬｏｗ−ｋ膜は、通常の層間絶縁膜の耐電圧（１０^７Ｖ／ｃｍ）より、耐電圧が低く（１０^６Ｖ／ｃｍ以下）、耐静電性が低下している為、静電気によって半導体装置を故障に至らしめるという問題点があった。

本発明は、前記従来の問題点を解決するものであり、その目的は、耐静電性を向上させ、金属配線や層間絶縁膜の静電破壊を防止することが可能となる半導体装置及び半導体装置の製造方法を提供することにある。

本発明の半導体装置の製造方法は、半導体装置の静電耐圧を向上させるための導電性領域を形成するに際し、半導体集積回路及び素子電極が形成された半導体基板上に前記導電性領域を形成する第一の工程と、前記半導体基板の上に前記導電性領域及び前記素子電極を露出させる開口部を設けた保護絶縁膜を形成する第二の工程と、前記保護絶縁膜上に前記開口部に露出した前記導電性領域と接続されるバッファーコート膜を形成する第三の工程とを有し、前記第一の工程において、前記導電性領域を前記半導体基板のシリコン部のＰ型領域に設けられた電荷蓄積層に亘り形成することを特徴とする。

また、前記第一の工程において、前記導電性領域を回路用金属配線と同時に下層部から形成することを特徴とする。

以上により、耐静電性を向上させ、金属配線や層間絶縁膜の静電破壊を防止することが可能となる。

本発明の半導体装置は、半導体基板の少なくとも１つのコーナー部分に、バッファーコート膜と電気的に接続された導電性領域を設けることにより、パッケージ封止樹脂やバッファーコート膜表面に蓄積した電荷が導電性パスにより導電性領域へ流れ込み、パッケージ封止樹脂やバッファーコート膜表面に蓄積された電荷密度が低下し、放電を抑制することが出来る。結果的に、放電が抑制されることで、高電圧が外部入出力端子に印加されず、ＩＣ回路はもちろんの事、ＩＣ回路につながる回路用金属配線の溶断や層間絶縁膜の破壊を防止することが可能となる。更に、導電性領域の配置箇所は、自由に配置可能であり、半導体基板の一箇所以上のコーナー部や半導体基板の周辺にリング状に形成するといった配置も可能であり、ダイシングによる層間絶縁膜の剥離を抑制し、外部から半導体基板内部に水の侵入を防ぐ目的であるシールリングやコーナー部に配置される半導体基板の剥離防止用配線といった回路用金属配線と異なる金属配線を活用しても構わない。更に、導電性領域は、製品の回路用金属配線と同時に形成することが出来る為、工程数は従来のままであり、回路用金属配線が形成されない領域に、導電性領域を形成する為、製品の信頼性に何ら影響を及ぼすものでは無い。

以下、本発明の実施例について図面を参照しながら説明する。
図１は本発明の第１の実施例における半導体装置を示す図であり、図１（ａ）は本発明の第１の実施例における半導体装置の要部平面図である。図１（ｂ）は本発明の第１の実施例における半導体装置の要部断面図であり、図１（ａ）のＡ−Ａ’線の断面図である。

図２は本発明の第２の実施例における半導体装置の要部平面図、図３は本発明の第３の実施例における半導体装置の要部平面図である。
図４は本発明の第４の実施例における半導体装置の要部平面図、図５は本発明の第５の実施例における半導体装置の要部平面図である。

図６は本発明の第１の実施例における半導体装置の製造方法の一部を示す工程断面図であり、図６（ａ）は本発明の半導体装置における電荷蓄積層形成工程を示す工程断面図、図６（ｂ）は本発明の半導体装置における配線層形成工程を示す工程断面図、図６（ｃ）は本発明の半導体装置におけるバッファーコート膜形成工程を示す工程断面図である。
（第１の実施例）
図１において、トランジスタ等の半導体素子によって構成される半導体集積回路が内部に形成された半導体基板１１の上には、外部に対する信号の入出力を行う為の複数の素子電極１２が設けられる。素子電極１２上の少なくとも一部を開口した半導体基板１１の全面には保護絶縁膜であるパッシベーション膜１３が形成され、半導体集積回路形成領域上のパッシベーション膜１３上には、絶縁性のバッファーコート膜１４が形成されている。バッファーコート膜１４は、一般的にポリイミドといった感光性の有機材料が用いられており、フォトリソグラフィー技術によって、精度良くパターン形成され、膜厚は数ｕｍ程度である。導電性領域１５−１は半導体基板１１のコーナー部１６に形成されており、導電性領域１５−１の少なくとも一部は素子電極１２と同様に、パッシベーション膜１３が開口されて露出している。露出している導電性領域１５−１の一部は、バッファーコート膜１４の表面端部に接触する配線を有しており、バッファーコート膜１４の表面に蓄積された電荷を導電性領域１５−１へ流す導電性パスを形成している。バッファーコート膜１４の周辺部表面は最も電荷が蓄積し易く、電荷密度が高い領域である為、放電する可能性が高い。その為、半導体基板１１のコーナー部１６に導電性パスを設けることによって、金属が露出している素子電極１２より、導電性領域１５−１へ電荷が流れやすくなる構造となっている。コーナー部１６に形成された導電性領域１５−１は、形成可能なパターンであれば、どのような形状でも問題無い。図では、環状に形成されたフォトリソグラフィーの合わせマークの外側に環状の導電性領域１５−１を形成する例を示しているが、フォトリソグラフィーの合わせマークを配線層等の導電性の材料で形成して導電性領域１５−１との導電性パスを設け、２重環状構造の導電性領域を形成することもできるし、導電性領域１５−１としてフォトリソグラフィーの合わせマークを流用することもできる。また、導電性領域１５−１の形成面積をより大きく確保する為、コーナー部１６の外側に形成し、導電性領域１５−１の蓄電量を増加させ、耐静電性を向上させることも可能である。

バッファーコート膜１４の表面に蓄積された電荷が導電性領域１５−１に放電することにより、層間絶縁膜１８の絶縁破壊や、ＩＣ回路の回路用金属配線１９の溶断による破壊、及びＩＣ回路の破壊を防ぐことが可能となる。なお、放電により、導電性領域１５−１に高電圧が印加され、その領域では、絶縁破壊が生じる場合もあるが、導電性領域１５−１は、半導体基板１１のコーナー部１６といった素子回路とは分離された領域に形成されている為、回路特性等の品質に何ら影響を及ぼすことは無い。更に、半導体基板１１の複数のコーナー部に導電性領域１５−１を形成し、バッファーコート膜表面に蓄積された電荷の導電性パスを複数設けることにより、バッファーコート膜１４の表面に蓄積された電荷密度をより低下させ、放電そのものの発生を抑えることが可能となる。半導体基板１１のコーナー部１６はパッケージの封止樹脂の収縮応力等が集中する箇所であり、層間絶縁膜１８の剥離が最も発生しやすい為、剥離抑制パターンが設けられることがあるが、その剥離抑制パターンを導電性領域１５−１として活用してもよく、回路上の品質に何ら影響を及ぼすことはない。導電性領域１５−１は、ＩＣ回路の回路用金属配線１９と同一材料を用いてもよく、具体的にはＡｌ、Ｃｕ等の金属材料を用いる。

以上のように、半導体基板の少なくとも１つのコーナー部分に、バッファーコート膜と電気的に接続された導電性領域を設けることにより、バッファーコート膜に帯電した電荷が導電性領域に放電されるため、素子電極への放電による回路領域への高電圧の印加が抑制され、金属配線や層間絶縁膜の静電破壊を防止し、半導体装置の耐静電性を向上させることが可能となる。

また、図１において、導電性領域１５−１には、少なくとも１つの配線層で形成された配線を電気的に接続した金属配線１５ａが電気的に接続され、バッファーコート膜１４の表面に蓄積された電荷が、金属配線１５ａへ流れ込み、バッファーコート膜１４の表面電荷密度を低下させる。更に、表面電荷密度を低下させる手段として、金属配線１５ａを半導体基板１１に接続させることにより、バッファーコート膜１４の表面に蓄積された電荷を半導体基板１１に流し込む構成とすることも可能である。また、半導体基板１１上のＰ型基板上に電荷蓄積層１７を形成し、金属配線１５ａと同様な構成で、電荷蓄積層１７と導電性領域１５−１を電気的に接続する金属配線１５ｂを形成する。バッファーコート膜１４の表面に蓄積された電荷が、金属配線１５ｂへ流れ込み、電荷蓄積層１７に蓄積され、よりバッファーコート膜１４の表面に蓄積された電荷密度を低下させ、放電そのものを抑制し、外部から影響を受ける静電気に対し、耐静電性を向上することが可能となる。更に、金属配線１５ａや１５ｂは、各層を螺旋状に形成することで、配線長を長くすることができ、蓄積される電荷を増して、耐静電性を向上させることが可能となる。金属配線１５ａ及び１５ｂはいずれも、回路配線と同一の配線寸法を有し、プロセスルール上問題は無く、ＩＣ回路の回路用金属配線１９と同一材料を用いてもよく、具体的にはＡｌ、Ｃｕ等の金属材料を用いる。

また、第１の実施例と同様に、導電性領域１５−２に、金属配線１５ａや、電荷蓄積層１７に接続された金属配線１５ｂ等を組み合わせて付加することにより、より耐静電性を向上することができる。
（第３の実施例）
第１の実施例または第２の実施例の半導体装置において、図３に示すように、バッファーコート膜１４を、半導体基板１１のコーナー部１６の露出した導電性領域１５−３にまで延伸することにより、バッファーコート膜１４の表面端部が露出した導電性領域１５−３に接し、導電性パスを形成することが可能である。バッファーコート膜１４を半導体基板１１のコーナー部１６にまで形成し、導電性領域１５−３の面積を縮小することで、半導体基板板１１のコーナー部１６は、回路用金属配線を配置させる面積をより多く確保することが可能となり、金属配線や層間絶縁膜の静電破壊を防止し、半導体装置の耐静電性を向上させながら、チップ面積の増大を抑制することができる。バッファーコート膜１４は、一般的にポリイミドといった感光性の有機材料が用いられており、フォトリソグラフィー技術によって、パターンの自由度も大きく、寸法精度が良好なパターン形成が可能である。導電性領域１５−３はＩＣ回路の回路用金属配線と同一材料を用いてもよく、具体的にはＡｌ、Ｃｕ等の金属材料を用いる。

また、第１の実施例と同様に、導電性領域１５−３に、金属配線１５ａや、電荷蓄積層１７に接続された金属配線１５ｂ等を組み合わせて付加することにより、より耐静電性を向上することができる。
（第４の実施例）
図４において、トランジスタ等の半導体素子によって構成される半導体集積回路が内部に形成された半導体基板１１の上には、外部に対する信号の入出力を行う為の複数の素子電極１２と素子配線１２−１が設けられる。素子電極１２上の少なくとも一部を開口した半導体基板１１の全面には保護絶縁膜であるパッシベーション膜１３が形成され、半導体集積回路形成領域上のパッシベーション膜１３上には、絶縁性のバッファーコート膜１４が形成されている。バッファーコート膜１４は、一般的にポリイミドといった感光性の有機材料が用いられており、フォトリソグラフィー技術によって、精度良くパターン形成され、膜厚は数ｕｍ程度である。素子電極１２と同様に、パッシベーション膜１３が開口されて露出している素子配線１２−１は、バッファーコート膜１４の表面端部に接触しており、バッファーコート膜１４の表面に蓄積された電荷を素子配線１２−１へ流す導電性パスを形成している。バッファーコート膜１４の周辺部表面は最も電荷が蓄積し易く、電荷密度が高い領域である為、放電する可能性が高く、素子配線１２−１に導電性パスを設けることによって、電荷が流れやすくなる構造となっている。その際、バッファーコート膜１４と素子配線１２−１を介して接続される素子電極１２をグランド（ＧＮＤ）電極とすることにより、グランド電極は半導体基板１１の電荷蓄積層と接地している為、バッファーコート膜１４から素子配線１２−１，グランド電極である素子電極１２を介して電荷蓄積層へ電荷が流れ込み、内部回路へ影響を及ぼすこともない。

また、半導体基板１１の複数の素子配線１２−１と、バッファーコート膜１４を接続させることにより、バッファーコート膜１４の表面に蓄積された電荷密度をより低下させ、放電そのものの発生を抑えることが可能となる。

以上のように、半導体基板１１の少なくとも１つのグランド電極である素子電極１２と、バッファーコート膜１４とを電気的に接続させることにより、バッファーコート膜１４に帯電した電荷が素子配線１２−１を通じて、半導体基板に放電されるため、放電による回路領域への高電圧の印加が抑制され、金属配線や層間絶縁膜の静電破壊を防止し、半導体装置の耐静電性を向上させることが可能となる。
（第５の実施例）
第４の実施例の半導体装置において、図５に示すように、バッファーコート膜１４とグランド電極である素子電極１２とを接触させるようなバッファーコート膜１４−１を設けることにより、バッファーコート膜１４−１の表面端部が、素子電極１２のパッシベーション膜１３が開口した箇所に接し、導電性パスを形成することが可能である。内部回路の配線設計に影響を及ぼすことなく、バッファーコート膜１４を素子電極１２にまで形成することが可能であり、半導体装置の耐静電性を向上させながら、チップ面積の増大を抑制することができる。バッファーコート膜１４は、一般的にポリイミドといった感光性の有機材料が用いられており、フォトリソグラフィー技術によって、パターンの自由度も大きく、寸法精度が良好なパターン形成が可能である。
（第６の実施例）
次に、本発明の半導体装置の製造方法について、図６（ａ）から（ｃ）に示す工程断面図を参照しながら、説明する。

まず、図６（ａ）において、半導体集積回路が形成された半導体基板１１のＰ型基板上に電荷蓄積層１７を形成する。
次に、図６（ｂ）において、金属配線１５ａ及び金属配線１５ｂは回路用金属配線１９と同様に、回路配線形成技術（スパッタリング、エッチング法）を用いて、形成し、層間絶縁膜形成技術（プラズマＣＶＤ法）を用いて、層間絶縁膜１８を形成する。

最後に、図６（ｃ）において、金属配線１５−１を露出させる開口部を設けたパッシベーション膜１３を形成し、上記開口部に露出した金属配線１５−１と表面端部が接続されるバッファーコート膜１４をパッシベーション膜１３上に形成する。

このように、金属配線１５ａ及び金属配線１５ｂを含む導電性領域１５−１は、パッシベーション膜１３及びバッファーコート膜１４の表面端部が、金属配線１５−１と接続されており、導電性パスが形成される。上記工程は、製品回路を形成する工程で用いられる層間絶縁膜形成技術（プラズマＣＶＤ法）や回路配線形成技術（スパッタリング、エッチング法）と同一プロセスで形成可能であり、製造工程数の増加や製造プロセス時間が長くなるといったことは無く、金属配線１５ａはパッシベーション膜１３の開口部から下層部にわたり形成されたとしても、製品回路を形成する工程と同一プロセスである為、何ら影響は無い。バッファーコート膜１４表面の電荷密度を更に低下する為に、半導体基板１１に対して、予めＰ型基板上に電荷蓄積層１７を形成し、金属配線１５ｂをつなぐことで、バッファーコート膜１４に帯電した電荷を、金属配線１５ｂを通じて、電荷蓄積層１７により多くの電荷を蓄積することが可能となる。Ｐ型基板上に形成される電荷蓄積層１７は、イオン注入量を制御することにより、濃度を変化させることで、蓄電量を増減させることが可能となる。実施例で示したように、従来から半導体基板１１のコーナー部１６に形成されている剥離抑制パターン、半導体基板１１の周辺上に形成されているシールリングを用いれば、製造プロセスはもちろんのこと、半導体基板の素子回路の設計に何ら影響を及ぼすことなく、導電性領域１５−１を形成することが可能である。

本発明は、耐静電性を向上させ、金属配線や層間絶縁膜の静電破壊を防止することが可能となり、層間絶縁膜により絶縁された配線層を備える半導体基板上に封止樹脂のフィラーアタックを防止する為のバッファーコート膜を設けた半導体装置及び半導体装置の製造方法等に有用である。

（ａ）本発明の第１の実施例における半導体装置の要部平面図（ｂ）本発明の第１の実施例における半導体装置の要部断面図本発明の第２の実施例における半導体装置の要部平面図本発明の第３の実施例における半導体装置の要部平面図本発明の第４の実施例における半導体装置の要部平面図本発明の第５の実施例における半導体装置の要部平面図（ａ）本発明の半導体装置における電荷蓄積層形成工程を示す工程断面図（ｂ）本発明の半導体装置における配線層形成工程を示す工程断面図（ｃ）本発明の半導体装置におけるバッファーコート膜形成工程を示す工程断面図従来の外部入力端子における保護回路の一例を示す回路図従来の半導体装置における素子電極近傍の構造を例示する断面図

符号の説明

１１半導体基板
１２素子電極
１２−１素子配線
１３パッシベーション膜
１４バッファーコート膜
１４−１バッファーコート膜
１５−１導電性領域
１５−２導電性領域
１５−３導電性領域
１５ａ金属配線
１５ｂ金属配線
１６コーナー部
１７電荷蓄積層
１８層間絶縁膜
１９回路用金属配線
１０１半導体基板
１０２層間絶縁膜
１０３金属配線
１０４素子電極
１０５パッシベーション膜
１０６バッファーコート膜
１０７寄生容量
１１１ゲート酸化膜
１１２抵抗
１１３保護ダイオード
１１４保護ダイオード

Claims

半導体装置の静電耐圧を向上させるための導電性領域を形成するに際し、
半導体集積回路及び素子電極が形成された半導体基板上に前記導電性領域を形成する第一の工程と、
前記半導体基板の上に前記導電性領域及び前記素子電極を露出させる開口部を設けた保護絶縁膜を形成する第二の工程と、
前記保護絶縁膜上に前記開口部に露出した前記導電性領域と接続されるバッファーコート膜を形成する第三の工程と
を有し、前記第一の工程において、前記導電性領域を前記半導体基板のシリコン部のＰ型領域に設けられた電荷蓄積層に亘り形成することを特徴とする半導体装置の製造方法。
前記第一の工程において、前記導電性領域を回路用金属配線と同時に下層部から形成することを特徴とする請求項１記載の半導体装置の製造方法。